KR100407187B1 - 반도체집적회로,그설계방법및기록매체 - Google Patents

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Abstract

본 발명은 배선의 점유 면적이 축소되어 미세하고 고밀도화된 반도체 집적회로 및 그 설계방법을 제공하기 위한 것이다.
반도체 기판(1) 상의 각 트랜지스터와 제 1 메탈 배선층(5) 사이가 제 1 ∼제 5 플래그(6a∼6e)에 의해 접속되고, 제 1 메탈 배선층(5)과 제 2 메탈 배선층(8) 사이가 제 6∼제 8 플래그(6f∼6h)에 의해 접속되어 있다. 전류의 종류(파형)가 쌍방향으로 흐르는 전류인 경우, 전류의 방향이 플래그로부터 배선으로 향하는 경우, 배선길이가 긴 경우, 배선폭이 작은 경우에는 접속 구멍의 총 개구 면적(개수)을 작은 구역으로 설계한다. 이로써, 복잡한 테이블을 준비하거나 막대한 연산처리를 하지 않아도 허용 전류량을 고려한 레이아웃 설계를 행하여 배선의 점유 면적을 저감하는 것이 가능하게 된다.

Description

반도체 집적회로, 그 설계방법 및 기록매체
본 발명은 복수의 배선층을 갖는 반도체 집적회로 및 그 설계방법에 관한 것으로, 특히 배선의 점유 면적을 저감하여 반도체 집적회로의 고밀도화를 도모하기 위한 대책에 관한 것이다.
반도체 집적회로의 고밀도화에 따라 앞으로 배선의 점유 면적의 저감 및 배선의 고전류 밀도화는 피할 수 없는 것으로 여겨지고 있다. 따라서, 일렉트로 마이그레이션(EM)에 대한 내성이 높은 배선재료, 새로운 반도체 장치의 구조, EM 내성을 고려한 레이아웃 설계 방법 등에 대하여 다수의 제안이 이루어지고 있다.
배선 재료에 대해서는 현재의 반도체 집적회로에 이용되고 있는 배선재료 자체는 동이나 티탄 등이 첨가된 알루미늄 합금이지만, 이와 같은 상하층의 배선간을 결선하는 콘택트 홀이나 관통홀 부분에서는 EM 내선이 높은 텅스텐(W) 등을 감압 CVD법을 이용하여 콘택트 홀에 매립한 플래그 구조가 채용되고 있다.
또, 레이아웃 설계방법에 관해서도 일본국 특개평 3-289155호 공보나 일본국 특개평 4-107953호 공보 등에 개시되는 바와 같이 "각각의 배선에 흐르는 전류파형이나 전류값을 연산처리에 의해 추출하고, 레이아웃에 반영시키는" 방법이 제안되어 있다.
그러나, EM에 관해서는 이전부터 전류밀도 의존성, 배선폭 의존성 및 전류파형 의존성(K. Hiraoka et al., "The Enhancement of Electromigration Life time under High Frequency Pulsed Conditions", IEICE Trans. Fundamentals, Vol. E77-A, No. 1, p.195, (1994) 외)이 존재하는 것이 알려져 있다. 또, 최근, W 플래그 구조를 채용했을 때의 W 플래그 상의 알루미늄 합금의 EM에 의한 보이드가 발생하는 불량 모드가 주목되고 있고(R. G. Filippi et al., "The Effect of Copper Concentration on the Electromigration Lifetime of Layered Aluminum-Copper(Ti-AlCu-Ti) Metallurgy with Tungsten Diffusion Barriers", Proc. of IEEE VMIC, p.359,(1992) 외), W 플래그 상의 알루미늄 합금의 EM에는 배선길이 의존성 등도 존재하는 것이 분명하게 되고 있다(T. Aoki et al., "Permitted Electromigration of Tungsten-plug Vias in Chain for Test Structure with Short Inter-plug Distance", Proc. of IEEE VMIC, p.266, (1994) 외)나, 알루미늄 배선과 W 플래그의 오버랩 마진(리저버 길이) 의존성(H. Kawasaki and C.K.Hu, "An Electromigration Failure Model of Tungsten Plug Contacts/Vias for Realistic Lifetime Prediction". VLSI Symp. p.192(1996))이 존재하는 것이 알려져 있다.
다음의 표 1은 EM에 영향을 미치는 상기 각종 파라미터 및 그 영향의 경향을 일람으로 한 것이다.
파라미터 수명(일렉트로 마이그레이션 내성)짧다 길다
1. 전류밀도 높다 낮다
2. 배선폭 그레인사이즈 이상 그레인사이즈 이하
3. 전류방향 배선 → Via Via → 배선
4. 배선길이 길다 짧다(5㎛ 이하)
5. 전류파형 DC DC 펄스 AC
6. 오버랩 마진 짧다 길다
상기 종래 기술을 총합하면 개념적으로는 상기 표 1에 나타낸 각종 파라미터에 대한 EM의 의존성을 상기 일본국 특개평 3-289155호 공보나 일본국 특개평 4-107953호 공보에 개시되는 방법에 포함시키는 것이 고려된다. 그러나, 하나의 파라미터에 대한 의존성을 포함하는 것만으로도 수100만개라는 막대한 수의 배선을 검증해야만 한다. 또, 상술한 다수의 파라미터에 대응한 테이블을 설치하고, 배선을 검증하는 것은 너무나도 막대한 작업으로 되어 비현실적이다. 따라서, 이들의 방법은 실용화되기에 이르지 못하고, 실제로는 최악의 경우를 고려한 디자인 룰이 모든 배선에 적용되고 있다. 예를 들면, 일본국 특개평 4-107953호 공보에 개시된 바와 같은 전류값을 이용하는 경우, 현실로는 최악의 조건하에 있는 개소에 있어서의 최대 허용 전류밀도를 예측하여, 예를 들면 폭이 1㎛인 배선의 최대 허용전류를 1mA로 결정하면 2mA의 전류가 흐르는 개소에는 폭이 2㎛의 배선을 형성하도록 결정된다. 그리고, 최악의 조건하에 있는 개소에서 필요한 최대 허용 전류밀도가 어느 부위에도 적용되므로 필요 이상으로 큰 안전 계수가 포함되어 있게 된다. 그 결과, 개개의 반도체 소자의 미세화는 진행 중이어도 배선 치수의 축소가 곤란한 것이 반도체 집적회로의 고밀도화의 장애가 되고 있다.
본 발명의 제 1 목적은 같은 전류량으로도 개개의 배선의 사용 조건에 따라배선의 EM에 미치는 영향이 다른 점에 착안하고, 배선의 사용 조건 중 EM에 중대한 영향을 미치는 파라미터를 한정하여 이들의 파라미터와의 관련에 있어서 배선의 형상을 결정함으로써 EM에 악영향을 미치지 않는 범위에서 가급적으로 배선 치수의 축소를 도모하고, 또, 반도체 소자의 미세화에 대응한 고밀도의 반도체 집적회로 및 그 설계방법을 제공하는 것에 있다.
또, 상기 배선에 필요하게 되는 오버랩 마진도 배선 치수의 축소의 장애로 되고 있고, 반도체 집적회로의 고밀도화를 저해하는 요인으로 되고 있다.
본 발명의 제 2 목적은 플래그에 흐르는 전류가 매우 작은 경우에는 플래그와 배선의 위치가 다소 어긋나도 EM에 영향을 미치지 않는 점에 착안하여 플래그에 흐르는 전류에 의해서는 오버랩 마진을 작게 함으로써 반도체 소자의 미세화에 대응한 고밀도의 반도체 집적회로 및 그 설계방법을 제공하는 것에 있다.
도 1은 본 발명의 제 1 실시예에 있어서 레이아웃된 인버터 회로의 평면도 및 단면도.
도 2는 본 발명의 제 2 실시예에 있어서 레이아웃된 SRAM의 메모리셀 블록 내에 있어서의 플립플롭 회로 및 최종단의 인버터 회로의 평면도.
도 3은 종래의 방법으로 레이아웃된 인버터 회로의 평면도.
도 4는 종래의 방법으로 레이아웃된 SRAM의 메모리셀 블록 내에 있어서의 플립플롭 회로의 평면도.
도 5는 본 발명의 제 3 실시예에 의한 반도체 집적회로의 설계 시스템의 구성을 개략적으로 도시한 블록도.
도 6은 본 발명의 제 4 실시예에 의한 반도체 집적회로의 설계 시스템의 구성을 개략적으로 도시한 블록도.
도 7은 본 발명의 제 4 실시예에 의한 반도체 집적회로의 설계 순서를 도시한 흐름도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : nMOS 트랜지스터
3 : pMOS 트랜지스터 4 : 제 1 층간 절연막
5 : 제 2 메탈 배선층 6 : 플래그
7 : 제 2 층간 절연막 8 : 제 2 메탈 배선층
상기 제 1 목적을 달성하기 위하여 본 발명에서는 제 1 반도체 집적회로의 설계방법에 관한 수단과, 제 1 반도체 집적회로에 관한 수단과, 제 1 기록매체에 관한 수단을 강구하고 있다.
또, 상기 제 2 목적을 달성하기 위하여 본 발명에서는 제 2 반도체 집적회로의 설계에 관한 수단과, 제 2 반도체 집적회로에 관한 수단과, 제 2 기록매체에 관한 수단을 강구하고 있다.
본 발명의 제 1 반도체 집적회로의 설계방법은, 반도체 기판 상에 형성되는 소자와, 상기 반도체 기판 상에 번갈아 형성되는 복수의 층간 절연막 및 복수의 배선층과, 상기 층간 절연막에 형성되는 복수의 접속 구멍에 매립되는 도전성 재료로 이루어진 매립부재를 포함하고, 다른 배선층에 속하는 배선간 혹은 어느 하나의 배선층에 속하는 배선과 상기 소자가 상기 매립부 재에 의해 접속되는 반도체 집적회로의 설계방법에 있어서, 상기 배선과 매립부재의 계면에 있어서의 내일렉트로 마이그레이션에 영향을 미치는 특정 파라미터로서, 전류의 방향, 전류의 파형, 배선의 재질, 매립부재의 재질, 배선길이, 배선폭, 배선면적, 배선용적, 배선두께 및 오버랩 마진 중 적어도 하나를 포함하는 파라미터를 빼내어 상기 특정 파라미터에 관한 조건에 따라 상기 접속 구멍의 허용 전류량을 복수의 구역으로 구획하여 각 구역 내에서 공통의 대표값을 설정하는 제 1 단계와, 상기 복수의 구역 중 상기 특정 파라미터의 값에 따른 하나의 구역의 대표값을 상기 각 접속 구멍의 허용 전류량으로서 결정하는 동시에, 상기 각 접속 구멍의 총 개구 면적 및 각 배선의 평면 형상을 상기 허용 전류량에 따라 결정하는 제 2 단계를 포함하고 있다.
이 설계방법에 의해, 각종 파라미터에 대한 일렉트로 마이그레이션의 의존성이 고려된 허용 전류량이 요구되고, 이 허용 전류량에 따라 복수의 접속 구멍의 총 개구 면적이 몇 개의 구역으로 구획된다. 따라서, 복잡한 테이블을 용이하거나 막대한 연산처리를 행하지 않고 매우 간편하게 내일렉트로 마이그레이션에 악영향을 미치지 않는 범위에서 배선의 점유 면적을 축소하는 것이 가능하게 된다. 즉, 반도체 집적회로의 고밀도화가 가능하게 된다.
상기 제 1 반도체 집적회로의 설계방법의 상기 제 2 단계에서는 상기 허용 전류량을 결정하기 전에 상기 반도체 집적회로의 개략적인 배치 배선을 행하고, 그결과에 기초하여 결정된 허용 전류량에 따라 상기 각 접속 구멍의 총 개구 면적을 결정하며, 상기 각 접속 구멍의 총 개구 면적에 따라 상기 배선의 형상을 수정하는 것이 바람직하다.
이 방법에 의해, 개략의 배치 배선에 의하여 얻어지는 레이아웃으로부터 특정 파라미터의 구체적인 값이 정확하게 결정되므로, 접속 구멍의 총 개구 면적 및 배선의 형상이 정확하게 또한 더욱 미세화된 레이아웃이 설계되게 된다.
또, 상기 제 2 단계 전에 상기 반도체 집적회로의 배치 배선을 행하는 단계를 추가로 포함하고, 상기 제 2 단계에서는 상기 배치 배선에서 결정되는 각 접속 구멍의 총 개구 면적이 상기 사용 조건에 적합하지 않은 경우에는 상기 배치 배선을 수정할 수 있다.
이 방법에 의해, 미리 작은 여유도를 설정하여 두고서 배치 배선을 행한 결과, 그 배치 배선에서 결정되는 각 접속 구멍의 총 개구 면적이 사용조건에 맞지 않는 부분을 체크하여 수정할 수 있으므로, 배선 구조의 미세화된 반도체 집적회로를 설계할 수 있다.
또, 상기 각 배선의 개략 용적이 미리 정해져 있는 경우에는, 상기 제 1 단계에서는 배선의 개략 용적을 상기 특정 파라미터에 포함시켜, 배선의 개략 용적이 소정 용적보다도 작은 구역의 대표값을 배선의 개략 용적이 소정 용적 이상의 구역의 대표값보다도 크게 하여 둘 수 있다.
또한, 상기 각 배선의 길이가 미리 정해져 있는 경우에는 상기 제 1 단계에서는 배선의 길이를 상기 특정 파라미터에 포함시켜 배선의 길이가 소정값보다도짧은 구역의 대표값을 배선의 길이가 소정값 이상인 구역의 상기 대표값보다도 크게 하여 둘 수 있다.
또, 배선의 용적이 클 때에는 매립부재와 배선의 계면으로부터 이동한 금속 원자가 용이하게 확산될 수 있으므로 일렉트로 마이그레이션이 격심해지는 한편, 배선의 길이가 작을 때에는 금속원자의 이동에 대한 저항이 커지므로 일렉트로 마이그레이션이 생기기 어려운 점을 고려하여 개략 용적이 작거나 혹은 짧은 배선에 접속되는 접속 구멍의 총 개구 면적이 저감된다. 그리고, 접속 구멍의 총 개구 면적의 저감에 따라서 배선의 치수를 축소하는 것이 가능하게 된다. 일반적으로는, 반도체 소자가 미세화 되면 배선길이 등도 짧아지므로 반도체 소자의 미세화에 대응한 반도체 집적회로의 고밀도화가 가능하게 된다.
또한, 상기 각 배선의 개략폭이 미리 정해져 있는 경우에는 상기 제 1 단계에서는 배선의 개략폭을 상기 특정 파라미터에 포함시켜 배선의 개략폭이 소정값 이하인 구역의 대표값을 배선의 개략폭이 소정값보다도 큰 구역의 대표값보다도 크게 하여 둘 수 있다.
배선의 개략폭이 작아지면 배선을 구성하는 금속의 입계가 배선의 폭 방향만으로 존재하는 이른바 범브 구조 혹은 범브 구조에 가까운 구조가 되므로 금속원자의 이동을 조장하는 배선의 길이 방향으로 입계가 존재하지 않거나 존재하여도 조금이기 때문에 일렉트로 마이그레이션이 생기기 어렵다. 따라서, 이 설계 방법에 의해 이와 같은 구조의 배선에 접속되는 접속 구멍의 총 개구 면적이 저감된다. 그리고, 그에 따라 배선의 점유 면적을 축소하는 것이 가능하게 된다. 일반적으로는, 반도체 소자가 미세화 되면 배선폭이 작아지므로 반도체 소자의 미세화에 대응하여 반도체 집적회로의 고밀도화가 가능하게 된다.
또, 상기 각 배선의 길이 및 개략폭이 미리 정해져 있는 경우에는 상기 제 1 단계에서는 배선의 길이 및 개략폭을 상기 특정 파라미터에 포함시켜 배선의 길이 및 개략폭 중 적어도 어느 한쪽이 소정값보다도 작은 구역의 대표값을 그렇지 않은 구역의 대표값보다도 크게 하여 둘 수 있다.
이 설계 방법에 의해, 개략 용적이 작거나 짧은 배선에 접속되는 접속구멍의 총 개구면적이 저감되고, 접속구멍의 총 개구면적의 저감에 따라 배선의 치수를 저감하는 것이 가능하게 된다.
또한, 상기 매립부재에 흐르는 전류의 파형이 일방향으로 흐르는 전류인지 쌍방향으로 흐르는 전류인지 미리 정해져 있는 경우에는 상기 제 1 단계에서는 상기 전류의 파형을 상기 특정 파라미터에 포함시켜 상기 전류가 쌍방향으로 흐르는 구역의 대표값을 전류가 일방향으로 흐르는 구역의 대표값보다도 크게 하여 둘 수 있다.
이 방법에 의해, 쌍방향으로 흐르는 전류에서는 전자의 이동하는 방향이 번갈아 변함으로써 매립부재와 배선의 계면 부근의 금속 원자가 거의 이동하지 않는 점을 고려하여 쌍방향으로 흐르는 전류가 흐르는 접속 구멍의 총 개구 면적이 저감된다. 따라서, 배선의 점유 면적을 축소하는 것이 가능하게 된다.
또, 상기 일방향으로 흐르는 전류의 파형이 펄스 전류인지 연속 전류인지 추가로 결정되어 있는 경우에는 상기 제 1 단계에서는 상기 일방향으로 흐르는 전류의 파형을 상기 특정 파라미터에 포함시켜 상기 일방향으로 흐르는 전류가 펄스전류인 구역의 허용 전류를 상기 일방향으로 흐르는 전류가 연속전류인 구역의 허용전류 보다도 크게 하여 둘 수 있다.
이 방법에 의해, 같은 전류값으로도 일방향으로 펄스적으로 흐르는 전류인 경우에는 연속전류에 비해 이동하는 전자의 수가 적기 때문에 금속원자의 이동도 생기기 어려워지는 점을 고려하여 접속 구멍의 총 개구 면적이 저감된다. 따라서, 배선의 점유 면적을 축소하는 것이 가능하게 된다.
또, 상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있는 경우에는 상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 상기 매립부재로부터 상기 배선에 전류가 흐르는 구역의 허용전류를 상기 배선으로부터 매립부재로 전류가 흐르는 구역의 허용전류 보다도 크게 설정하여 둘 수 있다.
이 설계방법에 의해 매립부재로부터 배선의 방향으로 전류가 흐르는 경우에는 전자가 배선으로부터 매립부재로 이동되므로 계면 부근의 금속원자는 거의 이동하지 않는 점을 고려하여 이와 같은 개소에서는 접속 구멍의 총 개구 면적을 작게 할 수 있다. 따라서, 배선의 점유 면적을 축소하는 것이 가능하게 된다.
또, 상기 반도체 기판에는 상기 소자로서 pMISFET 와 nMISFET 가 탑재되는 것이 미리 정해져 있는 경우에는, 상기 전류의 방향은 상기 소자가 pMISFET 인지 nMISFET 인지에 따라 판단할 수 있다.
또, 상기 접속 구멍의 기본적인 치수가 통일되어 있는 경우에는 상기 접속구멍의 총 개구 면적을 구획하는 단계에서는 상기 접속 구멍의 개수를 결정할 수 있다.
이 설계방법에 의해, 접속 구멍의 설계처리가 간소화된다.
본 발명의 제 2 반도체 집적회로의 설계방법은 반도체 기판 상에 형성되는 소자와, 상기 반도체 기판 상에 번갈아 형성되는 복수의 층간 절연막 및 복수의 배선층과, 상기 층간 절연막에 형성되는 복수의 접속 구멍에 매립되는 도전성 재료로 이루어진 매립부재를 포함하고, 다른 배선층에 속하는 배선간 혹은 어느 하나의 배선층에 속하는 배선과 상기 소자가 상기 매립 부재에 의해 접속되는 반도체 집적회로의 설계방법에 있어서, 상기 배선과 매립부재의 계면에 있어서의 내일렉트로 마이그레이션에 영향을 미치는 특정 파라미터로서, 전류량, 전류의 방향, 전류의 파형, 배선의 재질, 매립부재의 재질, 배선길이, 배선폭, 배선면적, 배선두께 및 배선용적 중 적어도 하나를 포함하는 파라미터를 빼내어 상기 파라미터에 관한 사용 조건에 따라 상기 배선과 접속 구멍 사이의 오버랩 마진을 복수의 구역으로 구획하여 각 구역 내에서 공통의 대표값을 설정하는 제 1 단계와, 상기 복수의 구역 중 상기 특정 파라미터의 값에 따른 하나의 구역의 대표값을 상기 각 배선과 각 접속 구멍 사이의 오버랩 마진으로서 결정하는 제 2 단계를 포함하고 있다.
이 설계방법에 의해, 일렉트로 마이그레이션에 영향을 미치지 않는 범위에서 매립부재와 배선의 오버랩 마진(리저버 길이)을 작게 하는 것이 가능하게 되고, 배선의 점유 면적의 축소가 가능하게 된다.
상기한 제 2 반도체 집적회로의 설계방법의 상기 제 2 단계에 있어서의 오버랩 마진의 결정은 상기 반도체 집적회로의 개략적인 배치 배선을 행하고, 그 결과로부터 상기 특정 파라미터의 값을 구한 후에 행하는 동시에, 상기 오버랩 마진을 결정한 후, 상기 오버랩 마진에 따라 상기 배치 배선을 수정하는 단계를 추가로 포함할 수 있다.
이 방법에 의해, 개략의 배치 배선에 의하여 얻어지는 레이아웃으로부터 특정 파라미터의 구체적인 값이 정확하게 정해지므로, 오버랩 마진이 작은 여유도로 정확하게 결정되고, 배선의 형상이 정확하게 또한 보다 미세화된 레이아웃이 설계된다.
또, 적어도 상기 제 2 단계 전에 상기 반도체 집적회로의 배치 배선을 행하는 단계를 추가로 포함하고, 상기 제 2 단계에서는 상기 배치 배선에서 결정되는 각 배선과 각 접속 구멍 사이의 오버랩 마진이 상기 사용 조건에 적합하지 않은 경우에는 상기 배치 배선을 수정할 수 있다.
이 방법에 의해, 미리 작은 여유도를 설정하여 두고서 배치 배선을 행한 결과, 그 배치 배선으로 결정되는 각 배선과 각 접속 구멍 사이의 오버랩 마진이 사용조건에 맞지 않는 부분을 체크하여 수정할 수 있으므로 배선 구조의 미세화된 반도체 집적회로를 설계할 수 있다.
또한, 상기 각 배선의 길이가 미리 정해져 있는 경우에는 상기 제 1 단계에서는 배선의 길이를 상기 특정 파라미터에 포함시켜 배선의 길이가 소정값보다도 짧은 구역의 대표값을 배선의 길이가 소정값 이상인 구역의 대표값보다도 작게 하여 둘 수 있다.
또, 상기 각 배선의 개략폭이 미리 정해져 있는 경우에는 상기 제 1 단계에서는 배선의 개략폭을 상기 특정 파라미터에 포함시켜 배선의 개략폭이 소정값 이하인 구역의 대표값을 배선의 개략폭이 소정값보다도 큰 구역의 대표값보다도 작게 하여 둘 수 있다.
또한, 상기 제 1 단계에서는 상기 매립부재에 흐르는 전류밀도를 상기 특정 파라미터에 포함시켜 각 매립부재의 전류밀도가 큰 구역일수록 당해 구역의 대표값을 작게 하여 둘 수 있다.
또, 상기 제 1 단계에서는 상기 배선과 매립부재 사이에 흐르는 전류가 일방향으로 연속적으로 흐르는 구역, 전류가 일방향으로 펄스적으로 흐르는 구역, 전류가 쌍방향으로 흐르는 구역의 순서로 대표값을 크게 하여 둘 수 있다.
또한, 상기 일방향으로 흐르는 전류의 파형이 펄스 전류인지 연속 전류인지가 정해져 있는 경우에는 상기 제 1 단계에서는 상기 일방향으로 흐르는 전류의 파형을 상기 특정 파라미터에 포함시켜 상기 일방향으로 흐르는 전류가 펄스 직류인 구역의 대표값을 상기 일방향으로 흐르는 전류가 연속전류인 구역의 대표값보다도 작게 하여 둘 수 있다.
또, 상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있는 경우에는 상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 매립부재로부터 배선으로 전류가 흐르는 구역의 대표값을 배선으로부터 매립부재에 전류가 흐르는 구역의 대표값보다도 작게 하여 둘 수 있다.
상기 설계방법에 의해, 상술한 바와 같은 각 파라미터에 대하여 일렉트로 마이그레이션에 영향을 미치지 않는 사용 조건하에서는 또한 오버랩 마진을 작게 하는 것이 가능하게 된다.
본 발명의 제 1 반도체 집적회로는 반도체 기판 상에 형성된 소자와, 상기 반도체 기판 상에 번갈아 형성된 복수의 층간 절연막 및 복수의 배선층과, 상기 층간 절연막에 형성된 복수의 접속 구멍에 매립된 도전성 재료로 이루어진 매립부재를 포함하고, 다른 배선층에 속하는 배선간 혹은 어느 하나의 배선층에 속하는 배선과 상기 소자가 상기 매립부재에 의해 접속되어 있고, 상기 배선과 매립부재의 계면에 있어서의 전류의 방향, 전류의 파형, 배선의 재질, 매립부재의 재질, 배선길이, 배선폭, 배선면적, 배선용적, 배선두께 및 오버랩 마진 중 적어도 하나를 포함하는 특정 파라미터에 따라 구획된 복수의 구역마다 공통의 접속 구멍의 총 개구 면적 및 배선의 평면 형상이 설정되어 있다.
이로써, 내일렉트로 마이그레이션에 악영향을 미치지 않는 범위에서, 접속 구멍의 총 개구 면적이 작은 구역에 속하도록 접속 구멍 및 배선이 형성되고, 배선의 점유 면적도 저감된다. 게다가, 상술한 바와 같이, 이와 같은 구조를 실현하기 위한 설계도 용이하므로 반도체 집적회로의 제조 가격도 실용적인 범위 내로 억제된다.
상기 제 1 반도체 집적회로에서 상기 특정 파라미터가 상기 배선의 용적을 포함하는 경우에는 배선의 용적이 소정값보다도 작은 구역의 상기 접속 구멍의 총 개구 면적은 배선의 용적이 소정값 이상인 구역의 접속 구멍의 총 개구 면적보다도 작게 할 수 있다.
또, 상기 특정 파라미터가 상기 매립부재에 흐르는 전류의 방향을 포함하는 경우에는 상기 매립부재로부터 상기 배선으로 전류가 흐르는 구역의 상기 접속 구멍의 총 개구 면적은 배선으로부터 매립부재로 전류가 흐르는 구역의 접속 구멍의 총 개구 면적보다도 작게 할 수 있다.
또한, 상기 특정 파라미터가 상기 매립부재에 흐르는 전류의 파형을 포함하는 경우에는 상기 매립부재에 흐르는 전류의 방향이 쌍방향인 구역의 상기 접속 구멍의 총 개구 면적은 전류의 방향이 일방향인 구역의 접속 구멍의 총 개구 면적보다도 작게 할 수 있다.
또, 상기 반도체 기판에 상기 소자로서 pMISFET와 nMISFET가 탑재되어 있는 경우에는 상기 접속 구멍의 총 개구 면적을 상기 매립부재가 상기 pMISFET에 접속되는지 상기 nMISFET에 접속되는지에 따라 다른 구역에 속하도록 결정할 수 있다.
본 발명의 제 2 반도체 집적회로는 반도체 기판 상에 형성된 소자와, 상기 반도체 기판 상에 번갈아 형성된 복수의 층간 절연막 및 같은 수의 배선층과, 상기 층간 절연막에 형성된 복수의 접속 구멍에 매립된 도전성 재료로 이루어진 매립부재를 포함하고, 다른 배선층에 속하는 배선간 혹은 어느 하나의 배선층에 속하는 배선과 상기 소자가 상기 매립부재에 의해 접속되어 있고, 상기 배선과 매립부재의 계면에 있어서의 전류밀도, 전류의 방향, 전류의 파형, 배선의 재질, 매립부재의 재질, 배선길이, 배선폭, 배선면적, 배선두께 및 배선용적 중 적어도 하나를 포함하는 특정 파라미터에 따라 구획된 복수의 구역마다 공통의 상기 배선-접속 구멍 사이의 오버랩 마진이 설정되어 있다.
이로써, 내일렉트로 마이그레이션에 영향을 미치지 않는 범위에서 접속 구멍의 오버랩 마진이 가능한 한 작은 구역에 속하도록 레이아웃 되고, 배선의 점유 면적도 저감된다. 게다가, 상술한 바와 같이 이와 같은 구조를 실현하기 위한 설계도 용이하므로 반도체 집적회로의 제조 가격도 실용적인 범위 내로 억제된다.
상기 제 2 반도체 집적회로에서, 상기 특정 파라미터는 상기 전류밀도를 포함하는 경우에는 상기 배선-접속 구멍 사이의 오버랩 마진은 전류밀도가 큰 구역일수록 큰 값으로 설정할 수 있다.
또, 상기 특정 파라미터가 상기 배선용적을 포함하는 경우에는 상기 배선-접속 구멍 사이의 오버랩 마진은 배선용적이 작은 구역일수록 작은 값으로 설정할 수 있다.
또한, 상기 특정 파라미터가 상기 전류의 방향을 포함하는 경우에는 매립부재로부터 배선으로 전류가 흐르는 구역의 오버랩 마진을 배선으로부터 매립부재로 전류가 흐르는 구역의 오버랩 마진보다도 작은 값으로 설정할 수 있다.
또, 상기 특정 파라미터가 전류의 파형을 포함하는 경우에는 상기 배선과 매립부재 사이에 전류가 일방향으로 연속적으로 흐르는 구역, 전류가 일방향으로 펄스적으로 흐르는 구역, 전류가 쌍방향으로 흐르는 구역의 순서로 오버랩 마진이 작은 값으로 설정할 수 있다.
본 발명의 제 1 기록매체는 반도체 기판 상에 형성되는 소자와, 상기 반도체 기판 상에 번갈아 형성되는 복수의 층간 절연막 및 복수의 배선층과, 상기 층간 절연막에 형성되는 복수의 접속 구멍에 매립되는 도전성 재료로 이루어진 매립부재를포함하고, 다른 배선층에 속하는 배선간 혹은 어느 하나의 배선층에 속하는 배선과 상기 소자가 상기 매립부재에 의해 접속되는 반도체 집적회로의 설계순서를 기록한 컴퓨터 판독가능한 기록매체에 있어서, 상기 배선과 매립부재의 계면에 있어서의 내일렉트로 마이그레이션에 영향을 미치는 특정 파라미터로서, 전류의 방향, 전류의 파형, 배선의 재질, 매립부재의 재질, 배선길이, 배선폭, 배선면적, 배선용적, 배선두께 및 오버랩 마진 중 적어도 하나를 포함하는 전류량 이외의 파라미터를 빼내어 상기 특정 파라미터에 관한 조건에 따라 상기 접속 구멍의 허용 전류량을 복수의 구역으로 구획하여 각 구역 내에서 공통의 대표값을 설정하는 제 1 순서와, 상기 복수의 구역 중 상기 특정 파라미터의 값에 따른 하나의 구역의 대표값을 상기 접속 구멍의 허용 전류량으로서 결정하는 제 2 순서를 실행시키기 위한 프로그램을 기억하고 있다.
상기 제 1 기록매체에서 상기 제 2 순서 전에 상기 반도체 집적회로의 개략적인 배치 배선을 행하고, 상기 각 접속 구멍의 총 개구 면적 및 배선의 형상을 상기 허용 전류량에 따라 결정하는 순서와, 상기 결정된 허용 전류량에 따라 상기 각 접속 구멍의 총 개구 면적을 결정하고, 상기 각 접속 구멍의 총 개구 면적에 따라 상기 배선의 형상을 수정하는 순서를 다시 실행시키기 위한 프로그램을 기억할 수 있다.
또, 상기 제 2 순서 후, 배치 배선의 결과 정해지는 각 접속 구멍의 총 개구 면적이 상기 사용조건에 적합한 지의 여부를 체크하는 순서를 추가로 실행시키기 위한 프로그램을 기록할 수 있다.
본 발명의 제 2 기록매체는 반도체 기판 상에 형성되는 소자와, 상기 반도체 기판 상에 번갈아 형성되는 복수의 층간 절연막 및 복수의 배선층과, 상기 층간 절연막에 형성되는 복수의 접속 구멍에 매립되는 도전성 재료로 이루어진 매립부재를 포함하고, 다른 배선층에 속하는 배선간 혹은 어느 하나의 배선층에 속하는 배선과 상기 소자가 상기 매립부재에 의해 접속되는 반도체 집적회로의 설계순서를 기록한 컴퓨터 판독 가능한 기록매체에 있어서, 상기 배선과 매립부재의 계면에 있어서의 내일렉트로 마이그레이션에 영향을 미치는 특정 파라미터로서, 전류량, 전류의 방향, 전류의 파형, 배선의 재질, 매립부재의 재질, 배선길이, 배선폭, 배선면적, 배선두께 및 배선용적 중 적어도 하나를 포함하는 오버랩 마진 이외의 파라미터를 빼내어 상기 파라미터에 관한 사용 조건에 따라 배선과 상기 접속 구멍 사이에 허용되는 오버랩 마진을 복수의 구역으로 구획하여 각 구역 내에서 공통의 대표값을 설정하는 제 1 순서와, 상기 구획된 복수의 구역 중 상기 특정 파라미터의 값에 따라 정해지는 하나의 구역의 대표값을 상기 접속 구멍의 오버랩 마진으로서 결정하는 제 2 순서를 실행하는 프로그램을 기록하고 있다.
상기 제 2 기록매체에서 상기 제 2 순서에 있어서의 오버랩 마진의 결정을 상기 반도체 집적회로의 개략적인 배치 배선을 행한 후, 개략적인 배치 배선의 결과에 따라 행하는 동시에, 상기 오버랩 마진을 결정한 후, 상기 오버랩 마진에 따라 상기 배선의 형상을 수정하는 순서를 추가로 실행시키는 프로그램을 기록할 수 있다.
또, 상기 오버랩 마진을 결정한 후, 상기 배치 배선의 결과 정해지는 각 배선과 각 접속 구멍 사이의 오버랩 마진이 상기 사용 조건에 적합한 지의 여부를 체크하는 순서를 추가로 실행시키는 프로그램을 기록할 수 있다.
상술한 구성에 의해 미세화된 반도체 장치를 형성하기 위한 공정을 컴퓨터를 이용하여 실시하기에 적합한 기록매체가 얻어진다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
( 실 시 예 )
( 제 1 실시예 )
우선, 다음의 표 2에 나타낸 설정 허용 전류값을 적용한 경우의 제 1 실시예에 대하여 설명하기로 한다.
패턴 No. 1 2 3 4 5 6 7 8 9 10
전류 DC DC 펄스 AC(또는 쌍방향)
전류방향 배선→플래그 플래그→배선 배선→플래그 플래그→배선
배선길이 (㎛) ＞5 ＜5 ＞5 ＜5 ＞5 ＜5 ＞5 ＜5 ＞5 ＜5
실제허용전류비 1 5 3 ＞10 3 ＞10 ＞10 ＞10 ＞10 ＞10
설정허용전류비 1 3 3 10 3 10 10 10 10 10
상기 표 2는 다양한 종류의 전류방향 배선길이 전류파형의 조합에 대응하는 허용 전류를 일람으로 한 것으로서, 표 2 중의 가장 심한 스트레스 조건의 패턴 No. 1(전류: 일정 DC, 전류방향: 배선→홀, 배선길이: 5㎛ 초과)의 허용 전류값을 1 로 하여 규격화한 수치를 나타낸 것이다. 편의상, 이 규격화된 허용 전류량을「허용 전류비」라는 것으로 한다. 이하, 각각의 플래그를 구획하면서 레이아웃도에 대하여 설명하기로 한다.
일반적인 직류전류(DC)의 경우, 배선(예를 들면 알루미늄 배선)으로부터 플래그(예를 들면 W 플래그)에 전류가 흐르는 경우에는, 전자가 플래그로부터 배선으로 이동되므로, 계면 부근의 알루미늄(혹은 동) 등이 전자와 함께 메탈 배선 내로 이동한다. 그러나, 전류가 플래그로부터 배선으로 흐르는 경우에는 전자는 배선으로부터 플래그로 이동되므로 계면 부근의 알루미늄 등은 거의 이동하지 않고, 따라서, 배선으로부터 플래그로 전류가 흐르는 경우에는 EM을 고려한 허용 전류량을 작게 할 필요가 있으며, 플래그로부터 배선으로 전류가 흐르는 경우에는 EM을 고려한 허용 전류량은 크게 하여도 지장 없다. 다만, 직류 펄스 전류의 경우에는 같은 값의 전류가 계속적으로 흐르지 않으므로 EM을 고려한 허용 전류량은 완화된다. 또, 교류전류(AC)의 경우 혹은 직류전류에서도 쌍방향으로 흐르는 경우에는 전자가 쌍방향으로 이동되므로 EM은 발생되기 어려워지고, 허용 전류량은 더욱 완화된다. 표 2에 나타낸 실제 허용 전류비는 이상의 관점으로부터 각 파라미터의 조합에 따라 구역 분할(구획)되어 있다.
표 2로부터 분명한 바와 같이, 전류의 파형이 AC 전류 또는 쌍방향의 전류인 패턴 No. 9, 10인 경우, 패턴 No. 1에 대하여 10배 이상의 전류가 허용될 수 있음을 알 수 있다. 또, 배선길이가 5㎛ 이하인 경우도 연속된 DC 전류가 흐르지 않는 한 패턴 No. 1에 대하여 10배 이상의 전류를 허용할 수 있다.
다만, 플래그가 매립되는 콘택트 홀이나 바이어 홀의 치수는 디자인 룰에 따라 일률적으로 정해지는 수가 많다. 따라서, 실제 허용전류에 따라 필요한 플래그의 개수에 대응한 지표에서 허용전류를 나타내는 것이 바람직하다. 그래서, 필요한 플래그의 개수에 대응하여 설계 허용전류를 1, 3, 10의 3가지 구역으로 구획하고, 설계 허용 전류비의 값 1, 3, 10에 따라 플래그의 개수가 각각 3개, 2개, 1개로 되도록 레이아웃 한다.
여기에서, 표 2에 나타난 허용 전류비는 제조공정에 있어서의 처리방법이나 제조 라인의 특성 등에 따라 경험적으로 결정되는 것이다.
도 1의 (a), (b)는 각각 일반적인 CMOS 인버터 회로를 표 2의 허용 전류량에 기초하여 레이아웃한 것이고, 도 1의 (a)가 평면도, 도 1의 (b)는 도 1의 (a)의 Ib-Ib선을 따라 취한 단면도이다.
반도체 기판(1)에는 nMOS 트랜지스터(2)와 pMOS 트랜지스터(3)가 형성되고, 그 위에 제 1 층간 절연막(4)이 퇴적되며, 또 제 1 층간 절연막(4)의 위에 알루미늄 합금으로 된 제 1 메탈 배선층(5)이 형성된다. 그리고, 제 1 층간 절연막(4)에는 각 트랜지스터(2, 3)의 불순물 확산영역(소스 드레인 영역)에 도달하는 콘택트 홀이 형성되며, 제 1 메탈 배선층(5)은 각 콘택트 홀을 메우는 텅스텐으로 된 제 1 ∼ 제 4 플래그(6a∼6d)를 통하여 각 트랜지스터(2, 3)의 불순물 확산영역에 접속된다. 또, 도 1의 (b)에는 나타나지 않는 단면에 있어서, 제 1 층간 절연막(4)에는 각 트랜지스터(2, 3)의 게이트 전극의 공통 부분에 도달하는 콘택트 홀이 형성되고, 제 1 메탈 배선층(5)과 각 트랜지스터(2, 3)의 게이트 전극은 이 콘택트 홀을 메우는 텅스텐으로 된 제 5 플래그(6e)에 의해 접속되어 있다. 또, 제 1 메탈배선층(5)의 위에는 제 2 층간 절연막(7)이 퇴적되고, 제 2 층간 절연막(7) 위에는 알루미늄 합금으로 된 제 2 메탈 배선층(8)이 형성된다. 그리고, 제 2 층간 절연막(7)에는 제 1 메탈 배선층(5)에 도달하는 바이어 홀이 형성되고, 제 2 메탈 배선층(8)은 이 바이어 홀을 메우는 텅스텐으로 된 제 6∼제 8 플래그(6f∼6h)를 통하여 제 1 메탈 배선층(5)에 접속된다.
또, pMOS 트랜지스터(3)의 게이트 폭을 nMOS 트랜지스터(2)에 대하여 2배로 하는 것은 pMOS 트랜지스터(3)의 단위 게이트폭당 전류 구동능력이 nMOS 트랜지스터(2)와 비교하여 1/2 정도이기 때문이다. 또, 설명을 간단하게 하기 위하여, 여기에서 나타내는 각 플래그(6a∼6g)에 흐르는 DC 펄스 전류 및 AC 전류의 전류량은 동일한 것으로 한다. 다만, 플래그와 실리콘 기판 또는 폴리실리콘막의 접속부에 대해서는 EM을 고려할 필요가 없으므로 제 1 ∼ 제 5 플래그(6a∼6e)에 대해서는 제 1 배선층(5)과의 접속만을 고려하면 되고, 제 6 ∼ 제 8 플래그(6f∼6h)에 대해서는 제 1, 제 2 메탈 배선층(5, 8)의 접속을 고려할 필요가 있다.
- 제 1 플래그(6a) -
제 1 메탈 배선층(5)과의 계면부는,
「전류: DC 펄스, 전류방향: 배선→플래그, 배선길이: 5㎛ 초과」
인 패턴 No. 5에 상당한다.
- 제 2 플래그(6b) -
제 1 메탈 배선층(5)과의 계면부는,
「전류: DC 펄스, 전류방향: 플래그→배선, 배선길이: 5㎛ 이하」
인 패턴 No. 8에 상당한다.
- 제 3 플래그(6c) -
제 1 메탈 배선층(5)과의 계면부는,
「전류: DC 펄스, 전류방향: 배선→플래그, 배선길이: 5㎛ 이하」
인 패턴 No. 6에 상당한다.
- 제 4 플래그(6d) -
제 1 메탈 배선층(5)과의 계면부는,
「전류: DC 펄스, 전류방향: 플래그→배선, 배선길이: 5㎛ 초과」
인 패턴 No. 7에 상당한다.
- 제 5 플래그(6e) -
제 1 메탈 배선층(5)과의 계면부는,
「전류: AC, 전류방향: 쌍방향, 배선길이: 5㎛ 초과」
인 패턴 No. 9에 상당한다.
- 제 6 플래그(6f) -
제 1 메탈 배선층(5)과의 계면부는,
「전류: DC 펄스, 전류방향: 플래그→배선, 배선길이: 5㎛ 초과」
인 패턴 No. 7에 상당한다.
제 2 메탈 배선층(8)과의 계면부는,
「전류: DC 펄스, 전류방향: 배선→플래그, 배선길이: 5㎛ 초과」
인 패턴 No. 5에 상당한다.
- 제 7 플래그(6g) -
제 1 메탈 배선층(5)과의 계면부는,
「전류: AC 펄스, 전류방향: 쌍방향, 배선길이: 5㎛ 이하」
인 패턴 No. 10에 상당한다.
제 2 메탈 배선층(8)과의 계면부는,
「전류: AC 펄스, 전류방향: 쌍방향, 배선길이: 5㎛ 초과」
인 패턴 No. 9에 상당한다.
- 제 8 플래그(6h) -
제 1 메탈 배선층(5)과의 계면부는,
「전류: DC 펄스, 전류방향: 배선→플래그, 배선길이: 5㎛ 초과」
인 패턴 No. 5에 상당한다.
제 2 메탈 배선층(8)과의 계면부는,
「전류: DC 펄스, 전류방향: 플래그→배선, 배선길이: 5㎛ 초과」
인 패턴 No. 7에 상당한다.
또, 바이어 홀에 매립되는 플래그에 대해서는 상하(여기에서는 제 1 메탈 배선층(5)과의 계면부와 제 2 메탈 배선층(8)과의 계면부)로 다른 패턴으로 되지만, 관통홀로서는 그 중의 허용 전류값이 낮은 쪽을 적용해야만 한다. 예를 들면, 제 6 플래그(6f)에서는 제 1 메탈 배선층(5)과의 계면부는 패턴 No. 7(허용 전류비가 10)이지만, 제 2 메탈 배선층(8)과의 계면부가 패턴 No. 5(허용 전류비가 3)이므로, 플래그로서는 허용 전류비가 낮은 3을 적용해야만 한다.
이상을 정리하면, 제 1 플래그(6a), 제 6 플래그(6f), 제 8 플래그(6h)의 3군데의 허용 전류비가 3, 그 이외는 10으로 된다. 따라서, 도 1의 (a)에 도시된 바와 같이 제 1 플래그(6a), 제 6 플래그(6f), 제 8 플래그(6h) 이외는 적은 개수로 접속된다.
또, 종래의 설계방법에서는 이와 같은 논리회로에서는 DC 펄스 전류에 대응하는 허용 전류비 3이 모든 홀에 적용되므로, 본 실시예와 같은 회로에 대하여 도 3에 도시된 바와 같은 레이아웃하지 않을 수 없다. 그에 반해, 본 실시예에서는 다양한 종류의 스트레스 조건(전류방향 접속하는 배선의 배선길이 등)에 있는 콘택트 홀 혹은 바이어 홀 내의 플래그를 그 허용 전류량이 동등한 조건마다 구획하고, 각각의 구역 내에서는 동일한 허용 전류량을 설정함으로써 복잡한 테이블을 준비하거나, 막대한 연산처리를 행하지 않고, 매우 간편하게 각종 의존성이 고려된 허용 전류량을 포함한 레이아웃 설계가 가능하게 되었다.
여기에서, 상기 접속 구멍의 개구 면적을 결정하는 순서는, 예를 들면 후술하는 도 5에 도시된 단계(ST1∼ST3)의 순서나, 도 7에 도시된 단계(ST11∼ST16)의 순서로 행할 수 있다. 다만, 이들에 한정되는 것은 아니다.
또, 표 2에서는 구역의 수를 3(3 종류의 설정 허용 전류비)으로 하고 있으나, 보다 대략적인 혹은 세밀한 구획도 물론 가능하다. 또, 표 2에서는 각 파라미터에 대하여 2값을 설정하고 있으나, 3값 이상으로 하는 것도 가능하다.
또, 상기 실시예에서는 접속 구멍의 치수를 일률적으로 같은 치수인 것으로 하여 접속 구멍의 총 개구 면적을 접속 구멍의 개수에 따라 구획하도록 하였으나,본 발명은 이러한 실시예에 한정되는 것은 아니고, 하나의 접속 구멍의 개구 면적을 바꾸도록 하여도 된다. 예를 들면, 접속 구멍의 개구치수 중 한쪽 변의 길이를 일정하게 하고 다른 변의 길이를 바꾸도록 하여도 된다. 다만, 현실적으로는 플래그에 흐르는 전류의 국소성 등을 고려하여 접속 구멍의 치수는 균일하게 하여 전류값에 따라 접속 구멍의 개수를 바꾸는 경우도 많다.
또, 상기 실시예의 표 2에서는 실제 허용 전류비가 10 이상인 범위에서는 설계 허용 전류비를 모두 동등하게 취급하도록 하였으나, 이것은 10 이상일 때에는 접속 구멍의 개수를 1개 이상으로 할 수 없는 것에 의한다. 따라서, 예를 들면 1개의 접속 구멍의 총 개구 면적을 변화시키도록 한 경우에는 10 이상의 범위 내에서 허용 전류비를 다시 구획하도록 하여도 된다.
또, 상기 실시예에서는 EM에 영향을 미치는 파라미터로서 배선의 폭을 문제삼지는 않으나, 배선의 폭을 파라미터로 할 수도 있다. 특히, 배선의 폭이 작은 경우에는, 예를 들면 알루미늄 배선 중의 구조를 하나의 알루미늄 결정이 길이 방향으로 나란한 즉, 배선의 길이 방향으로는 입계가 형성되지 않은 범브 구조로 할 수도 있다. 그 때에는, 알루미늄 원자가 이동되기 쉬운 입계가 배선의 길이 방향으로 존재하지 않음으로써 EM이 매우 생기기 어려운 것을 알려져 있다. 따라서, 매립부재의 단면 면적 즉, 접속 구멍의 총 개구 면적(접속 구멍의 개수)을 매우 작게 하도록 설계할 수 있다. 예를 들면, 표 2에 있어서의 설계 허용 전류비를 모두 10으로 하여도 된다.
( 제 2 실시예 )
다음에, 제 2 실시예에 대하여 설명하기로 한다. 본 실시예에서는, 하기 표 3에 나타난 바와 같이 오버랩 마진을 설정하기로 한다.
패턴 No. 1 2 3 4 5 6 7 8 9 10
전류 DC DC 펄스 AC(또는 쌍방향)
전류방향 배선→플래그 플래그→배선 배선→플래그 플래그→배선
배선길이 (㎛) ＞5 ＜5 ＞5 ＜5 ＞5 ＜5 ＞5 ＜5 ＞5 ＜5
전류량 대 소 대 소 대 소 대 소 대 소
오버랩 마진(㎛) 0.5 0.25 0.5 0.25 0.25 0 0.25 0 0 0
상기 표 3에 나타난 바와 같이, 본 실시예에 있어서의 오버랩 마진을 구획하는 순서는 상기 표 2에 나타난 제 1 실시예에 있어서의 순서와 거의 같다. 다만, 본 실시예에서는 전류방향에 따라 오버랩 마진을 대소로 구별하고 있지 않으나, 이것은 순서를 단순화하기 위함이다. 따라서, 전류의 방향에 따라 오버랩 마진을 더욱 세밀하게 구획하여 배선의 점유 면적의 저감효과를 향상시키는 것도 가능하다. 또, 상기 제 1 실시예와 마찬가지로, 배선의 폭에 따라 오버랩 마진을 구획하여도 배선의 점유 면적의 저감효과를 더욱 향상시킬 수 있다.
여기에서, 표 3에 나타낸 오버랩 마진의 값은 표 2에 있어서의 허용 전류비의 값과 마찬가지로 제조공정에 있어서의 처리 방법이나 제조 라인의 특성 등에 따라 경험적으로 정해지는 것이다.
도 2의 (a)는 SRAM의 메모리셀 등에 이용되는 4개의 트랜지스터를 조합시켜 이루어진 CMOS 플립플롭 회로를 상기 표 3에 나타낸 오버랩 마진의 설정에 기초하여 레이아웃한 경우의 평면도이다. 소자 분리로 둘러싸인 4개의 활성영역(14)에는2개의 nMOS 트랜지스터(12a, 12b)와 2개의 pMOS 트랜지스터(13a, 13b)가 형성되어 있다. 그리고, nMOS 트랜지스터(12a)와 pMOS 트랜지스터(13a)에 공통의 게이트 전극(15a)과, nMOS 트랜지스터(12b)와 pMOS 트랜지스터(13b)에 공통의 게이트 전극(15b)과, 상층의 알루미늄 배선(18)과 각 트랜지스터의 각 부를 접속하는 플래그(16)가 형성되어 있다.
도 2의 (b)는 SRAM의 메모리셀 블록 등의 최종단에 배치되고, 다른 블록에 신호를 송신하는 인버터 회로를 레이아웃한 경우의 평면도이다. 소자분리로 둘러싸이는 2개의 활성영역(24)에 각각 하나의 nMOS 트랜지스터(22)와 pMOS 트랜지스터가 형성되어 있다. 그리고, 각 트랜지스터에 공통의 게이트 전극(25)과 상층의 알루미늄 배선(28)과 각 트랜지스터의 각 부를 접속하는 플래그(26)가 형성되어 있다.
도 2의 (a)에 도시된 SRAM의 메모리셀의 경우, 고밀도화가 심하게 요구되고 또한 패턴의 대상성이 필요로 되기 때문에 4개의 트랜지스터는 인접하여 배치되어 있다. 따라서, 각 트랜지스터의 각 영역간을 접속하는 배선의 길이는 현재로서는 5㎛를 초과하지 않고, 또, 배선으로 흐르는 전류도 펄스 전류이고 또한 전류값도 작다.
한편, 도 2의 (b)에 도시된 인버터 회로는 메모리셀 회로와는 대칭적으로 수mm 이상인 길이의 배선을 통하여 다른 블록으로 신호를 송신하는 것이다. 따라서, 인버터 회로에 흐르는 전류는 펄스 전류이지만, 부하가 크므로 상당한 대전류를 취급할 필요가 있다.
이상의 점 때문에 일렉트로 마이그레이션은 도 2의 (a)에 도시된 SRAM의 메모리셀 회로 내와 같이 배선 길이가 짧고 또는 전류값이 작은 배선에서는 거의 생기지 않고, 도 2의 (b)에 도시된 바와 같은 배선길이가 길고 또는 전류값이 큰 배선에서는 생기기 쉽다. 표 3에 이들의 배선 사용조건을 적용하면, 도 2의 (a) 내의 배선에서는 오버랩 마진을 작게 설정할 수 있고, 도 2의 (b)에 도시된 배선에서는 오버랩 마진을 크게 설정할 필요가 있다.
여기에서, 상기 오버랩 마진을 결정하는 순서는, 예를 들면 후술의 도 5에 도시된 단계(ST1∼ST3)의 순서나, 도 7에 도시된 단계(ST11∼ST16)의 순서로 행할 수 있다. 다만, 이들에 한정되는 것은 아니다.
도 4는 종래의 SRAM의 메모리셀 등을 구성하는 플립플롭 회로의 레이아웃을 도시한 평면도이다. 도 4에 도시된 플립플롭 회로에 있어서는 도 2의 (b)에 도시된 블록 최종단의 인버터 회로에 있어서의 배선과 마찬가지로 큰 오버랩 마진을 설정하고 있기 때문에 배선의 점유 면적이 크고, 그 결과, 플립플롭 회로의 점유 면적이 크게 되어 있다. 그에 반하여, 본 실시예에서는 도 2의 (b)에 도시된 바와 같이 오버랩 마진을 작게 설정함으로써 배선의 점유 면적을 저감할 수 있고, 반도체 소자의 미세화에 대응한 반도체 집적회로의 고밀도화를 도모할 수 있다.
또, 종래의 SRAM 구조에 있어서도 메모리셀 블록의 최종단에 배치되는 인버터 회로를 레이아웃한 평면 구조는 도 2의 (b)에 도시된 구조와 기본적으로 같으나, 오버랩 마진은 본 실시예보다도 크다. 다만, 본 실시예는 특히 SRAM의 메모리 셀 내에 있어서 배선의 점유 면적의 저감효과를 현저하게 발휘할 수 있다.
( 제 3 실시예 )
다음에, 제 3 실시예에 대하여 설명하기로 한다. 도 5는 본 실시예에 있어서의 반도체 집적회로의 설계 시스템을 설계순서의 흐름과 함께 도시한 블록도이다. 본 실시예에 의한 반도체 집적회로의 설계 시스템은 상기 제 1, 제 2 실시예에 의한 설계방법 중 어느 실시예 쪽이든 사용 가능한 것이다.
도 5에 있어서, 51은 설계 순서에 관한 프로그램을 실행하기 위한 프로그램 실행부, 52는 각종의 기술정보를 기억하는 테크놀로지 파일, 53은 각 소자의 접속 관계 등을 기술하는 네트 리스트를 입력하기 위한 네트 리스트 입력부, 54는 네트 리스트 변환 툴, 55는 논리 설계가 완료된 반도체 집적회로의 회로도를 입력하는 회로도 입력부, 56은 최종적으로 설계된 회로를 심벌화한 소자나 배선으로서 나타낸 심벌릭 레이아웃을 출력하는 레이아웃 출력부, 57은 핀 수의절약, 배치의 절약, 타이밍의 절약을 위한 소프트웨어를 입력하기 위한 보조 소프트웨어 입력부, 58은 상술한 표 2나 표 3의 내용을 갖는 테이블을 기억하기 위한 테이블 기억부이다. 그리고, 상기 프로그램 실행부(51) 및 테이블부(58)가 본 실시예에 의한 자기 테이프, CD-ROM 등의 기록매체에 기록되어 있다.
상기 프로그램 실행부 (51)에서는 개략적으로는 다음의 순서로 레이아웃 설계가 행해진다.
단계(ST1)에서 네트리스트의 정보 등에 기초하여 표 2 또는 표 3에 나타난 바와 같은 테이블을 작성한다. 여기에서, 기록매체에는 미리 표 2 또는 표 3 중의 기본 파라미터만이 기록되어 있어 사용자가 자사의 제조공정의 종류나 제조 라인의특성 등에 의하여 결정되는 구체적인 수치를 설정할 수 있도록 되어 있다. 다음에, 단계(ST2)에서 개략의 배치 배선을 실행한다. 다음에, 단계(ST3)에서 상세 배치 배선을 행한다. 즉, 테이블 기억부(58)에 기억되어 있는 개략의 배치 배선으로부터 허용 전류나 허용 오버랩 마진에 관한 테이블을 참조하면서 접속 구멍의 총 개구 면적이나 오버랩 마진을 결정하고, 그 결과에 기초하여 배치 배선의 수정을 행한다. 그 결과, 예를 들면 도 1 이나 도 2에 도시된 레이아웃이 작성되지만, 출력부로부터는 소자나 배선을 심벌화한 심벌릭도가 출력된다.
본 실시예에서는 기록매체를 자기 디스크로 하였으나, 본 발명은 이러한 실시예에 한정되는 것은 아니고, 자기 디스크 이외의 자기적인 수단(예를 들면 버블 메모리)에 의한 기록매체나, 광디스크 등의 기계적인 요철 패턴에 의한 기록매체나, 전하의 유무나 전기적 접속상태의 상위를 이용한 ROM 등의 반도체 메모리로 총칭되는 기록매체나, 바코더 등의 광학적 패턴에 의한 기록매체 등, 컴퓨터로 판독 가능한 기록매체라면 어느 기록매체를 이용하여도 된다.
또, 본 실시예에서는 테이블 기억부(58)가 기록매체에 내장되어 있으나, 본 발명은 이러한 실시예에 한정되는 것은 아니고, 테이블 자체는 툴에 부설되어 있는 다른 기록장치에 기록시키도록 하고 있어서 기록매체 내에는 테이블을 기억시키는 순서를 실행하는 프로그램을 기록하여 두는 것만으로도 된다.
( 제 4 실시예 )
다음에, 테이블의 작성과 디자인 룰을 만족하는지의 여부를 체크하는 기능의 부분을 자동적으로 행하게 하는 순서만을 행하게 하는 프로그램을 내장한 기록매체의 예인 제 4 실시예에 대하여 설명하기로 한다.
도 6은 본 실시예에 의한 반도체 집적회로의 설계 시스템의 구성을 설계의 흐름과 함께 개략적으로 도시한 블록도이다. 본 실시예에 의한 반도체 집적회로의 설계 시스템은 상기 제 1, 제 2 실시예에 의한 설계방법 중 어느 실시예 쪽이든 사용 가능한 것이다.
도 6에 있어서, 61은 배치 배선을 행하기 위한 레이아웃 신시사이저, 62는 각종의 기술정보를 기억하는 테크놀로지 파일, 63은 각 소자의 접속 관계 등을 기술하는 네트리스트를 입력하기 위한 네트리스트 입력장치, 64는 네트리스트 변환툴, 65는 논리설계가 완료된 반도체 집적회로의 회로도를 입력하는 회로도 입력부, 66은 최종적으로 설계된 회로를 심벌화한 소자나 배선으로서 나타낸 심벌릭 레이아웃을 출력하는 레이아웃 출력부, 67은 핀 수의 절약, 배치의 절약, 타이밍의 절약을 위한 소프트웨어를 입력하기 위한 보조 소프트웨어 입력부, 68은 상술한 표 2나 표 3의 내용을 갖는 테이블부, 69는 배치 배선의 결과가 디자인 룰을 만족하고 있는지의 여부를 체크하기 위한 체크부이다. 그리고, 상기 체크부(69) 및 테이블부(68)가 본 실시예에 의한 자기 테이프, CD-ROM 등의 기록 매체에 기록되어 있다.
도 7은 본 실시예에 있어서의 설계 순서를 도시한 흐름도이다. 다만, 네트리스트, 설계용 회로도, 기술정보 등은 이미 입력되어 있는 상태로 한다. 도 7에 도시된 바와 같이, 단계(ST11)에서, 레이아웃 신시사이저(61)를 이용하여 배치 배선을 행한다. 다음에, 단계(ST12)에서 레이아웃 출력부(56)로부터 배치 배선의 결과를 심벌릭도로 나타낸 심벌릭 레이아웃을 출력한다. 다음에, 단계(ST13)에서 네트리스트로부터의 접속 정보에 기초하여 표 2 또는 표 3에 나타난 바와 같은 테이블을 작성한다. 여기에서, 기록매체에는 이미 표 2 또는 표 3 중의 기본 파라미터만이 기록되어 있어 사용자가 자사의 제조공정의 종류나 제조라인의 특성 등에 의하여 결정되는 구체적인 수치를 설정할 수 있도록 되어 있다. 다음에, 단계(ST14)에서, 단계(ST12)로 출력된 심벌릭 레이아웃과 단계(ST13)에서 작성된 테이블을 참조한다. 즉, 각 접속 구멍의 개구 면적이나 오버랩 마진이 테이블 기억부(68)에 기억되어 있는 허용 전류나 허용 오버랩 마진을 만족하고 있는지의 여부를 체크하고, 에러가 있으면 에러를 검출한다. 그리고, 단계(ST15)에서 배치 배선의 수정을 행한 후, 단계(ST16)에서 다시 심벌릭 레이아웃 출력부(66)로부터 출력한다.
또, 상기 단계(ST11, ST12) 혹은 단계(ST15, 16)의 처리는 수동으로 행하여도 되고, 혹은 본 발명의 기록매체와는 다른 기록매체 등에 기록되어 있는 프로그램을 이용하여 자동적으로 행하여도 된다.
본 실시예의 설계 방법에 의하면, 도 7에 도시된 단계(ST11∼ST16)의 순서에 의한 경우에는, 미리 여유도를 작게 한 배치 배선을 행한 후, 배치 배선의 결과 정해지는 오버랩 마진과 표 3을 비교하여 각 부의 오버랩 마진에 대응하는 사용 조건이 허용 오버랩 마진에 적합한 지의 여부를 체크하여 에러를 검출할 수 있다.
또, 본 실시예에 의하면, 도 7의 흐름도의 각 단계 중 단계(ST13) 및 단계(ST14)의 순서를 실행시키기 위한 프로그램이 자기 테이프, CD-ROM 등의 기록매체에 기록되어 있다. 따라서, 상기 제 3 실시예에 비하면 자동화할 수 있는 부분은 적어지지만, 현재 범용되고 있는 배치 배선 툴을 그대로 이용하면서 배선 구조의 미세화를 실현할 수 있다는 이점이 있다.
또, 본 실시예에서는 테이블 기억부(68)가 기록매체에 내장되어 있으나, 본 발명은 이러한 실시예에 한정되는 것은 아니고, 테이블 자체는 툴에 부설되어 있는 다른 기록장치에 기록시키도록 하고 있어서 기록매체 내에는 테이블을 기억시키는 순서를 실행하는 프로그램을 기록하여 두는 것만으로도 된다.
( 그 외의 실시예 )
상기 제 1, 제 2 실시예에 있어서는 배선을 알루미늄 합금으로 구성하였으나, 본 발명은 이러한 실시예에 한정되는 것은 아니고, 동으로 구성되는 배선에 적용할 수도 있다. 또, 알루미늄 배선에 Ti 하부막(下敷膜)이나, Ti/TiN 하부막을 부설한 배선에 대해서도 적용할 수 있다.
또, 매립부재로서는, 텅스텐으로 된 플래그뿐만 아니라, Mo나 Ti 혹은 그 합금 등을 사용할 수도 있다. 또, W 플래그에 Ti/TiN 하부막을 형성한 것과 같은 구조를 채용할 수도 있다. 또, 매립부재와 배선이 같은 재료로 형성되어 있는 것이어도 된다. 예를 들면, 층간 절연막에 스루홀을 형성하고 나서 스루홀 내와 층간 절연막 상에 알루미늄 합금막을 형성하거나, 홈과 스루홀을 형성하여 홈 내와 스루홀 내에 동합금을 리플로우시켜 홈 매립형 배선을 형성하는 기술에 대해서도 적용할 수 있다. 그 경우, 당해 스루홀 내에 매립된 부분과 그 바로 아래쪽의 배선 사이의 일렉트로 마이그레이션이 문제가 되기 때문이다.
또, 일반적으로는 제조 공정에 있어서 배선의 두께는 일정하므로, 상기 각실시예에서는 배선의 두께에 대해서는 특별히 언급하고 있지 않으나, 배선의 두께가 배선의 형성되는 영역에 따라서 다른 경우에는 배선의 두께도 플래그의 단면적이나 오버랩 마진의 구역 분할의 파라미터로서 채용할 수 있다. 일렉트로 마이그레이션은 배선의 용적이 작은 경우에는 배선의 용적이 큰 경우에 비하여 생기기 어려우므로, 배선의 용적에 영향을 미치는 요소는 모두 상기 구역 분할의 파라미터로 하는 의의가 있기 때문이다.
또, 상기 각 실시예에서는 2층 배선 구조를 갖는 반도체 집적회로에 대하여 설명하였으나, 본 발명은 이러한 실시예에 한정되는 것은 아니고, 3층, 4층, …의 다층 배선구조를 갖는 반도체 집적회로에도 적용할 수 있음은 물론이다.
또, 상기 각 실시예에서는 SRAM 셀 내에서는 배선 길이 5㎛ 이하의 배선이 많기 때문에 배선길이 5㎛이하/5㎛이상에서 허용 전류값 혹은 오버랩 마진을 분류하였다. 한편, 수10개의 트랜지스터로 형성된 표준 셀을 합성하여 설계되는 일반적인 논리회로에 착안한 경우에는 표준 셀 내에서는 배선길이 100㎛ 이하의 배선이 대부분을 차지하기 때문에 배선길이 100㎛이하/100㎛이상에서 허용 전류값 혹은 오버랩 마진을 분류하는 것이 바람직하다.
상기 각 실시예에서는 우선, 개략적인 배치 배선을 행하고 나서, 테이블을 참조하면서 접속 구멍의 총 개구 면적이나 오버랩 마진을 결정하고, 그 후, 상세한 배치배선을 행하도록 하고 있으나, 본 발명은 이러한 실시예에 한정되는 것은 아니고, 개략적인 배치 배선을 행하지 않고 접속 구멍의 총 개구 면적이나 오버랩 마진을 결정하면서 배치 배선을 행하여 가는 것도 가능하다.
상술한 본 발명의 제 1 반도체 집적회로의 설계 방법에 의하면, 복수의 배선층을 갖고 다른 배선층의 배선끼리 혹은 배선과 반도체 기판 상의 소자 사이가 접속 구멍에 매립된 매립부재에 의해 접속되어 있는 반도체 집적회로의 설계방법으로서, 특정 파라미터에 관한 사용 조건에 따라 접속 구멍의 허용 전류량을 복수의 구역으로 구획하여 각 구역마다 공통의 대표값을 설정하고, 이 대표값 중 하나로 하여 구해지는 허용 전류량에 따라 접속 구멍의 총 개구 면적 및 배선의 평면 형상을 결정하도록 하였으므로, 복잡한 테이블을 준비하거나, 막대한 연산처리를 행하지 않고 매우 간편하게 각종 의존성이 고려된 허용 전류량을 포함한 레이아웃 설계가 가능하게 된다. 따라서, 반도체 집적회로의 반도체 소자의 미세화에 대응시켜 반도체 집적회로의 고밀도화를 도모할 수 있어 그 공업적 가치는 크다.
또 제 2 반도체 집적회로의 설계방법에 의하면, 복수의 배선층을 갖고 다른 배선층의 배선끼리 혹은 배선과 반도체 기판 상의 소자 사이가 접속 구멍에 매립된 매립부재에 의해 접속되어 있는 반도체 집적회로의 설계방법으로서, 특정 파라미터에 관한 사용 조건에 따라 배선-접속 구멍 사이에 허용되는 오버랩 마진을 복수의 구역으로 구획하여 각 구역마다 공통의 대표값을 설정하고, 그 대표값 중 하나로 하여 오버랩 마진을 결정하도록 하였으므로, 복잡한 테이블을 준비하거나, 막대한 연산처리를 행하지 않고 매우 간편하게 오버랩 마진을 포함한 레이아웃 설계가 가능하게 된다. 따라서, 반도체 집적회로의 반도체 소자의 미세화에 대응시켜 반도체 집적회로의 고밀도화를 도모할 수 있어 그 공업적 가치는 크다.
본 발명의 제 1 반도체 집적회로에 의하면, 복수의 배선층을 갖고 다른 배선층의 배선끼리 혹은 배선과 반도체 기판 상의 소자 사이가 접속 구멍에 매립된 매립부재에 의해 접속되어 있는 반도체 집적회로로서, 특정 파라미터에 따라 구획된 복수의 구역마다 공통의 접속 구멍의 총 개구 면적 및 배선의 평면형상이 설정되어 있도록 하였으므로, 특성이 양호하고 고밀도화 되며 또한 제조 가격도 실용적인 반도체 집적회로의 제공을 도모할 수 있다.
또, 본 발명의 제 2 반도체 집적회로에 의하면, 복수의 배선층을 갖고 다른 배선층의 배선끼리 혹은 배선과 반도체 기판 상의 소자 사이가 접속 구멍에 매립된 매립부재에 의해 접속되어 있는 반도체 집적회로로서, 특정 파라미터에 따라 구획된 복수의 구역마다 공통의 상기 배선-접속 구멍 사이의 오버랩 마진이 설정되어 있도록 하였으므로, 특성이 양호하고 고밀도화 되며 또한 제조 가격도 실용적인 반도체 집적회로의 제공을 도모할 수 있다.
본 발명의 제 1 기록매체에 의하면, 복수의 배선층을 갖고 다른 배선층의 배선끼리 혹은 배선과 반도체 기판 상의 소자 사이가 접속 구멍에 매립된 매립부재에 의해 접속되어 있는 반도체 집적회로의 설계 순서를 기록한 컴퓨터 판독 가능한 기록매체로서, 특정 파라미터에 관한 사용 조건에 따라 접속 구멍의 허용 전류량을 복수의 구역으로 구획하여 각 구역 내에서 공통의 대표값을 설정하는 순서와, 각 구역의 대표값으로부터 결정된 허용 전류량에 따라 접속 구멍의 총 개구 면적 및 배선의 평면 형상을 결정하는 순서를 실행시키기 위한 프로그램을 기록하고 있도록 하였으므로, 특성이 양호하고 고밀도화 되며 또한 제조 가격도 실용적인 반도체 집적회로를 컴퓨터를 이용하여 설계할 수 있다.
또한, 제 1 기록매체에 의하면 복수의 배선층을 갖고 다른 배선층의 배선끼리 혹은 배선과 반도체 기판 상의 소자 사이가 접속 구멍에 매립된 매립부재에 의해 접속되어 있는 반도체 집적회로의 설계 순서를 기록한 컴퓨터 판독 가능한 기록매체로서, 특정 파라미터에 관한 사용조건에 따라 접속 구멍의 허용 전류량을 복수의 구역으로 구획하고 각 구역 내에서 공통의 대표값을 설정하는 순서와, 상기 복수의 구역 중 상기 특정 파라미터의 값에 따른 하나의 구역의 대표값을 상기 접속 구멍의 허용 전류량으로서 결정하는 순서를 실행시키기 위한 프로그램을 기록하고 있도록 하였으므로, 특성이 양호하고 고밀도화 되며 또한 제조 가격도 실용적인 반도체 집적회로를 컴퓨터를 이용하여 설계할 수 있다.
본 발명의 제 2 기록매체에 의하면, 복수의 배선층을 갖고 다른 배선층의 배선끼리 혹은 배선과 반도체 기판 상의 소자 사이가 접속 구멍에 매립된 매립부재에 의해 접속되어 있는 반도체 집적회로의 설계 순서를 기록한 컴퓨터 판독 가능한 기록매체로서, 특정 파라미터에 관한 사용조건에 따라 배선-매립부재 사이에 허용되는 오버랩 마진을 복수의 구역으로 구획하여 각 구역의 대표값을 설정하는 순서와, 그 구획된 각 구역의 대표값으로부터 오버랩 마진을 결정하는 순서를 실행시키기 위한 프로그램을 기록하도록 하였으므로, 특성이 양호하고 고밀도화 되며 또한 제조 가격도 실용적인 반도체 집적회로를 컴퓨터를 이용하여 설계할 수 있다.
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (80)

  1. 반도체 기판 상에 형성되는 소자와, 상기 반도체 기판 상에 번갈아 형성되는 복수의 층간 절연막 및 복수의 배선층과, 상기 층간 절연막에 형성되는 복수의 접속 구멍에 매립되는 도전성 재료로 이루어진 매립부재를 포함하고, 다른 배선층에 속하는 배선간 혹은 어느 하나의 배선층에 속하는 배선과 상기 소자가 상기 매립부 재에 의해 접속되는 반도체 집적회로의 설계방법에 있어서,
    상기 배선과 매립부재의 계면에서의 내일렉트로 마이그레이션에 영향을 미치는 특정 파라미터로서, 전류의 방향, 전류의 파형, 배선의 재질, 매립부재의 재질, 배선길이, 배선폭, 배선면적, 배선용적, 배선두께 및 오버랩 마진 중 적어도 하나를 포함하는 파라미터를 빼내어 상기 특정 파라미터에 관한 조건에 따라 상기 접속 구멍의 허용 전류량을 복수의 구역으로 구획하여 각 구역 내에서 공통의 대표값을 설정하는 제 1 단계와,
    상기 복수의 구역 중 상기 특정 파라미터의 값에 따른 하나의 구역의 대표값을 상기 각 접속 구멍의 허용 전류량으로서 결정하는 동시에, 상기 각 접속 구멍의 총 개구 면적 및 각 배선의 평면 형상을 상기 허용 전류량에 따라 결정하는 제 2 단계를 포함하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  2. 제 1 항에 있어서,
    상기 제 2 단계에서는 상기 허용 전류량을 결정하기 전에 상기 반도체 집적회로의 개략적인 배치 배선을 행하고, 그 결과에 기초하여 결정된 허용 전류량에 따라 상기 각 접속 구멍의 총 개구 면적을 결정하며, 상기 각 접속 구멍의 총 개구 면적에 따라 상기 배선의 형상을 수정하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  3. 제 1 항에 있어서,
    적어도 상기 제 2 단계 전에 상기 반도체 집적회로의 배치 배선을 행하는 단계를 추가로 포함하고,
    상기 제 2 단계에서는 상기 배치 배선에서 결정되는 각 접속 구멍의 총 개구 면적이 상기 사용 조건에 적합하지 않은 경우에는 상기 배치 배선을 수정하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 각 배선의 개략 용적이 미리 정해져 있고,
    상기 제 1 단계에서는 배선의 개략 용적을 상기 특정 파라미터에 포함시켜, 배선의 개략 용적이 소정 용적보다도 작은 구역의 대표값을 배선의 개략 용적이 소정 용적 이상의 구역의 대표값 보다도 크게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 각 배선의 길이가 미리 정해져 있고,
    상기 제 1 단계에서는 배선의 길이를 상기 특정 파라미터에 포함시켜 길이가소정값 보다도 짧은 구역의 대표값을 배선의 길이가 소정값 이상인 구역의 상기 대표값 보다도 크게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 각 배선의 개략 폭이 미리 정해져 있고,
    상기 제 1 단계에서는 배선의 개략 폭을 상기 특정 파라미터에 포함시켜 배선의 개략 폭이 소정값 이하인 구역의 대표값을 배선의 개략 폭이 소정값 보다도 큰 구역의 대표값 보다도 크게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 각 배선의 길이 및 개략 폭이 미리 정해져 있고,
    상기 제 1 단계에서는 배선의 길이 및 개략폭을 상기 특정 파라미터에 포함시켜 배선의 길이 및 개략 폭 중 적어도 어느 한쪽이 소정값 보다도 작은 구역의 대표값을 그렇지 않은 구역의 대표값 보다도 크게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 매립부재에 흐르는 전류의 파형이 일방향으로 흐르는 전류인지 쌍방향으로 흐르는 전류인지 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 파형을 상기 특정 파라미터에 포함시켜 상기 전류가 쌍방향으로 흐르는 구역의 대표값을 전류가 일방향으로 흐르는 구역의 대표값 보다도 크게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  9. 제 4 항에 있어서,
    상기 매립부재에 흐르는 전류의 파형이 일방향으로 흐르는 전류인지 쌍방향으로 흐르는 전류인지 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 파형을 상기 특정 파라미터에 포함시켜 상기 전류가 쌍방향으로 흐르는 구역의 대표값을 전류가 일방향으로 흐르는 구역의 대표값 보다도 크게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  10. 제 5 항에 있어서,
    상기 매립부재에 흐르는 전류의 파형이 일방향으로 흐르는 전류인지 쌍방향으로 흐르는 전류인지 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 파형을 상기 특정 파라미터에 포함시켜 상기 전류가 쌍방향으로 흐르는 구역의 대표값을 전류가 일방향으로 흐르는 구역의 대표값 보다도 크게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  11. 제 6 항에 있어서,
    상기 매립부재에 흐르는 전류의 파형이 일방향으로 흐르는 전류인지 쌍방향으로 흐르는 전류인지 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 파형을 상기 특정 파라미터에 포함시켜 상기 전류가 쌍방향으로 흐르는 구역의 대표값을 전류가 일방향으로 흐르는 구역의 대표값 보다도 크게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  12. 제 7 항에 있어서,
    상기 매립부재에 흐르는 전류의 파형이 일방향으로 흐르는 전류인지 쌍방향으로 흐르는 전류인지 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 파형을 상기 특정 파라미터에 포함시켜 상기 전류가 쌍방향으로 흐르는 구역의 대표값을 전류가 일방향으로 흐르는 구역의 대표값 보다도 크게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  13. 제 8 항에 있어서,
    상기 일방향으로 흐르는 전류의 파형이 펄스 전류인지 연속 전류인지가 정해져 있고,
    상기 제 1 단계에서는 상기 일방향으로 흐르는 전류의 파형을 상기 특정 파라미터에 포함시켜 상기 일방향으로 흐르는 전류가 펄스전류인 구역의 허용 전류를상기 일방향으로 흐르는 전류가 연속전류인 구역의 허용전류 보다도 크게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  14. 제 9 항에 있어서,
    상기 일방향으로 흐르는 전류의 파형이 펄스 전류인지 연속 전류인지가 정해져 있고,
    상기 제 1 단계에서는 상기 일방향으로 흐르는 전류의 파형을 상기 특정 파라미터에 포함시켜 상기 일방향으로 흐르는 전류가 펄스전류인 구역의 허용 전류를 상기 일방향으로 흐르는 전류가 연속전류인 구역의 허용전류 보다도 크게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  15. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 상기 매립부재로부터 상기 배선에 전류가 흐르는 구역의 허용전류를 상기 배선으로부터 매립부재로 전류가 흐르는 구역의 허용전류 보다도 크게 설정하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  16. 제 4 항에 있어서
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 상기 매립부재로부터 상기 배선에 전류가 흐르는 구역의 허용전류를 상기 배선으로부터 매립부재로 전류가 흐르는 구역의 허용전류 보다도 크게 설정하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  17. 제 5 항에 있어서,
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 상기 매립부재로부터 상기 배선에 전류가 흐르는 구역의 허용전류를 상기 배선으로부터 매립부재로 전류가 흐르는 구역의 허용전류 보다도 크게 설정하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  18. 제 6 항에 있어서,
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 상기 매립부재로부터 상기 배선에 전류가 흐르는 구역의 허용전류를 상기 배선으로부터 매립부재로 전류가 흐르는 구역의 허용전류 보다도 크게 설정하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  19. 제 7 항에 있어서,
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 상기 매립부재로부터 상기 배선에 전류가 흐르는 구역의 허용전류를 상기 배선으로부터 매립부재로 전류가 흐르는 구역의 허용전류 보다도 크게 설정하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  20. 제 8 항에 있어서,
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 상기 매립부재로부터 상기 배선에 전류가 흐르는 구역의 허용전류를 상기 배선으로부터 매립부재로 전류가 흐르는 구역의 허용전류 보다도 크게 설정하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  21. 제 14 항에 있어서,
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 상기 매립부재로부터 상기 배선에 전류가 흐르는 구역의 허용전류를 상기 배선으로부터 매립부재로 전류가 흐르는 구역의 허용전류 보다도 크게 설정하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  22. 제 15 항에 있어서,
    상기 반도체 기판에는 상기 소자로서 pMISFET 와 nMISFET가 탑재되는 것이 미리 정해져 있고,
    상기 전류의 방향은 상기 소자가 pMISFET 인지 nMISFET인지에 따라 판단하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  23. 제 16 항에 있어서,
    상기 반도체 기판에는 상기 소자로서 pMISFET 와 nMISFET가 탑재되는 것이 미리 정해져 있고,
    상기 전류의 방향은 상기 소자가 pMISFET인지 nMISFET인지에 따라 판단하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  24. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 접속 구멍의 기본적인 치수는 통일되어 있고,
    상기 접속 구멍의 총 개구 면적을 결정하는 단계에서는 상기 접속 구멍의 개수를 결정하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  25. 반도체 기판 상에 형성되는 소자와, 상기 반도체 기판 상에 번갈아 형성되는 복수의 층간 절연막 및 복수의 배선층과, 상기 층간 절연막에 형성되는 복수의 접속 구멍에 매립되는 도전성 재료로 이루어진 매립부재를 포함하고, 다른 배선층에속하는 배선간 혹은 어느 하나의 배선층에 속하는 배선과 상기 소자가 상기 매립 부재에 의해 접속되는 반도체 집적회로의 설계방법에 있어서,
    상기 배선과 매립부재의 계면에서의 내일렉트로 마이그레이션에 영향을 미치는 특정 파라미터로서, 전류량, 전류의 방향, 전류의 파형, 배선의 재료, 매립부재의 재질, 배선길이, 배선폭, 배선면적, 배선두께 및 배선용적 중 적어도 하나를 포함하는 파라미터를 빼내어 상기 파라미터에 관한 사용 조건에 따라 상기 배선과 접속 구멍 사이의 오버랩 마진을 복수의 구역으로 구획하여 각 구역 내에서 공통의 대표값을 설정하는 제 1 단계와,
    상기 복수의 구역 중 상기 특정 파라미터의 값에 따른 하나의 구역의 대표값을 상기 각 배선과 각 접속 구멍 사이의 오버랩 마진으로서 결정하는 제 2 단계를 포함하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  26. 제 25 항에 있어서,
    상기 제 2 단계에서의 오버랩 마진의 결정은 상기 반도체 집적회로의 개략적인 배치 배선을 행하고, 그 결과로부터 상기 특정 파라미터의 값을 구한 후에 행해지는 동시에,
    상기 오버랩 마진을 결정한 후, 상기 오버랩 마진에 따라 상기 배치 배선을 수정하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  27. 제 25 항에 있어서,
    적어도 상기 제 2 단계 전에 상기 반도체 집적회로의 배치 배선을 행하는 단계를 추가로 포함하고,
    상기 제 2 단계에서는 상기 배치 배선에서 결정되는 각 배선과 각 접속 구멍 사이의 오버랩 마진이 상기 사용 조건에 적합하지 않은 경우에는 상기 배치 배선을 수정하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  28. 제 25 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 각 배선의 길이가 미리 정해져 있고,
    상기 제 1 단계에서는 배선의 길이를 상기 특정 파라미터에 포함시켜 배선의 길이가 소정값 보다도 짧은 구역의 대표값을 배선의 길이가 소정값 이상인 구역의 대표값 보다도 작게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  29. 제 28 항에 있어서,
    상기 각 배선의 개략 폭이 미리 정해져 있고,
    상기 제 1 단계에서는 배선의 개략 폭을 상기 특정 파라미터에 포함시켜 배선의 개략 폭이 소정값 이하인 구역의 대표값을 배선의 개략 폭이 소정값 보다도 큰 구역의 대표값 보다도 작게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  30. 제 25 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 각 배선의 개략 폭이 미리 정해져 있고,
    상기 제 1 단계에서는 배선의 개략 폭을 상기 특정 파라미터에 포함시켜 배선의 개략 폭이 소정값 이하인 구역의 대표값을 배선의 개략 폭이 소정값 보다도 큰 구역의 대표값 보다도 작게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  31. 제 25 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 제 1 단계에서는 상기 매립부재에 흐르는 전류밀도를 상기 특정 파라미터에 포함시켜 각 매립부재의 전류밀도가 큰 구역일수록 당해 구역의 대표값을 작게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  32. 제 25 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 제 1 단계에서는 상기 배선과 매립부재 사이에 흐르는 전류가 일방향으로 연속적으로 흐르는 구역, 전류가 일방향으로 펄스적으로 흐르는 구역, 전류가 쌍방향으로 흐르는 구역의 순서로 대표값을 크게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  33. 제 32 항에 있어서,
    상기 일방향으로 흐르는 전류의 파형이 펄스 전류인지 연속 전류인지가 추가로 정해져 있고,
    상기 제 1 단계에서는 상기 일방향으로 흐르는 전류의 파형을 상기 특정 파라미터에 포함시켜 상기 일방향으로 흐르는 전류가 펄스 직류인 구역의 대표값을 상기 일방향으로 흐르는 전류가 연속전류인 구역의 대표값 보다도 작게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  34. 제 25 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 매립부재로부터 배선으로 전류가 흐르는 구역의 대표값을 배선으로부터 매립부재에 전류가 흐르는 구역의 대표값 보다도 작게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  35. 제 28 항에 있어서,
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 매립부재로부터 배선으로 전류가 흐르는 구역의 대표값을 배선으로부터 매립부재에 전류가 흐르는 구역의 대표값 보다도 작게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  36. 제 30 항에 있어서,
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 매립부재로부터 배선으로 전류가 흐르는 구역의 대표값을 배선으로부터 매립부재에 전류가 흐르는 구역의 대표값 보다도 작게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  37. 제 31 항에 있어서,
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 매립부재로부터 배선으로 전류가 흐르는 구역의 대표값을 배선으로부터 매립부재에 전류가 흐르는 구역의 대표값 보다도 작게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  38. 제 32 항에 있어서,
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 매립부재로부터 배선으로 전류가 흐르는 구역의 대표값을 배선으로부터 매립부재에 전류가 흐르는 구역의 대표값 보다도 작게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  39. 반도체 기판 상에 형성된 소자와,
    상기 반도체 기판 상에 번갈아 형성된 복수의 층간 절연막 및 복수의 배선층과,
    상기 층간 절연막에 형성된 복수의 접속 구멍에 매립된 도전성 재료로 이루어진 매립부재를 포함하며,
    다른 배선층에 속하는 배선간 혹은 어느 하나의 배선층에 속하는 배선과 상기 소자가 상기 매립부재에 의해 접속되어 있고,
    상기 배선과 매립부재의 계면에서의 전류의 방향, 전류의 파형, 배선의 재질, 매립부재의 재질, 배선길이, 배선폭, 배선면적, 배선용적, 배선두께 및 오버랩 마진 중 적어도 하나를 포함하는 특정 파라미터에 따라 구획된 복수의 구역마다 공통의 접속 구멍의 총 개구 면적 및 배선의 평면 형상이 설정되어 있는 것을 특징으로 하는 반도체 집적회로.
  40. 제 39 항에 있어서,
    상기 특정 파라미터는 상기 배선의 용적을 포함하고, 배선의 용적이 소정값보다도 작은 구역의 상기 접속 구멍의 총 개구 면적은 배선의 용적이 소정값 이상인 구역의 접속 구멍의 총 개구 면적보다도 작은 것을 특징으로 하는 반도체 집적회로.
  41. 제 39 항에 있어서,
    상기 특정 파라미터는 상기 매립부재에 흐르는 전류의 방향을 포함하고, 상기 매립부재로부터 상기 배선으로 전류가 흐르는 구역의 상기 접속 구멍의 총 개구 면적은 배선으로부터 매립부재로 전류가 흐르는 구역의 접속 구멍의 총 개구 면적보다도 작은 것을 특징으로 하는 반도체 집적회로.
  42. 제 39 항에 있어서,
    상기 특정 파라미터는 상기 매립부재에 흐르는 전류의 파형을 포함하고, 상기 매립부재에 흐르는 전류의 방향이 쌍방향인 구역의 상기 접속 구멍의 총 개구 면적은 전류의 방향이 일방향인 구역의 접속 구멍의 총 개구 면적보다도 작은 것을 특징으로 하는 반도체 집적회로.
  43. 제 39 항에 있어서,
    상기 반도체 기판에는 상기 소자로서 pMISFET와 nMISFET가 탑재되어 있고,
    상기 접속 구멍의 총 개구 면적은 상기 매립부재가 상기 pMISFET에 접속되는지 상기 nMISFET에 접속되는지에 따라 다른 구역에 속하도록 결정되는 것을 특징으로 하는 반도체 집적회로.
  44. 반도체 기판 상에 형성된 소자와,
    상기 반도체 기판 상에 번갈아 형성된 복수의 층간 절연막 및 같은 수의 배선층과,
    상기 층간 절연막에 형성된 복수의 접속 구멍에 매립된 도전성 재료로 이루어진 매립부재를 포함하고,
    다른 배선층에 속하는 배선간 혹은 어느 하나의 배선층에 속하는 배선과 상기 소자가 상기 매립부재에 의해 접속되어 있고,
    상기 배선과 매립부재의 계면에서의 전류밀도, 전류의 방향, 전류의 파형, 배선의 재질, 매립부재의 재질, 배선길이, 배선폭, 배선면적, 배선두께 및 배선용적 중 적어도 하나를 포함하는 특정 파라미터에 따라 구획된 복수의 구역마다 공통의 상기 배선-접속 구멍 사이의 오버랩 마진이 설정되어 있는 것을 특징으로 하는 반도체 집적회로.
  45. 제 44 항에 있어서,
    상기 특정 파라미터는 상기 전류밀도를 포함하고, 상기 배선-접속 구멍 사이의 오버랩 마진은 전류밀도가 큰 구역일수록 큰 값으로 설정되어 있는 것을 특징으로 하는 반도체 집적회로.
  46. 제 44 항에 있어서,
    상기 특정 파라미터는 상기 배선용적을 포함하고, 상기 배선-접속 구멍 사이의 오버랩 마진은 배선용적이 작은 구역일수록 작은 값으로 설정되어 있는 것을 특징으로 하는 반도체 집적회로.
  47. 제 44 항에 있어서,
    상기 특정 파라미터는 상기 전류의 방향을 포함하고, 매립부재로부터 배선으로 전류가 흐르는 구역의 오버랩 마진은 배선으로부터 매립부재로 전류가 흐르는 구역의 오버랩 마진보다도 작은 값으로 설정되어 있는 것을 특징으로 하는 반도체 집적회로.
  48. 제 44 항에 있어서,
    상기 특정 파라미터는 전류의 파형을 포함하고, 상기 배선과 매립부재 사이에 전류가 일방향으로 연속적으로 흐르는 구역, 전류가 일방향으로 펄스적으로 흐르는 구역, 전류가 쌍방향으로 흐르는 구역의 순서로 오버랩 마진이 작은 값으로 설정되어 있는 것을 특징으로 하는 반도체 집적회로.
  49. 반도체 기판 상에 형성되는 소자와, 상기 반도체 기판 상에 번갈아 형성되는 복수의 층간 절연막 및 복수의 배선층과, 상기 층간 절연막에 형성되는 복수의 접속 구멍에 매립되는 도전성 재료로 이루어진 매립부재를 포함하고, 다른 배선층에 속하는 배선간 혹은 어느 하나의 배선층에 속하는 배선과 상기 소자가 상기 매립부 재에 의해 접속되어 있는 반도체 집적회로의 설계순서를 기록한 컴퓨터 판독 가능한 기록매체에 있어서,
    상기 배선과 매립부재의 계면에서의 내일렉트로 마이그레이션에 영향을 미치는 특정 파라미터로서, 전류의 방향, 전류의 파형, 배선의 재질, 매립부재의 재질, 배선길이, 배선폭, 배선면적, 배선용적, 배선두께 및 오버랩 마진 중 적어도 하나를 포함하는 전류량 이외의 파라미터를 빼내어 상기 특정 파라미터에 관한 사용 조건에 따라 상기 접속 구멍의 허용 전류량을 복수의 구역으로 구획하여 각 구역 내에서 공통의 대표값을 설정하는 제 1 순서와,
    상기 복수의 구역 중 상기 특정 파라미터의 값에 따른 하나의 구역의 대표값을 상기 각 접속 구멍의 허용 전류량으로서 결정하는 제 2 순서를 실행시키기 위한 프로그램을 기억하는 것을 특징으로 하는 컴퓨터 판독 가능한 기록매체.
  50. 제 49 항에 있어서,
    상기 제 2 순서 전에,
    상기 반도체 집적회로의 개략적인 배치 배선을 행하고, 그 결과에 기초하여 상기 각 접속 구멍의 총 개구 면적 및 배선의 형상을 상기 허용 전류량에 따라 결정하는 순서와,
    상기 결정된 허용 전류량에 따라 상기 각 접속 구멍의 총 개구 면적을 결정하고, 상기 각 접속 구멍의 총 개구 면적에 따라 상기 배선의 형상을 수정하는 순서를 추가로 실행시키기 위한 프로그램을 기억하는 것을 특징으로 하는 컴퓨터 판독가능한 기록매체.
  51. 제 49 항에 있어서,
    상기 제 2 순서 후, 배치 배선의 결과 정해지는 각 접속 구멍의 층 개구 면적이 상기 사용조건에 적합한 지의 여부를 체크하는 순서를 추가로 실행시키기 위한 프로그램을 기록하는 것을 특징으로 하는 컴퓨터 판독 가능한 기록매체.
  52. 반도체 기판 상에 형성되는 소자와,
    상기 반도체 기판 상에 번갈아 형성되는 복수의 층간 절연막 및 복수의 배선층과, 상기 층간 절연막에 형성되는 복수의 접속 구멍에 매립되는 도전성 재료로 이루어진 매립부재를 포함하고, 다른 배선층에 속하는 배선간 혹은 어느 하나의 배선층에 속하는 배선과 상기 소자가 상기 매립부재에 의해 접속되어 있는 반도체 집적회로의 설계순서를 기록한 컴퓨터 판독 가능한 기록매체에 있어서,
    상기 배선과 매립부재의 계면에서의 내일렉트로 마이그레이션에 영향을 미치는 특정 파라미터로서, 전류량, 전류의 방향, 전류의 파형, 배선의 재질, 매립부재의 재질, 배선길이, 배선폭, 배선면적, 배선두께 및 배선용적 중 적어도 하나를 포함하는 오버랩 마진 이외의 파라미터를 빼내어 상기 파라미터에 관한 조건에 따라 배선과 상기 접속 구멍 사이에 허용되는 오버랩 마진을 복수의 구역으로 구획하여 각 구역 내에서 공통의 대표값을 설정하는 제 1 순서와,
    상기 구획된 복수의 구역 중 상기 특정 파라미터의 값에 따라 정해지는 하나의 구역의 대표값을 상기 접속 구멍의 오버랩 마진으로서 결정하는 제 2 순서를 실행하는 프로그램을 기억하는 것을 특징으로 하는 컴퓨터 판독 가능한 기록매체.
  53. 제 52 항에 있어서,
    상기 제 2 순서에서의 오버랩 마진의 결정은 상기 반도체 집적회로의 개략적인 배치 배선을 행한 후, 개략적인 배치 배선의 결과에 따라 행해지는 동시에,
    상기 오버랩 마진을 결정한 후, 상기 오버랩 마진에 따라 상기 배선의 형상을 수정하는 순서를 추가로 실행시키는 프로그램을 기록하는 것을 특징으로 하는 컴퓨터 판독 가능한 기록매체.
  54. 제 52 항에 있어서,
    상기 오버랩 마진을 결정한 후, 배치 배선의 결과 정해지는 각 배선과 각 접속 구멍 사이의 오버랩 마진이 상기 사용 조건에 적합한지의 여부를 체크하는 순서를 추가로 실행시키는 프로그램을 기록하는 것을 특징으로 하는 컴퓨터 판독 가능한 기록매체.
  55. 제 10 항에 있어서,
    상기 일방향으로 흐르는 전류의 파형이 펄스 전류인지 연속 전류인지가 정해져 있고,
    상기 제 1 단계에서는 상기 일방향으로 흐르는 전류의 파형을 상기 특정 파라미터에 포함시켜 상기 일방향으로 흐르는 전류가 펄스전류인 구역의 허용 전류를 상기 일방향으로 흐르는 전류가 연속전류인 구역의 허용전류 보다도 크게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  56. 제 11 항에 있어서,
    상기 일방향으로 흐르는 전류의 파형이 펄스 전류인지 연속 전류인지가 정해져 있고,
    상기 제 1 단계에서는 상기 일방향으로 흐르는 전류의 파형을 상기 특정 파라미터에 포함시켜 상기 일방향으로 흐르는 전류가 펄스전류인 구역의 허용 전류를 상기 일방향으로 흐르는 전류가 연속전류인 구역의 허용전류 보다도 크게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  57. 제 12 항에 있어서,
    상기 일방향으로 흐르는 전류의 파형이 펄스 전류인지 연속 전류인지가 정해져 있고,
    상기 제 1 단계에서는 상기 일방향으로 흐르는 전류의 파형을 상기 특정 파라미터에 포함시켜 상기 일방향으로 흐르는 전류가 펄스전류인 구역의 허용 전류를 상기 일방향으로 흐르는 전류가 연속전류인 구역의 허용전류 보다도 크게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  58. 제 9 항에 있어서,
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜상기 매립부재로부터 상기 배선에 전류가 흐르는 구역의 허용전류를 상기 배선으로부터 매립부재로 전류가 흐르는 구역의 허용전류 보다도 크게 설정하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  59. 제 10 항에 있어서,
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 상기 매립부재로부터 상기 배선에 전류가 흐르는 구역의 허용전류를 상기 배선으로부터 매립부재로 전류가 흐르는 구역의 허용전류 보다도 크게 설정하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  60. 제 11 항에 있어서,
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 상기 매립부재로부터 상기 배선에 전류가 흐르는 구역의 허용전류를 상기 배선으로부터 매립부재로 전류가 흐르는 구역의 허용전류 보다도 크게 설정하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  61. 제 12 항에 있어서,
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 상기 매립부재로부터 상기 배선에 전류가 흐르는 구역의 허용전류를 상기 배선으로부터 매립부재로 전류가 흐르는 구역의 허용전류 보다도 크게 설정하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  62. 제 13 항에 있어서,
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 상기 매립부재로부터 상기 배선에 전류가 흐르는 구역의 허용전류를 상기 배선으로부터 매립부재로 전류가 흐르는 구역의 허용전류 보다도 크게 설정하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  63. 제 55 항에 있어서,
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 상기 매립부재로부터 상기 배선에 전류가 흐르는 구역의 허용전류를 상기 배선으로부터 매립부재로 전류가 흐르는 구역의 허용전류 보다도 크게 설정하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  64. 제 56 항에 있어서,
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 상기 매립부재로부터 상기 배선에 전류가 흐르는 구역의 허용전류를 상기 배선으로부터 매립부재로 전류가 흐르는 구역의 허용전류 보다도 크게 설정하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  65. 제 57 항에 있어서,
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 상기 매립부재로부터 상기 배선에 전류가 흐르는 구역의 허용전류를 상기 배선으로부터 매립부재로 전류가 흐르는 구역의 허용전류 보다도 크게 설정하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  66. 제 58 항에 있어서,
    상기 반도체 기판에는 상기 소자로서 pMISFET와 nMISFET가 탑재되는 것이 미리 정해져 있고,
    상기 전류의 방향은 상기 소자가 pMISFET인지 nMISFET인지에 따라 판단하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  67. 제 59 항에 있어서,
    상기 반도체 기판에는 상기 소자로서 pMISFET와 nMISFET가 탑재되는 것이 미리 정해져 있고,
    상기 전류의 방향은 상기 소자가 pMISFET인지 nMISFET인지에 따라 판단하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  68. 제 60 항에 있어서,
    상기 반도체 기판에는 상기 소자로서 pMISFET와 nMISFET가 탑재되는 것이 미리 정해져 있고,
    상기 전류의 방향은 상기 소자가 pMISFET인지 nMISFET인지에 따라 판단하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  69. 제 61 항에 있어서,
    상기 반도체 기판에는 상기 소자로서 pMISFET와 nMISFET가 탑재되는 것이 미리 정해져 있고,
    상기 전류의 방향은 상기 소자가 pMISFET인지 nMISFET인지에 따라 판단하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  70. 제 62 항에 있어서,
    상기 반도체 기판에는 상기 소자로서 pMISFET와 nMISFET가 탑재되는 것이 미리 정해져 있고,
    상기 전류의 방향은 상기 소자가 pMISFET인지 nMISFET인지에 따라 판단하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  71. 제 17 항에 있어서,
    상기 반도체 기판에는 상기 소자로서 pMISFET와 nMISFET가 탑재되는 것이 미리 정해져 있고,
    상기 전류의 방향은 상기 소자가 pMISFET인지 nMISFET인지에 따라 판단하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  72. 제 18 항에 있어서,
    상기 반도체 기판에는 상기 소자로서 pMISFET와 nMISFET가 탑재되는 것이 미리 정해져 있고,
    상기 전류의 방향은 상기 소자가 pMISFET인지 nMISFET인지에 따라 판단하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  73. 제 19 항에 있어서,
    상기 반도체 기판에는 상기 소자로서 pMISFET와 nMISFET가 탑재되는 것이 미리 정해져 있고,
    상기 전류의 방향은 상기 소자가 pMISFET인지 nMISFET인지에 따라 판단하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  74. 제 20 항에 있어서,
    상기 반도체 기판에는 상기 소자로서 pMISFET와 nMISFET가 탑재되는 것이 미리 정해져 있고,
    상기 전류의 방향은 상기 소자가 pMISFET인지 nMISFET인지에 따라 판단하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  75. 제 21 항에 있어서,
    상기 반도체 기판에는 상기 소자로서 pMISFET와 nMISFET가 탑재되는 것이 미리 정해져 있고,
    상기 전류의 방향은 상기 소자가 pMISFET인지 nMISFET인지에 따라 판단하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  76. 제 63 항에 있어서,
    상기 반도체 기판에는 상기 소자로서 pMISFET와 nMISFET가 탑재되는 것이 미리 정해져 있고,
    상기 전류의 방향은 상기 소자가 pMISFET인지 nMISFET인지에 따라 판단하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  77. 제 64 항에 있어서,
    상기 반도체 기판에는 상기 소자로서 pMISFET와 nMISFET가 탑재되는 것이 미리 정해져 있고,
    상기 전류의 방향은 상기 소자가 pMISFET인지 nMISFET인지에 따라 판단하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  78. 제 65 항에 있어서,
    상기 반도체 기판에는 상기 소자로서 pMISFET와 nMISFET가 탑재되는 것이 미리 정해져 있고,
    상기 전류의 방향은 상기 소자가 pMISFET인지 nMISFET인지에 따라 판단하는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  79. 제 29 항에 있어서,
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 매립부재로부터 배선으로 전류가 흐르는 구역의 대표값을 배선으로부터 매립부재에 전류가 흐르는 구역의 대표값 보다도 작게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
  80. 제 33 항에 있어서,
    상기 매립부재와 배선 사이에 흐르는 전류의 방향이 미리 정해져 있고,
    상기 제 1 단계에서는 상기 전류의 방향을 상기 특정 파라미터에 포함시켜 매립부재로부터 배선으로 전류가 흐르는 구역의 대표값을 배선으로부터 매립부재에 전류가 흐르는 구역의 대표값 보다도 작게 하여 두는 것을 특징으로 하는 반도체 집적회로의 설계방법.
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6505328B1 (en) * 1999-04-27 2003-01-07 Magma Design Automation, Inc. Method for storing multiple levels of design data in a common database
JP3160586B2 (ja) * 1999-04-27 2001-04-25 松下電子工業株式会社 Ｃｍｏｓインバータ及びそれを用いたスタンダードセル
US7299459B1 (en) 2000-01-19 2007-11-20 Sabio Labs, Inc. Parser for signomial and geometric programs
JP2001351919A (ja) * 2000-06-05 2001-12-21 Nec Corp 配線故障解析方法
TW477019B (en) * 2000-09-15 2002-02-21 Promos Technologies Inc Via chain structure and process with testing potential
US7065727B2 (en) * 2001-04-25 2006-06-20 Barcelona Design, Inc. Optimal simultaneous design and floorplanning of integrated circuit
US6862600B2 (en) * 2001-05-22 2005-03-01 Silicon Metrics Corporation Rapid parameter passing between multiple program portions for efficient procedural interaction with minimum calls and/or call backs
AU2002357306A1 (en) * 2001-12-18 2003-06-30 Silicon Perspective Corporation Method of designing power vias in an ic layout
US6954921B2 (en) * 2002-03-05 2005-10-11 Barcelona Design, Inc. Method and apparatus for automatic analog/mixed signal system design using geometric programming
US20030191611A1 (en) * 2002-04-05 2003-10-09 Hershenson Maria Del Mar Behavioral circuit modeling for geometric programming
US6909330B2 (en) 2002-04-07 2005-06-21 Barcelona Design, Inc. Automatic phase lock loop design using geometric programming
US6802050B2 (en) * 2002-04-07 2004-10-05 Barcelona Design, Inc. Efficient layout strategy for automated design layout tools
US6789246B1 (en) * 2002-04-07 2004-09-07 Barcelona Design, Inc. Method and apparatus for automatic layout of circuit structures
WO2003088102A2 (en) * 2002-04-10 2003-10-23 Barcelona Design, Inc. Method and apparatus for efficient semiconductor process evaluation
JP3779243B2 (ja) * 2002-07-31 2006-05-24 富士通株式会社 半導体装置及びその製造方法
US6857113B2 (en) * 2002-09-11 2005-02-15 Agilent Technologies, Inc. Process and system for identifying wires at risk of electromigration
US6725433B1 (en) * 2002-09-24 2004-04-20 Advanced Micro Devices, Inc. Method for assessing the reliability of interconnects
JP4837870B2 (ja) * 2002-11-05 2011-12-14 株式会社リコー 半導体集積回路のレイアウト設計方法
US7287324B2 (en) * 2002-11-19 2007-10-30 Cadence Design Systems, Inc. Method, system, and article of manufacture for implementing metal-fill on an integrated circuit
US7231624B2 (en) * 2002-11-19 2007-06-12 Cadence Design Systems, Inc. Method, system, and article of manufacture for implementing metal-fill with power or ground connection
US7328419B2 (en) * 2002-11-19 2008-02-05 Cadence Design Systems, Inc. Place and route tool that incorporates a metal-fill mechanism
US7448012B1 (en) 2004-04-21 2008-11-04 Qi-De Qian Methods and system for improving integrated circuit layout
WO2006129319A2 (en) * 2005-06-02 2006-12-07 Daro Semiconductors Ltd. Apparatus, method and computer-readable code for automated design of physical structures of integrated circuits
US7414275B2 (en) * 2005-06-24 2008-08-19 International Business Machines Corporation Multi-level interconnections for an integrated circuit chip
US20070136640A1 (en) * 2005-12-14 2007-06-14 Jarrar Anis M Defect detection and repair in an embedded random access memory
JP2008134845A (ja) * 2006-11-28 2008-06-12 Toshiba Corp 半導体集積回路のレイアウトデータ作成装置及びレイアウトデータ作成方法、半導体装置の製造方法
US8086980B2 (en) * 2008-02-15 2011-12-27 International Business Machines Corporation Efficient power region checking of multi-supply voltage microprocessors
US8028259B2 (en) * 2008-02-15 2011-09-27 International Business Machines Corporation Automated method and apparatus for very early validation of chip power distribution networks in semiconductor chip designs
US8138603B2 (en) * 2008-05-06 2012-03-20 International Business Machines Corporation Redundancy design with electro-migration immunity
US8677303B2 (en) * 2009-10-07 2014-03-18 Texas Instruments Incorporated Electromigration compensation system
US8232809B2 (en) * 2009-11-18 2012-07-31 International Business Machines Corporation Determining critical current density for interconnect
US20110185326A1 (en) * 2010-01-22 2011-07-28 Ricoh Company, Ltd. Net list generation method and circuit simulation method
US8495532B2 (en) * 2011-03-31 2013-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Systems and methods for creating frequency-dependent RC extraction netlist
US9786663B2 (en) * 2013-08-23 2017-10-10 Qualcomm Incorporated Layout construction for addressing electromigration
US9972624B2 (en) 2013-08-23 2018-05-15 Qualcomm Incorporated Layout construction for addressing electromigration
US10340348B2 (en) 2015-11-30 2019-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing finFETs with self-align contacts
US10605859B2 (en) * 2016-09-14 2020-03-31 Qualcomm Incorporated Visible alignment markers/landmarks for CAD-to-silicon backside image alignment
US10431541B2 (en) * 2017-03-20 2019-10-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device, layout pattern and method for manufacturing an integrated circuit
US11211330B2 (en) 2017-05-01 2021-12-28 Advanced Micro Devices, Inc. Standard cell layout architectures and drawing styles for 5nm and beyond
US11347925B2 (en) * 2017-05-01 2022-05-31 Advanced Micro Devices, Inc. Power grid architecture and optimization with EUV lithography
CN108975267B (zh) * 2018-07-20 2020-12-04 上海华虹宏力半导体制造有限公司 3d管道形成方法
KR20210050143A (ko) 2019-10-28 2021-05-07 삼성전자주식회사 반도체 소자 및 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03289155A (ja) 1990-04-05 1991-12-19 Nec Corp Ｌｓｉ電源配線マスクパタン生成装置
JPH04107953A (ja) 1990-08-28 1992-04-09 Fujitsu Ltd 半導体装置の配線方法
US5410490A (en) * 1991-09-03 1995-04-25 Hewlett-Packard Company Electromigration verification method and apparatus
JPH07501906A (ja) * 1992-06-02 1995-02-23 アジレント・テクノロジーズ・インク マルチレベル相互接続技術のためのコンピュータ支援設計方法及び装置
US5727310A (en) * 1993-01-08 1998-03-17 Sheldahl, Inc. Method of manufacturing a multilayer electronic circuit
JP2647045B2 (ja) * 1995-02-28 1997-08-27 日本電気株式会社 半導体記憶装置及びその製造方法

Also Published As

Publication number Publication date
KR19980024593A (ko) 1998-07-06
US6349401B2 (en) 2002-02-19
US6311315B1 (en) 2001-10-30
US20010015464A1 (en) 2001-08-23

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