JP3093692B2 - 半導体集積回路，その設計方法及び記録媒体 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の配線層を有
する半導体集積回路及びその設計方法に関するものであ
り、特に配線の占有面積を低減して半導体集積回路の高
密度化を図るための対策に関する。

【０００２】

【従来の技術】半導体集積回路の高密度化に伴い、今後
配線の占有面積の低減及び配線の高電流密度化は避ける
ことができない見通しとなっている。このため、エレク
トロマイグレーション（ＥＭ）耐性の高い配線材料，新
たな半導体装置の構造、ＥＭ耐性を考慮したレイアウト
設計手法等について多数の提案が成されている。

【０００３】配線材料については、現在の半導体集積回
路に用いられている配線材料自体は銅やチタン等が添加
されたアルミニウム合金であるが、このような上下層の
配線間を結線するコンタクトホールやＶｉａホール部で
はＥＭ耐性の高いタングステン（Ｗ）等を減圧ＣＶＤ法
を用いてコンタクトホールに埋め込んだプラグ構造が採
用されている。

【０００４】また、レイアウト設計手法に関しても、特
開平３−２８９１５５号公報や特開平４−１０７９５３
号公報等に開示されるように、“それぞれの配線に流れ
る電流波形や電流値を演算処理により抽出し、レイアウ
トに反映させる”手法が提案されている。

【０００５】ところで、ＥＭに関しては、以前より、電
流密度依存性，配線幅依存性及び電流波形依存性(K.Hir
aoka et al., "The Enhancement of Electromigration
Lifetime under High Frequency Pulsed Conditions ",
IEICE Trans. Fundamentals, Vol.E77-A, No.1, p.19
5, (1994)他) が存在することが知られている。更に、
近年、Ｗプラグ構造を採用した際のＷプラグ上のアルミ
ニウム合金のＥＭによるボイドが発生する不良モードが
注目されており(R.G.Filippi et al., "The Effect of
Copper Concentration on the Electromigration Lifet
ime of Layered Aluminum-Copper(Ti-AlCu-Ti) Metallu
rgy with Tungsten Diffusion Barriers",Proc. of IEE
E VMIC, p.359, (1992)他) 、Ｗプラグ上のアルミニウ
ム合金のＥＭには配線長依存性等も存在することが明ら
かになってきている(T.Aoki et al., "Permitted Elect
romigration of Tungsten-plug Vias in Chain for Tes
t Structure with Short Inter-plug Distance", Proc.
of IEEE VMIC, p.266, (1994)他) や、アルミニウム配
線とＷプラグとのオーバーラップマージン（リザーバー
長）依存性（H.Kawasaki and C.K.Hu,"An Electromigra
tion Failure Model of Tungsten Plug Contacts/Vias
for Realistic Lifetime Prediction".VLSI Symp.p.192
(1996)) が存在することが知られている。

【０００６】下記表１は、ＥＭに影響を与える上記各種
パラメータ及びその影響の傾向を一覧にしたものであ
る。

【０００７】

【表１】

【０００８】

【発明が解決しようとする課題】上記従来技術を総合す
ると、概念的には、上記表１に示す各種パラメータに対
するＥＭの依存性を上記特開平３−２８９１５５号公報
や特開平４−１０７９５３号公報に開示される手法に盛
り込むことが考えられる。しかし、ひとつのパラメータ
に対する依存性を盛り込むだけでも、数１００万本とい
う膨大な数の配線を検証しなければならない。更に、上
述した多数のパラメータに対応したテーブルを設け、配
線を検証することは余りにも膨大な作業となり非現実的
である。従って、これらの手法は実用化されるに至って
おらず、実際には、最悪の場合を考慮したデザインルー
ルが全ての配線に適用されている。例えば、特開平４−
１０７９５３号公報に開示されるような電流値を利用す
る場合、現実には、最悪の条件下にある箇所における最
大許容電流密度を見積もって、例えば幅が１μｍの配線
の最大許容電流を１ｍＡと決定すると、２ｍＡの電流が
流れる箇所には幅が２μｍの配線を形成するように決定
される。そして、最悪の条件下にある箇所で必要な最大
許容電流密度がどの部位にも適用されるので、必要以上
に大きな安全係数が盛り込まれていることになる。その
結果、個々の半導体素子の微細化は進んでも、配線寸法
の縮小が困難なことが半導体集積回路の高密度化の妨げ
になっている。

【０００９】本発明の第１の目的は、同じ電流量でも個
々の配線の使用条件によって配線のＥＭに与える影響が
異なる点に着目し、配線の使用条件のうちＥＭに重大な
影響を与えるパラメータを限定して、これらのパラメー
タとの関連において配線の形状を定めることにより、Ｅ
Ｍに悪影響を与えない範囲で可及的に配線寸法の縮小を
図り、もって、半導体素子の微細化に対応した高密度の
半導体集積回路及びその設計方法を提供することにあ
る。

【００１０】また、上記配線に必要とされるオーバーラ
ップマージンも配線の寸法の縮小の妨げとなっており、
半導体集積回路の高密度化を阻害する要因となってい
る。

【００１１】本発明の第２の目的は、プラグに流れる電
流が極めて小さい場合には、プラグと配線との位置が多
少食い違ってもＥＭに影響を与えない点に着目し、プラ
グに流れる電流によってはオーバーラップマージンを小
さくすることにより、半導体素子の微細化に対応した高
密度の半導体集積回路及びその設計方法を提供すること
にある。

【００１２】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明では、請求項１〜１２に記載される第
１の半導体装置の設計方法に関する手段と、請求項２２
〜２６に記載される第１の半導体集積回路に関する手段
と、請求項３２〜３４に記載される第１の記録媒体に関
する手段とを講じている。

【００１３】また、上記第２の目的を達成するために、
本発明では、請求項１４〜２１に記載される第２の半導
体集積回路に関する手段と、請求項２７〜３１に記載さ
れる第２の半導体集積回路に関する手段と、請求項３５
〜３７に記載される第２の記録媒体に関する手段とを講
じている。

【００１４】本発明の第１の半導体集積回路の設計方法
は、請求項１に記載されるように、半導体基板上に形成
される素子と、上記半導体基板上に交互に形成される複
数の層間絶縁膜及び複数の配線層と、上記層間絶縁膜に
形成される複数の接続孔に埋め込まれる導電性材料から
なる埋め込み部材とを備え、異なる配線層に属する配線
間あるいはいずれかの配線層に属する配線と上記素子と
が上記埋め込み部材により接続される半導体集積回路の
設計方法であって、上記配線と埋め込み部材との界面に
おける耐エレクトロマイグレーションに影響を与える特
定パラメータとして、電流の方向，電流の波形，配線の
材質，埋め込み部材の材質，配線長，配線幅，配線面
積，配線容積，配線厚及びオーバーラップマージンのう
ち少なくとも１つを含むパラメータを抜き出して、この
特定パラメータに関する条件に応じて上記接続孔の許容
電流量を複数のゾーンに区画し各ゾーン内で共通の代表
値を設定する第１のステップと、上記複数のゾーンのう
ち上記特定パラメータの値に応じた１つのゾーンの代表
値を上記各接続孔の許容電流量として決定するととも
に、上記各接続孔の総開口面積及び各配線の平面形状を
上記許容電流量に従って決定する第２のステップとを備
えている。

【００１５】この設計方法により、各種パラメータに対
するエレクトロマイグレーションの依存性が考慮された
許容電流量が求められ、この許容電流量に応じて複数の
接続孔の総開口面積がいくつかのゾーンに区画される。
したがって、複雑なテーブルを容易したり、膨大な演算
処理を行うことなく極めて簡便に、耐エレクトロマイグ
レーションに悪影響を与えない範囲で配線の占有面積を
縮小することが可能になる。すなわち、半導体集積回路
の高密度化が可能になる。

【００１６】請求項２に記載されているように、請求項
１において、上記第２のステップでは、上記許容電流量
を決定する前に上記半導体集積回路の概略的な配置配線
を行い、その結果に基づき決定された許容電流量に応じ
て上記各接続孔の総開口面積を決定し、この各接続孔の
総開口面積に応じて上記配線の形状を修正することが好
ましい。

【００１７】この方法により、概略の配置配線によって
得られるレイアウトから特定パラメータの具体的な値が
正確に定まるので、接続孔の総開口面積及び配線の形状
が正確にかつより微細化されたレイアウトが設計される
ことになる。

【００１８】請求項３に記載されているように、請求項
１において、上記第２のステップの前に、上記半導体集
積回路の配置配線を行うステップをさらに備え、上記第
２のステップでは、上記配置配線で定まる各接続孔の総
開口面積が上記使用条件に適合しない場合には、上記配
置配線を修正することができる。

【００１９】この方法により、予め小さな余裕度を設定
しておいて配置配線を行った結果、その配置配線で定ま
る各接続孔の総開口面積が使用条件に合わない部分をチ
ェックして修正することができるので、配線構造の微細
化された半導体集積回路を設計することができる。

【００２０】請求項４に記載されるように、請求項１，
２又は３において、上記各配線の概略容積があらかじめ
定められている場合には、上記第１のステップでは、配
線の概略容積を上記特定パラメータに含ませて、配線の
概略容積が所定容積よりも小さいゾーンの代表値を配線
の概略容積が所定容積以上のゾーンの代表値よりも大き
くしておくことができる。

【００２１】請求項５に記載されるように、請求項１，
２又は３において、上記各配線の長さがあらかじめ定め
られている場合には、上記第１のステップでは、配線の
長さを上記特定パラメータに含ませて、配線の長さが所
定値よりも短いゾーンの代表値を配線の長さが所定値以
上のゾーンの上記代表値よりも大きくしておくことがで
きる。

【００２２】請求項４又は５の設計方法により、配線の
容積が大きいときには埋め込み部材と配線との界面から
移動した金属原子が容易に拡散できるのでエレクトロマ
イグレーションが激しくなる一方、配線の長さが小さい
ときには金属原子の移動に対する抵抗が大きくなるので
エレクトロマイグレーションが生じにくいことを考慮し
て、概略容積が小さいかあるいは短い配線に接続される
接続孔の総開口面積が低減されることになる。そして、
接続孔の総開口面積の低減に応じて配線の寸法を縮小す
ることが可能となる。一般的には、半導体素子が微細化
されると配線長なども短くなるので、半導体素子の微細
化に対応した半導体集積回路の高密度化が可能になる。

【００２３】請求項６に記載されるように、請求項１，
２又は３において、上記各配線の概略幅があらかじめ定
められている場合には、上記第１のステップでは、配線
の概略幅を上記特定パラメータに含ませて、配線の概略
幅が所定値以下のゾーンの代表値を配線の概略幅が所定
値よりも大きいゾーンの代表値よりも大きくしておくこ
とができる。

【００２４】配線の概略幅が小さくなると配線を構成す
る金属の粒界が配線の幅方向のみに存在するいわゆるバ
ンブー構造あるいはバンブー構造に近い構造になるの
で、金属原子の移動を助長する配線の長さ方向に粒界が
存在しないか存在してもわずかであることから、エレク
トロマイグレーションが生じにくい。従って、この設計
方法により、このような構造の配線に接続される接続孔
の総開口面積が低減される。そして、それに応じて配線
の占有面積を縮小することが可能になる。一般的には、
半導体素子が微細化されると配線幅の小さくなるので、
半導体素子の微細化に対応して半導体集積回路の高密度
化が可能になる。

【００２５】請求項７に記載されるように、請求項１，
２又は３において、上記各配線の長さ及び概略幅があら
かじめ定められている場合には、上記第１のステップで
は、配線の長さ及び概略幅を上記特定パラメータに含ま
せて、配線の長さ及び概略幅のうち少なくともいずれか
一方が所定値よりも小さいゾーンの代表値をそうでない
ゾーンの代表値よりも大きくしておくことができる。

【００２６】この設計方法により、請求項４及び５の作
用が併せて得られる。

【００２７】請求項８に記載されるように、請求項１〜
７のうちいずれか１つにおいて、上記埋め込み部材に流
れる電流の波形が一方向に流れる電流か双方向に流れる
電流かがあらかじめ定められている場合には、上記第１
のステップでは、上記電流の波形を上記特定パラメータ
に含ませて、上記電流が双方向に流れるゾーンの代表値
を電流が一方向に流れるゾーンの代表値よりも大きくし
ておくことができる。

【００２８】この方法により、双方向に流れる電流では
電子の移動する方向が交互に変わることで、埋め込み部
材と配線との界面付近の金属原子がほとんど移動しない
ことを考慮して、双方向に流れる電流が流れる接続孔の
総開口面積が低減される。したがって、配線の占有面積
を縮小することが可能になる。

【００２９】請求項９に記載されるように、請求項８に
おいて、上記一方向に流れる電流の波形がパルス電流か
連続電流かがさらに定められている場合には、上記第１
のステップでは、上記一方向に流れる電流の波形を上記
特定パラメータに含ませて、上記一方向に流れる電流が
パルス電流であるゾーンの許容電流を上記一方向に流れ
る電流が連続電流であるゾーンの許容電流よりも大きく
しておくことができる。

【００３０】この方法により、同じ電流値でも、一方向
にパルス的に流れる電流の場合には連続電流に比べ移動
する電子の数が少ないことから、金属原子の移動も生じ
にくくなることを考慮して、接続孔の総開口面積が低減
される。したがって、配線の占有面積を縮小することが
可能になる。

【００３１】請求項１０に記載されるように、請求項１
〜９のうちいずれか１つにおいて、上記埋め込み部材と
配線との間に流れる電流の方向があらかじめ定められて
いる場合には、上記第１のステップでは、上記電流の方
向を上記特定パラメータに含ませて、上記埋め込み部材
から上記配線に電流が流れるゾーンの許容電流を上記配
線から埋め込み部材に電流が流れるゾーンの許容電流よ
りも大きく設定しておくことができる。

【００３２】この設計方法により、埋め込み部材から配
線の方向に電流が流れる場合には電子が配線から埋め込
み部材に移動するので、界面付近の金属原子はほとんど
移動しないことを考慮して、このような箇所では接続孔
の総開口面積を小さくすることができる。したがって、
配線の占有面積を縮小することが可能となる。

【００３３】請求項１１に記載されるように、請求項１
０において、上記半導体基板には、上記素子としてｐＭ
ＩＳＦＥＴとｎＭＩＳＦＥＴとが搭載されることがあら
かじめ定められている場合には、上記電流の方向は、上
記素子がｐＭＩＳＦＥＴかｎＭＩＳＦＥＴかによって判
断することができる。

【００３４】請求項１２に記載されるように、請求項
１，２又は３において、上記接続孔の基本的な寸法が統
一されている場合には、上記接続孔の総開口面積を区画
するステップでは、上記接続孔の本数を決定することが
できる。

【００３５】この設計方法により、接続孔の設計処理が
簡素化される。

【００３６】本発明の第２の半導体集積回路の設計方法
は、請求項１３に記載されるように、半導体基板上に形
成される素子と、上記半導体基板上に交互に形成される
複数の層間絶縁膜及び複数の配線層と、上記層間絶縁膜
に形成される複数の接続孔に埋め込まれる導電性材料か
らなる埋め込み部材とを備え、異なる配線層に属する配
線間あるいはいずれかの配線層に属する配線と上記素子
とが上記埋め込み部材により接続される半導体集積回路
の設計方法であって、上記配線と埋め込み部材との界面
における耐エレクトロマイグレーションに影響を与える
特定パラメータとして、電流量，電流の方向，電流の波
形，配線の材質，埋め込み部材の材質，配線長，配線
幅，配線面積，配線厚及び配線容積のうち少なくとも１
つを含むパラメータを抜き出して、このパラメータに関
する使用条件に応じて上記配線と接続孔との間のオーバ
ーラップマージンを複数のゾーンに区画し各ゾーン内で
共通の代表値を設定する第１のステップと、上記複数の
ゾーンのうち上記特定パラメータの値に応じた１つのゾ
ーンの代表値を上記各配線と各接続孔との間のオーバー
ラップマージンとして決定する第２のステップとを備え
ている。

【００３７】この設計方法により、エレクトロマイグレ
ーションに影響を与えない範囲で埋め込み部材と配線と
のオーバーラップマージン（リザーバー長）を小さくす
ることが可能になり、配線の占有面積の縮小が可能にな
る。

【００３８】請求項１４に記載されるように、請求項１
３において、上記第２のステップにおけるオーバーラッ
プマージンの決定を、上記半導体集積回路の概略的な配
置配線を行いその結果から上記特定パラメータの値を求
めた後に行うとともに、上記オーバーラップマージンを
決定した後、上記オーバーラップマージンに応じて上記
配置配線を修正するステップをさらに備えることができ
る。

【００３９】この方法により、概略の配置配線によって
得られるレイアウトから特定パラメータの具体的な値が
正確に定まるので、オーバーラップマージンが小さな余
裕度で正確に決定され、配線の形状が正確にかつより微
細化されたレイアウトが設計されることになる。

【００４０】請求項１５に記載されるように、請求項１
３において、少なくとも上記第２のステップの前に、上
記半導体集積回路の配置配線を行うステップをさらに備
え、上記第２のステップでは、上記配置配線で定まる各
配線と各接続孔との間のオーバーラップマージンが上記
使用条件に適合しない場合には、上記配置配線を修正す
ることができる。

【００４１】この方法により、予め小さな余裕度を設定
しておいて配置配線を行った結果、その配置配線で定ま
る各配線と各接続孔との間のオーバーラップマージンが
使用条件に合わない部分をチェックして修正することが
できるので、配線構造の微細化された半導体集積回路を
設計することができる。

【００４２】請求項１６に記載されるように、請求項１
３，１４又は１５において、上記各配線の長さがあらか
じめ定められている場合には、上記第１のステップで
は、配線の長さを上記特定パラメータに含ませて、配線
の長さが所定値よりも短いゾーンの代表値を配線の長さ
が所定値以上のゾーンの代表値よりも小さくしておくこ
とができる。

【００４３】請求項１７に記載されているように、請求
項１３〜１５のうちいずれか１つにおいて、上記各配線
の概略幅があらかじめ定められている場合には、上記第
１のステップでは、配線の概略幅を上記特定パラメータ
に含ませて、配線の概略幅が所定値以下のゾーンの代表
値を配線の概略幅が所定値よりも大きいゾーンの代表値
よりも小さくしておくことができる。

【００４４】請求項１８に記載されるように、請求項１
３，１４又は１５において、上記第１のステップでは、
上記埋め込み部材に流れる電流密度を上記特定パラメー
タに含ませて、各埋め込み部材の電流密度が大きいゾー
ンほど当該ゾーンの代表値を大きくしておくことができ
る。

【００４５】請求項１９に記載されるように、請求項１
３，１４又は１５において、上記第１のステップでは、
上記配線と埋め込み部材との間に流れる電流が一方向に
連続的に流れるゾーン，電流が一方向にパルス的に流れ
るゾーン，電流が双方向に流れるゾーンの順に代表値を
小さくしておくことができる。

【００４６】請求項２０に記載されるように、請求項１
９において、上記一方向に流れる電流の波形がパルス電
流か連続電流かがさらに定められている場合には、上記
第１のステップでは、上記一方向に流れる電流の波形を
上記特定パラメータに含ませて、上記一方向に流れる電
流がパルス直流であるゾーンの代表値を上記一方向に流
れる電流が連続電流であるゾーンの代表値よりも小さく
しておくことができる。

【００４７】請求項２１に記載されるように、請求項１
３〜２０のうちいずれか１つにおいて、上記埋め込み部
材と配線との間に流れる電流の方向があらかじめ定めら
れている場合には、上記第１のステップでは、上記電流
の方向を上記特定パラメータに含ませて、埋め込み部材
から配線に電流が流れるゾーンの代表値を配線から埋め
込み部材に電流が流れるゾーンの代表値よりも小さくし
ておくことができる。

【００４８】請求項１６〜２１の設計方法により、上述
のような各パラメータについてエレクトロマイグレーシ
ョンに影響を与えない使用条件下では、さらにオーバー
ラップマージンを小さくすることが可能になる。

【００４９】本発明の第１の半導体集積回路は、請求項
２２に記載されるように、半導体基板上に形成された素
子と、上記半導体基板上に交互に形成された複数の層間
絶縁膜及び複数の配線層と、上記層間絶縁膜に形成され
た複数の接続孔に埋め込まれた導電性材料からなる埋め
込み部材とを備え、異なる配線層に属する配線間あるい
はいずれかの配線層に属する配線と上記素子とが上記埋
め込み部材により接続されており、上記配線と埋め込み
部材との界面における電流の方向，電流の波形，配線の
材質，埋め込み部材の材質，配線長，配線幅，配線面
積，配線容積，配線厚及びオーバーラップマージンのう
ち少なくとも１つを含む特定パラメータに応じて区画さ
れた複数のゾーンごとに共通の接続孔の総開口面積及び
配線の平面形状が設定されている。

【００５０】これにより、耐エレクトロマイグレーショ
ンに悪影響を与えない範囲で、接続孔の総開口面積が小
さいゾーンに属するように接続孔及び配線が形成され、
配線の占有面積も低減される。しかも、上述のように、
このような構造を実現するための設計も容易であるの
で、半導体集積回路の製造コストも実用的な範囲内に抑
制される。

【００５１】請求項２３に記載されるように、請求項２
２において、上記特定パラメータが上記配線の容積を含
んでいる場合には、配線の容積が所定値よりも小さいゾ
ーンの上記接続孔の総開口面積を、配線の容積が所定値
以上のゾーンの接続孔の総開口面積よりも小さくするこ
とができる。

【００５２】請求項２４に記載されるように、請求項２
２において、上記特定パラメータが上記埋め込み部材に
流れる電流の方向を含んでいる場合には、上記埋め込み
部材から上記配線に電流が流れるゾーンの上記接続孔の
総開口面積を、配線から埋め込み部材に電流が流れるゾ
ーンの接続孔の総開口面積よりも小さくすることができ
る。

【００５３】請求項２５に記載されるように、請求項２
２において、上記特定パラメータが上記埋め込み部材に
流れる電流の波形を含んでいる場合には、上記埋め込み
部材に流れる電流の方向が双方向であるゾーンの上記接
続孔の総開口面積を電流の方向が一方向であるゾーンの
接続孔の総開口面積よりも小さくすることができる。

【００５４】請求項２６に記載されるように、請求項２
２において、上記半導体基板に上記素子としてｐＭＩＳ
ＦＥＴとｎＭＩＳＦＥＴとが搭載されている場合には、
上記接続孔の総開口面積を、上記埋め込み部材が上記ｐ
ＭＩＳＦＥＴに接続されるか上記ｎＭＩＳＦＥＴに接続
されるかによって異なるゾーンに属するように決定する
ことができる。

【００５５】請求項２３，２４，２５，２６により、そ
れぞれ請求項４，８，９，１０の作用効果と同じ作用効
果が得られる。

【００５６】本発明の第２の半導体集積回路は、請求項
２７に記載されるように、半導体基板上に形成された素
子と、上記半導体基板上に交互に形成された複数の層間
絶縁膜及び同数の配線層と、上記層間絶縁膜に形成され
た複数の接続孔に埋め込まれた導電性材料からなる埋め
込み部材とを備え、異なる配線層に属する配線間あるい
はいずれかの配線層に属する配線と上記素子とが上記埋
め込み部材により接続されており、上記配線と埋め込み
部材との界面における電流密度，電流の方向，電流の波
形，配線の材質，埋め込み部材の材質，配線長，配線
幅，配線面積，配線厚及び配線容積のうち少なくとも１
つを含む特定パラメータに応じて区画された複数のゾー
ンごとに共通の上記配線−接続孔間のオーバーラップマ
ージンが設定されている。

【００５７】これにより、耐エレクトロマイグレーショ
ンに影響を与えない範囲で、接続孔のオーバーラップマ
ージンができるだけ小さいゾーンに属するようにレイア
ウトされ、配線の占有面積も低減される。しかも、上述
のように、このような構造を実現するための設計も容易
であるので、半導体集積回路の製造コストも実用的な範
囲内に抑制される。

【００５８】請求項２８に記載されるように、請求項２
７において、上記特定パラメータが上記電流密度を含ん
でいる場合には、上記配線−接続孔間のオーバーラップ
マージンを電流密度が大きいゾーンほど大きい値に設定
することができる。

【００５９】請求項２９に記載されるように、請求項２
７において、上記特定パラメータが上記配線容積を含ん
でいる場合には、上記配線−接続孔間のオーバーラップ
マージンを配線容積が小さいゾーンほど小さい値に設定
することができる。

【００６０】請求項３０に記載されるように、請求項２
７において、上記特定パラメータが上記電流の方向を含
んでいる場合には、埋め込み部材から配線に電流が流れ
るゾーンのオーバーラップマージンを配線から埋め込み
部材に電流が流れるゾーンのオーバーラップマージンよ
りも小さい値に設定することができる。

【００６１】請求項３１に記載されるように、請求項２
７において、上記特定パラメータが電流の波形を含んで
いる場合には、上記配線と埋め込み部材との間に電流が
一方向に連続的に流れるゾーン，電流が一方向にパルス
的に流れるゾーン，電流が双方向に流れるゾーンの順に
オーバーラップマージンを小さい値に設定することがで
きる。

【００６２】請求項２９，３０，３１により、それぞれ
請求項１８，１６又は１７、２１，１９の作用効果と同
じ作用効果が得られる。

【００６３】本発明の第１の記録媒体は、請求項３２に
記載されるように、半導体基板上に形成される素子と、
上記半導体基板上に交互に形成される複数の層間絶縁膜
及び複数の配線層と、上記層間絶縁膜に形成される複数
の接続孔に埋め込まれる導電性材料からなる埋め込み部
材とを備え、異なる配線層に属する配線間あるいはいず
れかの配線層に属する配線と上記素子とが上記埋め込み
部材により接続される半導体集積回路の設計手順を記録
したコンピュータ読み取り可能な記録媒体であって、上
記配線と埋め込み部材との界面における耐エレクトロマ
イグレーションに影響を与える特定パラメータとして、
電流の方向，電流の波形，配線の材質，埋め込み部材の
材質，配線長，配線幅，配線面積，配線容積，配線厚及
びオーバーラップマージンのうち少なくとも１つを含む
電流量以外のパラメータを抜き出して、この特定パラメ
ータに関する使用条件に応じて上記接続孔の許容電流量
を複数のゾーンに区画し各ゾーン内で共通の代表値を設
定する第１の手順と、上記複数のゾーンのうち上記特定
パラメータの値に応じた１つのゾーンの代表値を上記接
続孔の許容電流量として決定する第２の手順とを実行さ
せるためのプログラムを記録している。

【００６４】請求項３３に記載されるように、請求項３
２において、上記第２の手順の前に、上記半導体集積回
路の概略的な配置配線を行い、上記各接続孔の総開口面
積及び配線の形状を上記許容電流量に従って決定する手
順と、上記決定された許容電流量に応じて上記各接続孔
の総開口面積を決定し、この各接続孔の総開口面積に応
じて上記配線の形状を修正する手順とをさらに実行させ
るためのプログラムを記録していることができる。

【００６５】請求項３４に記載されるように、請求項３
２において、上記第２の手順の後、配置配線の結果定ま
る各接続孔の総開口面積が上記使用条件に適合するか否
かをチェックする手順をさらに実行させるためのプログ
ラムを記録していることができる。

【００６６】本発明の第２の記録媒体は、請求項３５に
記載されているように、半導体基板上に形成される素子
と、上記半導体基板上に交互に形成される複数の層間絶
縁膜及び複数の配線層と、上記層間絶縁膜に形成される
複数の接続孔に埋め込まれる導電性材料からなる埋め込
み部材とを備え、異なる配線層に属する配線間あるいは
いずれかの配線層に属する配線と上記素子とが上記埋め
込み部材により接続される半導体集積回路の設計手順を
記録したコンピュータ読み取り可能な記録媒体であっ
て、上記配線と埋め込み部材との界面における耐エレク
トロマイグレーションに影響を与える特定パラメータと
して、電流量，電流の方向，電流の波形，配線の材質，
埋め込み部材の材質，配線長，配線幅，配線面積，配線
厚及び配線容積のうち少なくとも１つを含むオーバーラ
ップマージン以外のパラメータを抜き出して、このパラ
メータに関する使用条件に応じて配線と上記接続孔との
間に許容されるオーバーラップマージンを複数のゾーン
に区画し各ゾーン内で共通の代表値を設定する第１の手
順と、上記区画された複数のゾーンのうち上記特定パラ
メータの値に応じて定まる１つのゾーンの代表値を上記
接続孔のオーバーラップマージンとして決定する第２の
手順とを実行するプログラムを記録している。

【００６７】請求項３６に記載されるように、請求項３
５において、上記第２の手順におけるオーバーラップマ
ージンの決定を、上記半導体集積回路の概略的な配置配
線を行った後概略的な配置配線の結果に応じて行うとと
もに、上記オーバーラップマージンを決定した後、上記
オーバーラップマージンに応じて上記配線の形状を修正
する手順をさらに実行させるプログラムを記録している
ことができる。

【００６８】請求項３７に記載されるように、請求項３
７に記載されるように、請求項３５記載の記録媒体にお
いて、上記オーバーラップマージンを決定した後、上記
配置配線の結果定まる各配線と各接続孔との間のオーバ
ーラップマージンが上記使用条件に適合するか否かをチ
ェックする手順をさらに実行させるプログラムを記録し
ていることができる。

【００６９】請求項３２〜３７により、微細化された半
導体装置を形成するための工程をコンピュータを用いて
実施するのに適した記録媒体が得られる。

【００７０】

【発明の実施の形態】

（第１の実施形態）まず、下記表２に示す設定許容電流
値を適用した場合の第１の実施形態について説明する。

【００７１】

【表２】

【００７２】上記表２は、様々な電流方向・配線長・電
流波形の組み合わせに対応する許容電流を一覧にしたも
ので、表２中の最も厳しいストレス条件のパターンＮ
ｏ．１［電流：一定ＤＣ、 電流方向：配線→ホール、
配線長：５μｍ超］の許容電流値を［１］として規格
化した数値を表したものである。便宜上、この規格化さ
れた許容電流量を「許容電流比」ということにする。以
下、それぞれのプラグを区画しながら、レイアウト図に
ついて説明する。

【００７３】一般的な直流電流（ＤＣ）の場合、配線
（例えばアルミニウム配線）からプラグ（例えばＷプラ
グ）に電流が流れる場合には、電子がプラグから配線に
移動するので、界面付近のアルミニウム（あるいは銅）
などが電子と共にメタル配線内に移動する。しかし、電
流がプラグから配線に流れる場合には、電子は配線から
プラグに移動するので、界面付近のアルミニウムなどは
ほとんど移動しない、したがって、配線からプラグに電
流が流れる場合にはＥＭを考慮した許容電流量を小さく
する必要があり、プラグから配線に電流が流れる場合に
はＥＭを考慮した許容電流量は大きくしても差支えな
い。ただし、直流パルス電流の場合には、同じ値の電流
が継続的に流れるわけではないので、ＥＭを考慮した許
容電流量は緩和される。また、交流電流（ＡＣ）の場合
あるいは直流電流でも双方向に流れる場合には、電子が
双方向に移動するので、ＥＭは発生しにくくなり、許容
電流量はさらに緩和される。表２に示す実許容電流比
は、以上の観点から、各パラメータの組み合わせに応じ
てゾーン分け（区画）されている。

【００７４】表２から明らかなように、電流の波形がＡ
Ｃ電流または双方向の電流であるパターン９，１０ｎｏ
場合は、パターンＮｏ．１に対して１０倍以上の電流が
許容できることがわかる。また、配線長が５μｍ以下の
場合も、連続したＤＣ電流が流れない限り、パターンＮ
ｏ．１に対して１０倍以上の電流が許容できる。

【００７５】ただし、プラグが埋め込まれるコンタクト
ホールやバイヤホールの寸法はデザインルールに従って
一律に定められることが多い。したがって、実許容電流
に応じて必要なプラグの個数に対応した指標で許容電流
を表すことが好ましい。そこで、必要なプラグの個数に
対応して、設計許容電流を１，３，１０の３つのゾーン
に区画し、設計許容電流比の値１，３，１０に応じてプ
ラグの個数がそれぞれ３個，２個，１個となるようにレ
イアウトする。

【００７６】ここで、表２に示す許容電流比は製造工程
における処理方法や製造ラインの特性等に応じて経験的
に定まるものである。

【００７７】図１（ａ），（ｂ）は、それぞれごく一般
的なＣＭＯＳインバータ回路を表２の許容電流量に基づ
いてレイアウトしたものであり、図１（ａ）が平面図、
図１（ｂ）は図１（ａ）のIb−Ib線における断面図であ
る。

【００７８】半導体基板１には、ｎＭＯＳトランジスタ
２とｐＭＯＳトランジスタ３とが形成され、その上に第
１層間絶縁膜４が堆積され、さらに第１層間絶縁膜４の
上にアルミニウム合金からなる第１メタル配線層５が形
成される。そして、第１層間絶縁膜４には各トランジス
タ２，３の不純物拡散領域（ソース・ドレイン領域）に
到達するコンタクトホールが形成され、第１メタル配線
層５は各コンタクトホールを埋めるタングステンからな
る第１〜第４プラグ６ａ〜６ｄを介して各トランジスタ
２，３の不純物拡散領域に接続される。また、図１
（ｂ）には現われていない断面において、第１層間絶縁
膜４には、各トランジスタ２，３のゲート電極の共通部
分に到達するコンタクトホールが形成され、第１メタル
配線層５と各トランジスタ２，３のゲート電極とはこの
コンタクトホールを埋めるタングステンからなる第５プ
ラグ６ｅにより接続されている。また、第１メタル配線
層５の上には第２層間絶縁膜７が堆積され、第２層間絶
縁膜７の上にはアルミニウム合金からなる第２メタル配
線層８が形成される。そして、第２層間絶縁膜７には第
１メタル配線層５に到達するバイヤホールが形成され、
第２メタル配線層８はこのバイヤホールを埋めるタング
ステンからなる第６〜第８プラグ６ｆ〜６ｈを介して第
１メタル配線層５に接続される。

【００７９】なお、ｐＭＯＳトランジスタ３のゲート幅
をｎＭＯＳトランジスタ２に対して２倍にしているの
は、ｐＭＯＳトランジスタ３の単位ゲート幅当りの電流
駆動能力がｎＭＯＳトランジスタ２と比較して１／２程
度であるためである。なお、説明を簡単にするため、こ
こで表されている各プラグ６ａ〜６ｇに流れるＤＣパル
ス電流及びＡＣ電流の電流量は同一であるとしている。
ただし、プラグとシリコン基板又はポリシリコン膜との
接続部についてはＥＭを考慮する必要がないので、第１
〜第５プラグ６ａ〜６ｅについては第１配線層５との接
続のみを考慮すればよく、第６〜第８プラグ６ｆ〜６ｈ
については第１，第２メタル配線層５，８との接続を考
慮する必要がある。

【００８０】−第１プラグ６ａ− 第１メタル配線層５との界面部は、［電流：ＤＣパル
ス、 電流方向：配線→プラグ、 配線長：５μｍ超］
であるパターンＮｏ．５に相当する。

【００８１】−第２プラグ６ｂ− 第１メタル配線層５との界面部は、［電流：ＤＣパル
ス、 電流方向：プラグ→配線、 配線長：５μｍ以
下］であるパターンＮｏ．８に相当する。

【００８２】−第３プラグ６ｃ− 第１メタル配線層５との界面部は、［電流：ＤＣパル
ス、 電流方向：配線→プラグ、 配線長：５μｍ以
下］であるパターンＮｏ．６に相当する。

【００８３】−第４プラグ６ｄ− 第１メタル配線層５との界面部は、［電流：ＤＣパル
ス、 電流方向：プラグ→配線、 配線長：５μｍ超］
であるパターンＮｏ．７に相当する。

【００８４】−第５プラグ６ｅ− 第１メタル配線層５との界面部は、［電流：ＡＣ、 電
流方向：双方向、 配線長：５μｍ超］であるパターン
Ｎｏ．９に相当する。

【００８５】−第６プラグ６ｆ− 第１メタル配線層５との界面部は、［電流：ＤＣパル
ス、 電流方向：プラグ→配線、 配線長：５μｍ超］
であるパターンＮｏ．７に相当する。

【００８６】第２メタル配線層８との界面部は、［電
流：ＤＣパルス、 電流方向：配線→プラグ、 配線
長：５μｍ超］であるパターンＮｏ．５に相当する。

【００８７】−第７プラグ６ｇ− 第１メタル配線層５との界面部は、［電流：ＡＣ、 電
流方向：双方向、 配線長：５μｍ以下］であるパター
ンＮｏ．１０に相当する。

【００８８】第２メタル配線層８との界面部は、［電
流：ＡＣ、 電流方向：双方向、 配線長：５μｍ超］
であるパターンＮｏ．９に相当する。

【００８９】−第８プラグ６ｈ− 第１メタル配線層５との界面部は、［電流：ＤＣパル
ス、 電流方向：配線→プラグ、 配線長：５μｍ超］
であるパターンＮｏ．５に相当する。

【００９０】第２メタル配線層８との界面部は、［電
流：ＤＣパルス、 電流方向：プラグ→配線、 配線
長：５μｍ超］であるパターンＮｏ．７に相当する。

【００９１】なお，バイアホールに埋め込まれるプラグ
については、上下（ここでは第１メタル配線層５との界
面部と第２メタル配線層８との界面部）で異なるパター
ンとなるが、バイアホールとしてはそのうちの許容電流
値の低い方を適用しなければならない。例えば、第６プ
ラグ６ｆでは、第１メタル配線層５との界面部はパター
ンＮｏ．７（許容電流比が［１０］）であるが、第２メ
タル配線層８との界面部がパターンＮｏ．５（許容電流
比が［３］）であるので、プラグとしては（許容電流比
が低い［３］を適用しなければならない。

【００９２】以上をまとめると、第１プラグ６ａ，第６
プラグ６ｆ，第８プラグ６ｈの３ヶ所の許容電流比が
［３］、それ以外は［１０］となる。従って、図１
（ａ）に示すように、第１プラグ６ａ，第６プラグ６
ｆ，第８プラグ６ｈ以外は少ない個数で接続される。

【００９３】なお、従来の設計方法では、このような論
理回路ではＤＣパルス電流に対応する許容電流比［３］
が全てのホールに適用されるので、本実施形態のような
回路に対して、図３に示すようなレイアウトにせざるを
得ない。それに対し、本実施形態では、様々なストレス
条件（電流方向・接続する配線の配線長等）にあるコン
タクトホールあるいはバイアホール内のプラグを、その
許容電流量が同等の条件毎に区画し、それぞれのゾーン
内では同一の許容電流量を設定することにより、複雑な
テーブルを用意したり、膨大な演算処理を行うことな
く、極めて簡便に各種依存性が考慮された許容電流量を
盛り込んだレイアウト設計が可能になった。

【００９４】ここで、上記接続孔の開口面積を決定する
手順は、例えば後述の図５に示すステップＳＴ１〜ＳＴ
３の手順や、図７に示すステップＳＴ１１〜ＳＴ１６の
手順で行うことができる。ただし、これらに限定される
ものではない。

【００９５】なお、表２では、ゾーン数を３（３種類の
設定許容電流比）としているが、よりおおまかな、ある
いは細かな区画ももちろん可能である。また、表２で
は、各パラメータに対して２値を設定しているが、３値
以上にすることも可能である。

【００９６】なお、上記実施形態では、接続孔の寸法を
一律に同じ寸法であるとして、接続孔の総開口面積を接
続孔の本数に応じ区画するようにしたが、本発明はかか
る実施形態に限定されるものではなく、１つの接続孔の
開口面積を変えるようにしてもよい。例えば、接続孔の
開口寸法のうち一方の辺の長さを一定とし他の辺の長さ
を変えるようにしてもよい。ただし、現実にはプラグに
流れる電流の局所性等を考慮して、接続孔の寸法は均一
として電流値によって接続孔の本数を変えている場合が
多い。

【００９７】また、上記実施形態の表２では、実許容電
流比が１０以上の範囲では設計許容電流比をすべて同等
に取り扱うようにしたが、これは、１０以上のときには
接続孔の本数を１本以下にできないことによる。したが
って、例えば１本の接続孔の総開口面積を変化させるよ
うにした場合には、１０以上の範囲内で許容電流比をさ
らに区画するようにしてもよい。

【００９８】また、上記実施形態では、ＥＭに影響を与
えるパラメータとして配線の幅を取り上げていないが、
配線の幅をパラメータとすることもできる。特に、配線
の幅が小さい場合には、例えばアルミニウム配線中の構
造を、１つの１つのアルミニウム結晶が長さ方向に並ん
だつまり配線の長さ方向には粒界が形成されていないバ
ンブー構造とすることもできる。そのときには、アルミ
ニウム原子が移動しやすい粒界が配線の長さ方向に存在
しないことで、ＥＭが極めて生じにくいことが知られて
いる。したがって、埋め込み部材の断面面積つまり接続
孔の総開口面積（接続孔の個数）を極めて小さくするよ
うに設計することができる。例えば、表２における設計
許容電流比をすべて１０にしてもよい。

【００９９】（第２の実施形態）次に、第２の実施形態
について説明する。本実施形態では、下記表３に示すよ
うにオーバーラップマージンを設定する。

【０１００】

【表３】

【０１０１】上記表３に示すように、本実施形態におけ
るオーバーラップマージンを区画する手順は、上記表２
に示す第１の実施形態における手順とほぼ同じである。
ただし、本実施形態では、電流方向によってオーバーラ
ップマージンを大小に区別していないが、これは手順を
単純化するためである。従って、電流の方向によってオ
ーバーラップマージンをさらに細かく区画して、配線の
占有面積の低減効果を向上させることも可能である。ま
た、上記第１の実施形態と同様に、配線の幅に応じてオ
ーバーラップマージンを区画しても、さらに配線の占有
面積の低減効果を向上させることができる。

【０１０２】ここで、表３に示すオーバーラップマージ
ンの値は、表２における許容電流比の値と同様に、製造
工程における処理方法や製造ラインの特性等に応じて経
験的に定まるものである。

【０１０３】図２（ａ）は、ＳＲＡＭのメモリセル等に
用いられる４つのトランジスタを組み合わせてなるＣＭ
ＯＳフリップフロップ回路を、上記表３に示すオーバー
ラップマージンの設定に基づいてレイアウトした場合の
平面図である。素子分離で囲まれた４つの活性領域１４
には、２つのｎＭＯＳトランジスタ１２ａ，１２ｂと、
２つのｐＭＯＳトランジスタ１３ａ，１３ｂとが形成さ
れている。そして、ｎＭＯＳトランジスタ１２ａとｐＭ
ＯＳトランジスタ１３ａとに共通のゲート電極１５ａ
と、ｎＭＯＳトランジスタ１２ｂとｐＭＯＳトランジス
タ１３ｂとに共通のゲート電極１５ｂと、上層のアルミ
ニウム配線１８と各トランジスタの各部とを接続するプ
ラグ１６とが形成されている。

【０１０４】図２（ｂ）は、ＳＲＡＭのメモリセルブロ
ック等の最終段に配置され、他のブロックに信号を送る
インバータ回路をレイアウトした場合の平面図である。
素子分離で囲まれる２つの活性領域２４に各々１つのｎ
ＭＯＳトランジスタ２２と、ｐＭＯＳトランジスタとが
形成されている。そして、各トランジスタに共通のゲー
ト電極２５と、上層のアルミニウム配線２８と各トラン
ジスタの各部とを接続するプラグ２６とが形成されてい
る。

【０１０５】図２（ａ）に示すＳＲＡＭのメモリセルの
場合、高密度化が厳しく要求されかつパターンの対象性
が必要となるため４つのトランジスタは隣接して配置さ
れている。したがって、各トランジスタの各領域間を接
続する配線の長さは現在では５μｍを越えることがな
く、また、配線に流れる電流もパルス電流でかつ電流値
も小さい。

【０１０６】一方、図２（ｂ）に示すインバータ回路
は、メモリセル回路とは対称的に数ｍｍ以上の長さの配
線を介して他のブロックに信号を送るものである。した
がって、インバータ回路に流れる電流はパルス電流であ
るが、負荷が大きいのでかなりの大電流を取り扱う必要
がある。

【０１０７】以上のことから、エレクトロマイグレーシ
ョンは、図２（ａ）に示すＳＲＡＭのメモリセル回路内
のごとく、配線長の短いかつ電流値の小さい配線ではほ
とんど生じることがなく、図２（ｂ）に示すような配線
長の長いかつ電流値の大きい配線では生じやすい。表３
にこれらの配線の使用条件を適用すると、図２（ａ）内
の配線ではオーバーラップマージンを小さく設定でき、
図２（ｂ）に示す配線ではオーバーラップマージンを大
きく設定する必要がある。

【０１０８】ここで、上記オーバーラップマージンを決
定する手順は、例えば後述の図５に示すステップＳＴ１
〜ＳＴ３の手順や、図７に示すステップＳＴ１１〜ＳＴ
１６の手順で行うことができる。ただし、これらに限定
されるものではない。

【０１０９】図４は、従来のＳＲＡＭのメモリセル等を
構成するフリップフロップ回路のレイアウトを示す平面
図である。図４に示すフリップフロップ回路において
は、図２（ｂ）に示すブロック最終段のインバータ回路
における配線と同様に大きなオーバーラップマージンを
設定しているために、配線の占有面積が大きく、その結
果、フリップフロップ回路の占有面積が大きくなってい
る。それに対し、本実施形態では、図２（ａ）に示すよ
うに、オーバーラップマージンを小さく設定することに
より、配線の占有面積を低減することができ、半導体素
子の微細化に対応した半導体集積回路の高密度化を図る
ことができるのである。

【０１１０】なお、従来のＳＲＡＭの構造においても、
メモリセルブロックの最終段に配置されるインバータ回
路をレイアウトした平面構造は、図２（ｂ）に示す構造
と基本的に同じであるが、オーバーラップマージンは本
実施形態よりも大きい。ただし、本実施形態は、特にＳ
ＲＡＭのメモリセル内において、配線の占有面積を低減
効果を顕著に発揮することができる。

【０１１１】（第３の実施形態）次に、第３の実施形態
について説明する。図５は、本実施形態における半導体
集積回路の設計システムを設計手順の流れとともに示す
ブロック図である。本実施形態に係る半導体集積回路の
設計システムは、上記第１，第２の実施形態に係る設計
方法のいずれの実施に際しても使用可能なものである。

【０１１２】同図において、５１は設計手順に関するプ
ログラムを実行するためのプログラム実行部、５２は各
種の技術情報を記憶するテクノロジーファイル、５３は
各素子の接続関係等を記述するネットリストを入力する
ためのネットリスト入力部、５４はネットリスト変換ツ
ール、５５は論理設計が完了した半導体集積回路の回路
図を入力する回路図入力部、５６は最終的に設計された
回路をシンボル化した素子や配線として示すシンボリッ
ク・レイアウトを出力するレイアウト出力部、５７はピ
ン数の節約，配置の節約，タイミングの節約のためのソ
フトを入力するための補助ソフト入力部、５８は上述の
表２や表３の内容を有するテーブルを記録するためのテ
ーブル記憶部である。そして、上記プログラム実行部５
１及びテーブル部５８が、本実施形態に係る磁気テー
プ，ＣＤ−ＲＯＭ等の記録媒体に記録されている。

【０１１３】上記プログラム実行部５１では、概略的に
は以下の手順でレイアウト設計が行われる。

【０１１４】ステップＳＴ１で、ネットリストの情報等
に基づいて表２又は表３に示すようなテーブルを作成す
る。ここで、記録媒体には予め表２又は表３中の基本パ
ラメータのみが記録されていて、ユーザが自社の製造工
程の種類や製造ラインの特性などによって決定される具
体的な数値を設定できるようになっている。次に、ステ
ップＳＴ２で、概略の配置配線を実行する。次に、ステ
ップＳＴ３で、詳細配置配線を行う。すなわち、テーブ
ル記憶部５８に記憶されている概略の配置配線から許容
電流や許容オーバーラップマージンに関するテーブルを
参照しながら、接続孔の総開口面積やオーバーラップマ
ージンを決定し、その結果に基づいて配置配線の修正を
行う。その結果、例えば図１や図２に示すレイアウトが
作成されるが、出力部からは、素子や配線をシンボル化
したシンボリック図が出力される。

【０１１５】本実施形態では、記録媒体を磁気ディスク
としたが、本発明はかかる実施形態に限定されるもので
はなく、磁気ディスク以外の磁気的な手段（たとえばバ
ブルメモリ）による記録媒体や、光ディスク等の機械的
な凹凸パターンによる記録媒体や、電荷の有無や電気的
接続状態の相違を利用したＲＯＭ等の半導体メモリとし
て総称される記録媒体や、バーコーダ等の光学的パター
ンによる記録媒体など、コンピュータで読みとり可能な
記録媒体であればいずれの記録媒体を用いてもよい。

【０１１６】なお、本実施形態では、テーブル記憶部５
８が記録媒体に内蔵されているが、本発明はかかる実施
形態に限定されるものではなく、テーブル自体はツール
に付設されている他の記録装置に記録させるようにして
おいて、記録媒体内にはテーブルを記憶させる手順を実
行するプログラムを記録しておくだけでもよい。

【０１１７】（第４の実施形態）次に、テーブルの作成
とデザインルールを満足するか否かをチェックする機能
の部分を自動的に行わせる手順のみを行わせるプログラ
ムを内蔵した記録媒体の例である第４の実施形態につい
て説明する。

【０１１８】図６は、本実施形態に係る半導体集積回路
の設計システムの構成を設計の流れとともに概略的に示
すブロック図である。本実施形態に係る半導体集積回路
の設計システムは、上記第１，第２の実施形態に係る設
計方法のいずれの実施に際しても使用可能なものであ
る。

【０１１９】図６において、６１は配置配線を行うため
のレイアウトシンセサイザー、６２は各種の技術情報を
記憶するテクノロジーファイル、６３は各素子の接続関
係等を記述するネットリストを入力するためのネットリ
スト入力装置、６４はネットリスト変換ツール、６５は
論理設計が完了した半導体集積回路の回路図を入力する
回路図入力部、６６は最終的に設計された回路をシンボ
ル化した素子や配線として示すシンボリック・レイアウ
トを出力するレイアウト出力部、６７はピン数の節約，
配置の節約，タイミングの節約のためのソフトを入力す
るための補助ソフト入力部、６８は上述の表２や表３の
内容を有するテーブル部、６９は配置配線の結果がデザ
インルールを満足しているか否かをチェックするための
チェック部である。そして、上記チェック部６９及びテ
ーブル部６８が、本実施形態に係る磁気テープ，ＣＤ−
ＲＯＭ等の記録媒体に記録されている。

【０１２０】図７は、本実施形態における設計手順を示
すフローチャート図である。ただし、ネットリスト，設
計用回路図，技術情報等は、既に入力されている状態と
する。同図に示すように、ステップＳＴ１１で、レイア
ウトシンセサイザー６１を利用して、配置配線を行う。
次に、ステップＳＴ１２で、レイアウト出力部５６から
配置配線の結果をシンボリック図で示すシンボリック・
レイアウトを出力する。次に、ステップＳＴ１３で、ネ
ットリストからの接続情報に基づいて表２又は表３に示
すようなテーブルを作成する。ここで、記録媒体には予
め表２又は表３中の基本パラメータのみが記録されてい
て、ユーザが自社の製造工程の種類や製造ラインの特性
などによって決定される具体的な数値を設定できるよう
になっている。次に、ステップＳＴ１４で、ステップＳ
Ｔ１２で出力されたシンボリック・レイアウトとステッ
プＳＴ１３で作成されたテーブルとを参照する。すなわ
ち、各接続孔の開口面積やオーバーラップマージンが、
テーブル記憶部６８に記憶されている許容電流や許容オ
ーバーラップマージンを満足しているかどうかをチェッ
クし、エラーがあればエラーを検出する。そして、ステ
ップＳＴ１５で配置配線の修正を行った後、ステップＳ
Ｔ１６で再びシンボリック・レイアウトレイアウト出力
部６６から出力する。

【０１２１】なお、上記ステップＳＴ１１，ＳＴ１２あ
るいはステップＳＴ１５，１６の処理は手動で行っても
よいし、あるいは本発明の記録媒体とは別の記録媒体等
に記録されているプログラムを用いて自動的に行っても
よい。

【０１２２】本実施形態の設計方法によると、図７に示
すステップＳＴ１１〜ＳＴ１６の手順による場合には、
予め余裕度を小さくした配置配線を行った後、配置配線
の結果定まるオーバーラップマージンと表３とを比べ
て、各部のオーバーラップマージンに対応する使用条件
が許容オーバーラップマージンに適合しているか否かを
チェックして、エラーを検出することができる。

【０１２３】また、本実施形態によると、図７のフロー
チャートの各ステップのうちステップ１３及びステップ
１４の手順を実行させるためのプログラムが磁気テー
プ，ＣＤ−ＲＯＭ等の記録媒体に記録されている。従っ
て、上記第３の実施形態に比べると、自動化できる部分
は少なくなるが、現在汎用されている配置配線ツールを
そのまま利用しながら、配線構造の微細化を実現できる
という利点がある。

【０１２４】なお、本実施形態では、テーブル記憶部６
８が記録媒体に内蔵されているが、本発明はかかる実施
形態に限定されるものではなく、テーブル自体はツール
に付設されている他の記録装置に記録させるようにして
おいて、記録媒体内にはテーブルを記憶させる手順を実
行するプログラムを記録しておくだけでもよい。

【０１２５】（その他の実施形態）上記第１，第２の実
施形態においては、配線をアルミニウム合金で構成した
が、本発明はかかる実施形態に限定されるものではな
く、銅で構成される配線に適用することもできる。ま
た、アルミニウム配線にＴｉ下敷膜や、Ｔｉ／ＴｉＮ下
敷膜を付設したような配線についても適用できる。

【０１２６】また、埋め込み部材としては、タングステ
ンからなるプラグだけでなく、ＭｏやＴｉあるいはその
合金等を使用することもできる。さらに、ＷプラグにＴ
ｉ／ＴｉＮ下敷膜を形成したような構造を採用すること
もできる。また、埋め込み部材と配線とが同じ材料で形
成されているものであってもよい。例えば、層間絶縁膜
にスルーホールを形成してからスルーホール内と層間絶
縁膜上にアルミニウム合金膜を形成したり、溝とスルー
ホールとを形成しておいて溝内とスルーホール内とに銅
合金をリフローさせて溝埋め込み型配線を形成するよう
な技術についても適用できる。その場合、当該スルーホ
ール内に埋め込まれた部分とその直下方の配線との間の
エレクトロマイグレーションが問題になるからである。

【０１２７】さらに、一般的には製造工程において配線
の厚みは一定なので、上記各実施形態では配線の厚みに
ついては特に言及していないが、配線の厚みが配線の形
成される領域によっては異なるような場合には、配線の
厚みもプラグの断面積やオーバーラップマージンのゾー
ン分けのパラメータとして採用することができる。エレ
クトロマイグレーションは、配線の容積が小さい場合に
は配線の容積が大きい場合に比べて生じにくいので、配
線の容積に影響を与える要素はすべて上記ゾーン分けの
パラメータとする意義があるからである。

【０１２８】また、上記各実施形態では、２層配線構造
を有する半導体集積回路について説明したが、本発明は
かかる実施形態に限定されるものではなく、３層，４
層，…の多層配線構造を有する半導体集積回路にも適用
できることはいうまでもない。

【０１２９】さらに、上記各実施形態では、ＳＲＡＭセ
ル内では配線長５μｍ以下の配線が多いことから、配線
長５μｍ以下／５μｍ以上で、許容電流値あるいはオー
バーラップマージンを分類した。一方、数１０個のトラ
ンジスタで形成された標準セルを合成して設計される一
般的な論理回路に着目した場合には、標準セル内では配
線長１００μｍ以下の配線が大半を占めるため、配線長
１００μｍ以下／１００μｍ以上で、許容電流値あるい
はオーバーラップマージンを分類するのが望ましい。

【０１３０】上記各実施形態では、まず、概略的な配置
配線を行ってから、テーブルを参照しながら接続孔の総
開口面積やオーバーラップマージンを決定し、その後、
詳細な配置配線を行うようにしているが、本発明はかか
る実施形態に限定されるものではなく、概略的な配置配
線を行わずに接続孔の総開口面積やオーバーラップマー
ジンを決定しながら配置配線を行っていくことも可能で
ある。

【０１３１】

【発明の効果】請求項１〜１２によれば、複数の配線層
を有し異なる配線層の配線同士あるいは配線と半導体基
板上の素子との間が接続孔に埋め込まれた埋め込み部材
により接続されている半導体集積回路の設計方法とし
て、特定パラメータに関する使用条件に応じて接続孔の
許容電流量を複数のゾーンに区画して各ゾーンごとに共
通の代表値を設定し、この代表値のうちの１つとして求
められる許容電流量に応じて接続孔の総開口面積及び配
線の平面形状を決定するようにしたので、複雑なテーブ
ルを用意したり、膨大な演算処理を行うことなく、極め
て簡便に各種依存性が考慮された許容電流量を盛り込ん
だレイアウト設計が可能になる。よって、半導体集積回
路の半導体素子の微細化に対応させて半導体集積回路の
高密度化を図ることができ、その工業的価値は大きい。

【０１３２】請求項１３〜２１によれば、複数の配線層
を有し異なる配線層の配線同士あるいは配線と半導体基
板上の素子との間が接続孔に埋め込まれた埋め込み部材
により接続されている半導体集積回路の設計方法とし
て、特定パラメータに関する使用条件に応じて配線−接
続孔間に許容されるオーバーラップマージンを複数のゾ
ーンに区画して各ゾーンごとに共通の代表値を設定し、
この代表値のうちの１つとしてオーバーラップマージン
を決定するようにしたので、複雑なテーブルを用意した
り、膨大な演算処理を行うことなく、極めて簡便にオー
バーラップマージンを盛り込んだレイアウト設計が可能
になる。よって、半導体集積回路の半導体素子の微細化
に対応させて半導体集積回路の高密度化を図ることがで
き、その工業的価値は大きい。

【０１３３】請求項２２〜２６によれば、複数の配線層
を有し異なる配線層の配線同士あるいは配線と半導体基
板上の素子との間が接続孔に埋め込まれた埋め込み部材
により接続されている半導体集積回路として、特定パラ
メータに応じて区画された複数のゾーンごとに共通の接
続孔の総開口面積及び配線の平面形状が設定されている
ようにしたので、特性が良好で高密度化され、かつ製造
コストも実用的な半導体集積回路の提供を図ることがで
きる。

【０１３４】請求項２７〜３１によれば、複数の配線層
を有し異なる配線層の配線同士あるいは配線と半導体基
板上の素子との間が接続孔に埋め込まれた埋め込み部材
により接続されている半導体集積回路として、特定パラ
メータに応じて区画された複数のゾーンごとに共通の上
記配線−接続孔間のオーバーラップマージンが設定され
ているようにしたので、特性が良好で高密度化され、か
つ製造コストも実用的な半導体集積回路の提供を図るこ
とができる。

【０１３５】請求項３２〜３３によれば、複数の配線層
を有し異なる配線層の配線同士あるいは配線と半導体基
板上の素子との間が接続孔に埋め込まれた埋め込み部材
により接続されている半導体集積回路半導体集積回路の
設計手順を記録したコンピュータ読み取り可能な記録媒
体として、特定パラメータに関する使用条件に応じて接
続孔の許容電流量を複数のゾーンに区画し各ゾーン内で
共通の代表値を設定する手順と、各ゾーンの代表値から
決定された許容電流量に応じて接続孔の総開口面積及び
配線の平面形状を決定する手順とを実行させるためのプ
ログラムを記録しているようにしたので、特性が良好で
高密度化され、かつ製造コストも実用的な半導体集積回
路をコンピュータを用いて設計することができる。

【０１３６】請求項３２〜３５によれば、複数の配線層
を有し異なる配線層の配線同士あるいは配線と半導体基
板上の素子との間が接続孔に埋め込まれた埋め込み部材
により接続されている半導体集積回路半導体集積回路の
設計手順を記録したコンピュータ読み取り可能な記録媒
体として、特定パラメータに関する使用条件に応じて接
続孔の許容電流量を複数のゾーンに区画し各ゾーン内で
共通の代表値を設定する手順と、上記複数のゾーンのう
ち上記特定パラメータの値に応じた１つのゾーンの代表
値を上記接続孔の許容電流量として決定する手順とを実
行させるためのプログラムを記録しているようにしたの
で、特性が良好で高密度化され、かつ製造コストも実用
的な半導体集積回路をコンピュータを用いて設計するこ
とができる。

【０１３７】請求項３５〜３７によれば、複数の配線層
を有し異なる配線層の配線同士あるいは配線と半導体基
板上の素子との間が接続孔に埋め込まれた埋め込み部材
により接続されている半導体集積回路半導体集積回路の
設計手順を記録したコンピュータ読み取り可能な記録媒
体として、特定パラメータに関する使用条件に応じて配
線−埋め込み部材間に許容されるオーバーラップマージ
ンを複数のゾーンに区画して各ゾーンの代表値を設定す
る手順と、この区画された各ゾーンの代表値からオーバ
ーラップマージンを決定する手順とを実行させるための
プログラムを記録しているようにしたので、特性が良好
で高密度化され、かつ製造コストも実用的な半導体集積
回路をコンピュータを用いて設計することができる。

【図面の簡単な説明】

【図１】第１の実施形態においてレイアウトされたイン
バータ回路の平面図及び断面図である。

【図２】第２の実施形態においてレイアウトされたＳＲ
ＡＭのメモリセルブロック内におけるフリップフロップ
回路及び最終段のインバータ回路の平面図である。

【図３】従来の手法でレイアウトされたインバータ回路
の平面図である。

【図４】従来の手法でレイアウトされたＳＲＡＭのメモ
リセルブロック内におけるフリップフロップ回路の平面
図である。

【図５】第３の実施形態に係る半導体集積回路の設計シ
ステムの構成を概略的に示すブロック図である。

【図６】第４の実施形態に係る半導体集積回路の設計シ
ステムの構成を概略的に示すブロック図である。

【図７】第４の実施形態に係る半導体集積回路の設計手
順を示すフローチャート図である。

【符号の説明】

１ 半導体基板 ２ ｎＭＯＳトランジスタ ３ ｐＭＯＳトランジスタ ４ 第１層間絶縁膜 ５ 第２メタル配線層 ６ プラグ ７ 第２層間絶縁膜 ８ 第２メタル配線層

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−137761（ＪＰ，Ａ) 特開 平４−118968（ＪＰ，Ａ) 特開 平７−44602（ＪＰ，Ａ) 特開 平４−107953（ＪＰ，Ａ) 特開 平４−129247（ＪＰ，Ａ) 特開 平５−206276（ＪＰ，Ａ) 特開 平８−46049（ＪＰ，Ａ) 特開 平８−97290（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 G06F 17/50

Claims (37)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成される素子と、上記
   半導体基板上に交互に形成される複数の層間絶縁膜及び
   複数の配線層と、上記層間絶縁膜に形成される複数の接
   続孔に埋め込まれる導電性材料からなる埋め込み部材と
   を備え、異なる配線層に属する配線間あるいはいずれか
   の配線層に属する配線と上記素子とが上記埋め込み部材
   により接続される半導体集積回路の設計方法であって、 上記配線と埋め込み部材との界面における耐エレクトロ
   マイグレーションに影響を与える特定パラメータとし
   て、電流の方向，電流の波形，配線の材質，埋め込み部
   材の材質，配線長，配線幅，配線面積，配線容積，配線
   厚及びオーバーラップマージンのうち少なくとも１つを
   含むパラメータを抜き出して、この特定パラメータに関
   する条件に応じて上記接続孔の許容電流量を複数のゾー
   ンに区画し各ゾーン内で共通の代表値を設定する第１の
   ステップと、 上記複数のゾーンのうち上記特定パラメータの値に応じ
   た１つのゾーンの代表値を上記各接続孔の許容電流量と
   して決定するとともに、上記各接続孔の総開口面積及び
   各配線の平面形状を上記許容電流量に従って決定する第
   ２のステップとを備えていることを特徴とする半導体集
   積回路の設計方法。
2. 【請求項２】 請求項１に記載の半導体集積回路の設計
   方法において、 上記第２のステップでは、上記許容電流量を決定する前
   に上記半導体集積回路の概略的な配置配線を行い、その
   結果に基づき決定された許容電流量に応じて上記各接続
   孔の総開口面積を決定し、この各接続孔の総開口面積に
   応じて上記配線の形状を修正することを特徴とする半導
   体集積回路の設計方法。
3. 【請求項３】 請求項１に記載の半導体集積回路の設計
   方法において、 少なくとも上記第２のステップの前に、上記半導体集積
   回路の配置配線を行うステップをさらに備え、 上記第２のステップでは、上記配置配線で定まる各接続
   孔の総開口面積が上記使用条件に適合しない場合には、
   上記配置配線を修正することを特徴とする半導体集積回
   路の設計方法。
4. 【請求項４】 請求項１，２又は３記載の半導体集積回
   路の設計方法において、 上記各配線の概略容積があらかじめ定められており、 上記第１のステップでは、配線の概略容積を上記特定パ
   ラメータに含ませて、配線の概略容積が所定容積よりも
   小さいゾーンの代表値を配線の概略容積が所定容積以上
   のゾーンの代表値よりも大きくしておくことを特徴とす
   る半導体集積回路の設計方法。
5. 【請求項５】 請求項１，２又は３記載の半導体集積回
   路の設計方法において、 上記各配線の長さがあらかじめ定められており、 上記第１のステップでは、配線の長さを上記特定パラメ
   ータに含ませて、配線の長さが所定値よりも短いゾーン
   の代表値を配線の長さが所定値以上のゾーンの上記代表
   値よりも大きくしておくことを特徴とする半導体集積回
   路の設計方法。
6. 【請求項６】 請求項１，２又は３記載の半導体集積回
   路の設計方法において、 上記各配線の概略幅があらかじめ定められており、 上記第１のステップでは、配線の概略幅を上記特定パラ
   メータに含ませて、配線の概略幅が所定値以下のゾーン
   の代表値を配線の概略幅が所定値よりも大きいゾーンの
   代表値よりも大きくしておくことを特徴とする半導体集
   積回路の設計方法。
7. 【請求項７】 請求項１，２又は３記載の半導体集積回
   路の設計方法において、 上記各配線の長さ及び概略幅があらかじめ定められてお
   り、 上記第１のステップでは、配線の長さ及び概略幅を上記
   特定パラメータに含ませて、配線の長さ及び概略幅のう
   ち少なくともいずれか一方が所定値よりも小さいゾーン
   の代表値をそうでないゾーンの代表値よりも大きくして
   おくことを特徴とする半導体集積回路の設計方法。
8. 【請求項８】 請求項１〜７のうちいずれか１つに記載
   の半導体集積回路の設計方法において、 上記埋め込み部材に流れる電流の波形が一方向に流れる
   電流か双方向に流れる電流かがあらかじめ定められてお
   り、 上記第１のステップでは、上記電流の波形を上記特定パ
   ラメータに含ませて、上記電流が双方向に流れるゾーン
   の代表値を電流が一方向に流れるゾーンの代表値よりも
   大きくしておくことを特徴とする半導体集積回路の設計
   方法。
9. 【請求項９】 請求項８記載の半導体集積回路の設計方
   法において、 上記一方向に流れる電流の波形がパルス電流か連続電流
   かがさらに定められており、 上記第１のステップでは、上記一方向に流れる電流の波
   形を上記特定パラメータに含ませて、上記一方向に流れ
   る電流がパルス電流であるゾーンの許容電流を上記一方
   向に流れる電流が連続電流であるゾーンの許容電流より
   も大きくしておくことを特徴とする半導体集積回路の設
   計方法。
10. 【請求項１０】 請求項１〜９のうちいずれか１つに記
    載の半導体集積回路の設計方法において、 上記埋め込み部材と配線との間に流れる電流の方向があ
    らかじめ定められており、 上記第１のステップでは、上記電流の方向を上記特定パ
    ラメータに含ませて、上記埋め込み部材から上記配線に
    電流が流れるゾーンの許容電流を上記配線から埋め込み
    部材に電流が流れるゾーンの許容電流よりも大きく設定
    しておくことを特徴とする半導体集積回路の設計方法。
11. 【請求項１１】 請求項１０記載の半導体集積回路の設
    計方法において、 上記半導体基板には、上記素子としてｐＭＩＳＦＥＴと
    ｎＭＩＳＦＥＴとが搭載されることがあらかじめ定めら
    れており、 上記電流の方向は、上記素子がｐＭＩＳＦＥＴかｎＭＩ
    ＳＦＥＴかによって判断することを特徴とする半導体集
    積回路の設計方法。
12. 【請求項１２】 請求項１，２又は３記載の半導体集積
    回路の設計方法において、 上記接続孔の基本的な寸法は統一されており、 上記接続孔の総開口面積を決定するステップでは、上記
    接続孔の本数を決定することを特徴とする半導体集積回
    路の設計方法。
13. 【請求項１３】 半導体基板上に形成される素子と、上
    記半導体基板上に交互に形成される複数の層間絶縁膜及
    び複数の配線層と、上記層間絶縁膜に形成される複数の
    接続孔に埋め込まれる導電性材料からなる埋め込み部材
    とを備え、異なる配線層に属する配線間あるいはいずれ
    かの配線層に属する配線と上記素子とが上記埋め込み部
    材により接続される半導体集積回路の設計方法であっ
    て、 上記配線と埋め込み部材との界面における耐エレクトロ
    マイグレーションに影響を与える特定パラメータとし
    て、電流量，電流の方向，電流の波形，配線の材質，埋
    め込み部材の材質，配線長，配線幅，配線面積，配線厚
    及び配線容積のうち少なくとも１つを含むパラメータを
    抜き出して、このパラメータに関する使用条件に応じて
    上記配線と接続孔との間のオーバーラップマージンを複
    数のゾーンに区画し各ゾーン内で共通の代表値を設定す
    る第１のステップと、 上記複数のゾーンのうち上記特定パラメータの値に応じ
    た１つのゾーンの代表値を上記各配線と各接続孔との間
    のオーバーラップマージンとして決定する第２のステッ
    プとを備えていることを特徴とする半導体集積回路の設
    計方法。
14. 【請求項１４】 請求項１３記載の半導体集積回路の設
    計方法において、 上記第２のステップにおけるオーバーラップマージンの
    決定は、上記半導体集積回路の概略的な配置配線を行
    い、その結果から上記特定パラメータの値を求めた後に
    行われるとともに、 上記オーバーラップマージンを決定した後、上記オーバ
    ーラップマージンに応じて上記配置配線を修正するステ
    ップをさらに備えていることを特徴とする半導体集積回
    路の設計方法。
15. 【請求項１５】 請求項１３記載の半導体集積回路の設
    計方法において、 少なくとも上記第２のステップの前に、上記半導体集積
    回路の配置配線を行うステップをさらに備え、 上記第２のステップでは、上記配置配線で定まる各配線
    と各接続孔との間のオーバーラップマージンが上記使用
    条件に適合しない場合には、上記配置配線を修正するこ
    とを特徴とする半導体集積回路の設計方法。
16. 【請求項１６】 請求項１３，１４又は１５記載の半導
    体集積回路の設計方法において、 上記各配線の長さがあらかじめ定められており、 上記第１のステップでは、配線の長さを上記特定パラメ
    ータに含ませて、配線の長さが所定値よりも短いゾーン
    の代表値を配線の長さが所定値以上のゾーンの代表値よ
    りも小さくしておくことを特徴とする半導体集積回路の
    設計方法。
17. 【請求項１７】 請求項１３〜１６のうちいずれか１つ
    に記載の半導体集積回路の設計方法において、 上記各配線の概略幅があらかじめ定められており、 上記第１のステップでは、配線の概略幅を上記特定パラ
    メータに含ませて、配線の概略幅が所定値以下のゾーン
    の代表値を配線の概略幅が所定値よりも大きいゾーンの
    代表値よりも小さくしておくことを特徴とする半導体集
    積回路の設計方法。
18. 【請求項１８】 請求項１３，１４又は１５記載の半導
    体集積回路の設計方法において、 上記第１のステップでは、上記埋め込み部材に流れる電
    流密度を上記特定パラメータに含ませて、各埋め込み部
    材の電流密度が大きいゾーンほど当該ゾーンの代表値を
    大きくしておくことを特徴とする半導体集積回路の設計
    方法。
19. 【請求項１９】 請求項１３，１４又は１５記載の半導
    体集積回路の設計方法において、 上記第１のステップでは、上記配線と埋め込み部材との
    間に流れる電流が一方向に連続的に流れるゾーン，電流
    が一方向にパルス的に流れるゾーン，電流が双方向に流
    れるゾーンの順に代表値を小さくしておくことを特徴と
    する半導体集積回路の設計方法。
20. 【請求項２０】 請求項１９記載の半導体集積回路の設
    計方法において、 上記一方向に流れる電流の波形がパルス電流か連続電流
    かがさらに定められており、 上記第１のステップでは、上記一方向に流れる電流の波
    形を上記特定パラメータに含ませて、上記一方向に流れ
    る電流がパルス直流であるゾーンの代表値を上記一方向
    に流れる電流が連続電流であるゾーンの代表値よりも小
    さくしておくことを特徴とする半導体集積回路の設計方
    法。
21. 【請求項２１】 請求項１３〜２０のうちいずれか１つ
    に記載の半導体集積回路の設計方法において、 上記埋め込み部材と配線との間に流れる電流の方向があ
    らかじめ定められており、 上記第１のステップでは、上記電流の方向を上記特定パ
    ラメータに含ませて、埋め込み部材から配線に電流が流
    れるゾーンの代表値を配線から埋め込み部材に電流が流
    れるゾーンの代表値よりも小さくしておくことを特徴と
    する半導体集積回路の設計方法。
22. 【請求項２２】 半導体基板上に形成された素子と、 上記半導体基板上に交互に形成された複数の層間絶縁膜
    及び複数の配線層と、 上記層間絶縁膜に形成された複数の接続孔に埋め込まれ
    た導電性材料からなる埋め込み部材とを備え、 異なる配線層に属する配線間あるいはいずれかの配線層
    に属する配線と上記素子とが上記埋め込み部材により接
    続されており、 上記配線と埋め込み部材との界面における電流の方向，
    電流の波形，配線の材質，埋め込み部材の材質，配線
    長，配線幅，配線面積，配線容積，配線厚及びオーバー
    ラップマージンのうち少なくとも１つを含む特定パラメ
    ータに応じて区画された複数のゾーンごとに共通の接続
    孔の総開口面積及び配線の平面形状が設定されているこ
    とを特徴とする半導体集積回路。
23. 【請求項２３】 請求項２２記載の半導体集積回路にお
    いて、 上記特定パラメータは上記配線の容積を含み、配線の容
    積が所定値よりも小さいゾーンの上記接続孔の総開口面
    積は、配線の容積が所定値以上のゾーンの接続孔の総開
    口面積よりも小さいことを特徴とする半導体集積回路。
24. 【請求項２４】請求項２２記載の半導体集積回路におい
    て、 上記特定パラメータは上記埋め込み部材に流れる電流の
    方向を含み、上記埋め込み部材から上記配線に電流が流
    れるゾーンの上記接続孔の総開口面積は、配線から埋め
    込み部材に電流が流れるゾーンの接続孔の総開口面積よ
    りも小さいことを特徴とする半導体集積回路。
25. 【請求項２５】 請求項２２記載の半導体集積回路にお
    いて、 上記特定パラメータは上記埋め込み部材に流れる電流の
    波形を含み、上記埋め込み部材に流れる電流の方向が双
    方向であるゾーンの上記接続孔の総開口面積は、電流の
    方向が一方向であるゾーンの接続孔の総開口面積よりも
    小さいことを特徴とする半導体集積回路。
26. 【請求項２６】 請求項２２記載の半導体集積回路にお
    いて、 上記半導体基板には、上記素子としてｐＭＩＳＦＥＴと
    ｎＭＩＳＦＥＴとが搭載されており、 上記接続孔の総開口面積は、上記埋め込み部材が上記ｐ
    ＭＩＳＦＥＴに接続されるか上記ｎＭＩＳＦＥＴに接続
    されるかによって異なるゾーンに属するように決定され
    ていることを特徴とする半導体集積回路。
27. 【請求項２７】 半導体基板上に形成された素子と、 上記半導体基板上に交互に形成された複数の層間絶縁膜
    及び同数の配線層と、 上記層間絶縁膜に形成された複数の接続孔に埋め込まれ
    た導電性材料からなる埋め込み部材とを備え、 異なる配線層に属する配線間あるいはいずれかの配線層
    に属する配線と上記素子とが上記埋め込み部材により接
    続されており、 上記配線と埋め込み部材との界面における電流密度，電
    流の方向，電流の波形，配線の材質，埋め込み部材の材
    質，配線長，配線幅，配線面積，配線厚及び配線容積の
    うち少なくとも１つを含む特定パラメータに応じて区画
    された複数のゾーンごとに共通の上記配線−接続孔間の
    オーバーラップマージンが設定されていることを特徴と
    する半導体集積回路。
28. 【請求項２８】 請求項２７記載の半導体集積回路にお
    いて、 上記特定パラメータは上記電流密度を含み、上記配線−
    接続孔間のオーバーラップマージンは電流密度が大きい
    ゾーンほど大きい値に設定されていることを特徴とする
    半導体集積回路。
29. 【請求項２９】 請求項２７記載の半導体集積回路にお
    いて、 上記特定パラメータは上記配線容積を含み、上記配線−
    接続孔間のオーバーラップマージンは配線容積が小さい
    ゾーンほど小さい値に設定されていることを特徴とする
    半導体集積回路。
30. 【請求項３０】 請求項２７記載の半導体集積回路にお
    いて、 上記特定パラメータは上記電流の方向を含み、埋め込み
    部材から配線に電流が流れるゾーンのオーバーラップマ
    ージンは配線から埋め込み部材に電流が流れるゾーンの
    オーバーラップマージンよりも小さい値に設定されてい
    ることを特徴とする半導体集積回路。
31. 【請求項３１】 請求項２７記載の半導体集積回路にお
    いて、 上記特定パラメータは電流の波形を含み、上記配線と埋
    め込み部材との間に電流が一方向に連続的に流れるゾー
    ン，電流が一方向にパルス的に流れるゾーン，電流が双
    方向に流れるゾーンの順にオーバーラップマージンが小
    さい値に設定されていることを特徴とする半導体集積回
    路。
32. 【請求項３２】 半導体基板上に形成される素子と、上
    記半導体基板上に交互に形成される複数の層間絶縁膜及
    び複数の配線層と、上記層間絶縁膜に形成される複数の
    接続孔に埋め込まれる導電性材料からなる埋め込み部材
    とを備え、異なる配線層に属する配線間あるいはいずれ
    かの配線層に属する配線と上記素子とが上記埋め込み部
    材により接続されている半導体集積回路の設計手順を記
    録したコンピュータ読み取り可能な記録媒体であって、 上記配線と埋め込み部材との界面における耐エレクトロ
    マイグレーションに影響を与える特定パラメータとし
    て、電流の方向，電流の波形，配線の材質，埋め込み部
    材の材質，配線長，配線幅，配線面積，配線容積，配線
    厚及びオーバーラップマージンのうち少なくとも１つを
    含む電流量以外のパラメータを抜き出して、この特定パ
    ラメータに関する使用条件に応じて上記接続孔の許容電
    流量を複数のゾーンに区画し各ゾーン内で共通の代表値
    を設定する第１の手順と、 上記複数のゾーンのうち上記特定パラメータの値に応じ
    た１つのゾーンの代表値を上記接続孔の許容電流量とし
    て決定する第２の手順とを実行させるためのプログラム
    を記録していることを特徴とするコンピュータ読み取り
    可能な記録媒体。
33. 【請求項３３】 請求項３２に記載の記録媒体におい
    て、 上記第２の手順の前に、 上記半導体集積回路の概略的な配置配線を行い、その結
    果に基づき上記各接続孔の総開口面積及び配線の形状を
    上記許容電流量に従って決定する手順と、 上記決定された許容電流量に応じて上記各接続孔の総開
    口面積を決定し、この各接続孔の総開口面積に応じて上
    記配線の形状を修正する手順とをさらに実行させるため
    のプログラムを記録していることを特徴とするコンピュ
    ータ読み取り可能な記録媒体。
34. 【請求項３４】 請求項３２に記載の記録媒体におい
    て、 上記第２の手順の後、配置配線の結果定まる各接続孔の
    総開口面積が上記使用条件に適合するか否かをチェック
    する手順をさらに実行させるためのプログラムを記録し
    ていることを特徴とするコンピュータ読み取り可能な記
    録媒体。
35. 【請求項３５】 半導体基板上に形成される素子と、上
    記半導体基板上に交互に形成される複数の層間絶縁膜及
    び複数の配線層と、上記層間絶縁膜に形成される複数の
    接続孔に埋め込まれる導電性材料からなる埋め込み部材
    とを備え、異なる配線層に属する配線間あるいはいずれ
    かの配線層に属する配線と上記素子とが上記埋め込み部
    材により接続されている半導体集積回路の設計手順を記
    録したコンピュータ読み取り可能な記録媒体であって、 上記配線と埋め込み部材との界面における耐エレクトロ
    マイグレーションに影響を与える特定パラメータとし
    て、電流量，電流の方向，電流の波形，配線の材質，埋
    め込み部材の材質，配線長，配線幅，配線面積，配線厚
    及び配線容積のうち少なくとも１つを含むオーバーラッ
    プマージン以外のパラメータを抜き出して、このパラメ
    ータに関する使用条件に応じて配線と上記接続孔との間
    に許容されるオーバーラップマージンを複数のゾーンに
    区画し各ゾーン内で共通の代表値を設定する第１の手順
    と、 上記区画された複数のゾーンのうち上記特定パラメータ
    の値に応じて定まる１つのゾーンの代表値を上記接続孔
    のオーバーラップマージンとして決定する第２の手順と
    を実行するプログラムを記録していることを特徴とする
    コンピュータ読み取り可能な記録媒体。
36. 【請求項３６】 請求項３５記載の記録媒体において、 上記第２の手順におけるオーバーラップマージンの決定
    は、上記半導体集積回路の概略的な配置配線を行った
    後、概略的な配置配線の結果に応じて行われるととも
    に、 上記オーバーラップマージンを決定した後、上記オーバ
    ーラップマージンに応じて上記配線の形状を修正する手
    順をさらに実行させるプログラムを記録していることを
    特徴とするコンピュータ読み取り可能な記録媒体。
37. 【請求項３７】 請求項３５記載の記録媒体において、 上記オーバーラップマージンを決定した後、配置配線の
    結果定まる各配線と各接続孔との間のオーバーラップマ
    ージンが上記使用条件に適合するか否かをチェックする
    手順をさらに実行させるプログラムを記録していること
    を特徴とするコンピュータ読み取り可能な記録媒体。