JPS62120043A - 自動配線方式 - Google Patents
自動配線方式Info
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- JPS62120043A JPS62120043A JP60260489A JP26048985A JPS62120043A JP S62120043 A JPS62120043 A JP S62120043A JP 60260489 A JP60260489 A JP 60260489A JP 26048985 A JP26048985 A JP 26048985A JP S62120043 A JPS62120043 A JP S62120043A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
電流値に応じた配線パターンの幅付けを行なう自動配線
方式であり、ＬＳＩチップ内の電源線を含む全自動配線
を可能とする。
方式であり、ＬＳＩチップ内の電源線を含む全自動配線
を可能とする。
本発明はＬＳＩの自動配線方式に係り、特にＬｓｒチッ
プ内の電源線に適切な幅を持たすことができる自動配線
方式に関する。
プ内の電源線に適切な幅を持たすことができる自動配線
方式に関する。
最近ではＬＳＩ内の回路ブロック間の信号線の配線を、
計算機による自動配線で行なうことがなされている。そ
の場合、ブロック間配線を２層の導体（例えばＡｌ）で
各層毎に水平（Ｘ）方向／垂直（Ｙ）方向に割当てる。
計算機による自動配線で行なうことがなされている。そ
の場合、ブロック間配線を２層の導体（例えばＡｌ）で
各層毎に水平（Ｘ）方向／垂直（Ｙ）方向に割当てる。
そして、配線のピンチを１グリツドとする仮想メソシュ
上に、実際に必要な配線パターンを割当てて結線してい
く。なお、この配線のピッチはＬＳＩのプロセステクノ
ロジーで決るレイアウト・ルールのパターン幅と間隔の
和である。
上に、実際に必要な配線パターンを割当てて結線してい
く。なお、この配線のピッチはＬＳＩのプロセステクノ
ロジーで決るレイアウト・ルールのパターン幅と間隔の
和である。
電源線については、導体を流れる電流値がある電流密度
の基準値を越えた部分でエレクトロマイグレーションが
発生し配線が切れてしまうことがあるため、各電源線部
分を流れる電流値に応じた適当な太さで配線する必要が
ある。
の基準値を越えた部分でエレクトロマイグレーションが
発生し配線が切れてしまうことがあるため、各電源線部
分を流れる電流値に応じた適当な太さで配線する必要が
ある。
しかし、上記自動配線では通常パターンの幅が一定であ
り、電源配線パターンに上述の最適化を考えたパターン
幅を期待することは困難であった。そのため従来、電源
線については、設計者の計算及び経験に基づくマニュア
ル作業に頼ることが殆どであり、各ブロックの消費電力
を計算しながら合流点で配線幅を流れる電流値に応じて
太くしながら配線していた。
り、電源配線パターンに上述の最適化を考えたパターン
幅を期待することは困難であった。そのため従来、電源
線については、設計者の計算及び経験に基づくマニュア
ル作業に頼ることが殆どであり、各ブロックの消費電力
を計算しながら合流点で配線幅を流れる電流値に応じて
太くしながら配線していた。
第４図にその例を示しており、一般に電源配線だけマニ
ュアルで行ない、ＬＳＩ内の電源配線（ＶＣＣｌＶ ｓ
ｓ、 ＧＮＤ等）は、末端（回路ブロックａ〜ｈ）から
ボンディング・パッドに向かって電流値に応じて太くし
ていくことが常識的に行なわれている。
ュアルで行ない、ＬＳＩ内の電源配線（ＶＣＣｌＶ ｓ
ｓ、 ＧＮＤ等）は、末端（回路ブロックａ〜ｈ）から
ボンディング・パッドに向かって電流値に応じて太くし
ていくことが常識的に行なわれている。
或いは第５図に示すように（回路ブロックａ゛〜ｂ’
）最初から最悪条件を仮定した太い一定幅の電源ライン
を引くことを前提に、その他の一般信号を自動配線する
ことも行なわれる。
）最初から最悪条件を仮定した太い一定幅の電源ライン
を引くことを前提に、その他の一般信号を自動配線する
ことも行なわれる。
しかしながら、マニュアル配線は手間ががかり、また、
最悪条件を仮定した太い一定幅の電源ラインを引くこと
は電源配線の占有面積を増大せしめ、その結果配線効率
が悪くなり集積度向上の妨げになるという問題がある。
最悪条件を仮定した太い一定幅の電源ラインを引くこと
は電源配線の占有面積を増大せしめ、その結果配線効率
が悪くなり集積度向上の妨げになるという問題がある。
本発明においては、ＬＳＩチップにおいて、適切な電源
配線の幅を持つことができる完全自動配線方式を提供す
るものであり、論理情報と図形情報を用いて、電源線を
幅なしパスで仮配線する処理と、 各回路ブロックを流れる電流値を算出し、図形情報又は
論理情報を用いて、各回路ブロックに流れる電流値を求
める処理と、 各パスについて電流値に比例した幅を決定する処理と、 末端のパスから順に幅っけを行なう処理とを含む電源線
の自動配線方式を提供する。
配線の幅を持つことができる完全自動配線方式を提供す
るものであり、論理情報と図形情報を用いて、電源線を
幅なしパスで仮配線する処理と、 各回路ブロックを流れる電流値を算出し、図形情報又は
論理情報を用いて、各回路ブロックに流れる電流値を求
める処理と、 各パスについて電流値に比例した幅を決定する処理と、 末端のパスから順に幅っけを行なう処理とを含む電源線
の自動配線方式を提供する。
通常、自動配線を行なう時に計算機に入れる情報として
は、図形情報と論理情報がある。
は、図形情報と論理情報がある。
図形情報には回路ブロックの形状、端子位置、及び回路
ブロックの相互位置関係がある。これだけで、特に電流
値情報がないが、ＬＳＩチップとして、例えばこれから
の主流であるＣＭＯ５を考えると、ＣＭＯＳ回路の特性
として電源電流１ｃｃが次の式に従うことが良く知られ
ている。
ブロックの相互位置関係がある。これだけで、特に電流
値情報がないが、ＬＳＩチップとして、例えばこれから
の主流であるＣＭＯ５を考えると、ＣＭＯＳ回路の特性
として電源電流１ｃｃが次の式に従うことが良く知られ
ている。
ＩｃｃＣＣｆ −Ｖｃｃ−ＣＬ
（ｆは動作周波数、ＣＬは負荷容量、Ｖｃｃは電源電圧
） ここで、負荷容量ＣＬはトランジスタのゲート容量およ
び配線容量から成っているので、回路ブロックの全体が
平均的な動作をし、集積密度も一定ならばＣＬ’ＣＳ（
ブロック面積）となり、ランダム・ロジックの一次近似
として、 Ｉｃｃ＝ｋ −５（ｋは定数） が成り立つ。ここでＳは回路ブロックの形状情報から容
易に求められるので、電流計算が可能である。 ゛ 第１図に本発明をフローチャートで表してあり■論理情
報と図形情報１を用いて、処理２で電源線を幅なしパス
で仮配線する。
） ここで、負荷容量ＣＬはトランジスタのゲート容量およ
び配線容量から成っているので、回路ブロックの全体が
平均的な動作をし、集積密度も一定ならばＣＬ’ＣＳ（
ブロック面積）となり、ランダム・ロジックの一次近似
として、 Ｉｃｃ＝ｋ −５（ｋは定数） が成り立つ。ここでＳは回路ブロックの形状情報から容
易に求められるので、電流計算が可能である。 ゛ 第１図に本発明をフローチャートで表してあり■論理情
報と図形情報１を用いて、処理２で電源線を幅なしパス
で仮配線する。
■処理３で各ブロックを流れる電流値を算出する。その
際図形情報を用いて、各ブロックの面積を計算し、それ
を基に各ブロックに流れる電流値を求める。
際図形情報を用いて、各ブロックの面積を計算し、それ
を基に各ブロックに流れる電流値を求める。
なお、この■と■は順序が逆でも良い。
■処理４で各パスについて電流値に比例した幅を決定す
る。
る。
■処理５で末端のパスから順に幅付けを行なう。
ここで、通常の自動配線（グリッド単位の配線）を用い
る関係で、電源線の幅付けはグリッドの整数倍でてきる
パターン幅になる。
る関係で、電源線の幅付けはグリッドの整数倍でてきる
パターン幅になる。
なお、以上ではＣＭＯＳ回路の電源電流Ｉ ｃｅを回路
ブロックの面積Ｓに比例すると仮定したがＩ ｃｅの精
度を上げるためには、 Ｉｃｃ＝に’−Ｓ −Ｄ （ｋ’：定数、Ｄ：集積密
度）のようにパラメータを追加しても良い。
ブロックの面積Ｓに比例すると仮定したがＩ ｃｅの精
度を上げるためには、 Ｉｃｃ＝に’−Ｓ −Ｄ （ｋ’：定数、Ｄ：集積密
度）のようにパラメータを追加しても良い。
以上図形情報から回路ブロックの電流値を算出すること
を示したが、これを論理情報から算出することもできる
。
を示したが、これを論理情報から算出することもできる
。
論理情報には回路ブロック名と端子名により、論理上の
接続情報が全て定義されたデータが格納されている。従
って論理情報を用いて各回路ブロック内のトランジスタ
数或いはゲート数を計算しそれに基づき回路ブロックに
流れる電流値を求める処理を行なうことが可能である。
接続情報が全て定義されたデータが格納されている。従
って論理情報を用いて各回路ブロック内のトランジスタ
数或いはゲート数を計算しそれに基づき回路ブロックに
流れる電流値を求める処理を行なうことが可能である。
第２図に本発明方式を実行する装置を系統的に示す。第
２図において、２１〜２５は記憶装置であり、記憶装置
（１）２１には前記第１図のフローチャートに示した処
理を行なうためのプログラムが格納されている。記憶装
置（２１２２には論理上の接続情報即ちブロック名と端
子名により、論理上の接続情報がすべて定義されたデー
タ（論理情報）が格納されている。記憶装置＋３１２３
にはブロックの形状、大きさと、端子の位置、それに全
ブロックの相対位置関係のデータ（図形情報）が格納さ
れている。記憶装置（４） ２４には、グリッドベース
の配線座標データ（仮配線結果）を格納する。
２図において、２１〜２５は記憶装置であり、記憶装置
（１）２１には前記第１図のフローチャートに示した処
理を行なうためのプログラムが格納されている。記憶装
置（２１２２には論理上の接続情報即ちブロック名と端
子名により、論理上の接続情報がすべて定義されたデー
タ（論理情報）が格納されている。記憶装置＋３１２３
にはブロックの形状、大きさと、端子の位置、それに全
ブロックの相対位置関係のデータ（図形情報）が格納さ
れている。記憶装置（４） ２４には、グリッドベース
の配線座標データ（仮配線結果）を格納する。
中央処理装置ＣＰＵ２６は随時記憶装置（１１２１のプ
ログラムを読出し、その手順により、記憶装置（２）
２２の論理情報と記憶装置（３） ２３の図形情報を読
出し、該論理情報及び図形情報を前提条件として用い、
記憶装置＋１）２１から読出したプログラムで配線処理
を行ない、電源線の仮配線パスを決定する。配線ルート
が決るたびに、ＣＰＵ２６はそのルートを記憶装置（４
１２４に記憶する。次の結線ルートを捜すときには、既
に決定しているルートは禁止パスとなって、同じルート
を通ることは不可能である。この禁止条件は１本配線す
る毎に変化するので、「禁止条件を読出しては結果のル
ートを書込む」手順を繰返すことになる。続いて、同様
に記憶装置（１）のプログラムで各パスの幅付けを計算
し、必要幅を算出し、記憶装置（５１２５に格納する。
ログラムを読出し、その手順により、記憶装置（２）
２２の論理情報と記憶装置（３） ２３の図形情報を読
出し、該論理情報及び図形情報を前提条件として用い、
記憶装置＋１）２１から読出したプログラムで配線処理
を行ない、電源線の仮配線パスを決定する。配線ルート
が決るたびに、ＣＰＵ２６はそのルートを記憶装置（４
１２４に記憶する。次の結線ルートを捜すときには、既
に決定しているルートは禁止パスとなって、同じルート
を通ることは不可能である。この禁止条件は１本配線す
る毎に変化するので、「禁止条件を読出しては結果のル
ートを書込む」手順を繰返すことになる。続いて、同様
に記憶装置（１）のプログラムで各パスの幅付けを計算
し、必要幅を算出し、記憶装置（５１２５に格納する。
記憶装置２５は記憶装置（４）の結果より、末端パスか
ら順に、要求された幅付けをした電源線を決定する。こ
の時、ｒＶｃｃラインとＶｓｓラインとは接触しない」
等のチェックをしながら決定するため、「禁止条件を読
出しては結果のルートを書込む」手順を繰返す。なお、
仮パスの決定と各ブロックの面積計算は順序を逆にして
も良い。
ら順に、要求された幅付けをした電源線を決定する。こ
の時、ｒＶｃｃラインとＶｓｓラインとは接触しない」
等のチェックをしながら決定するため、「禁止条件を読
出しては結果のルートを書込む」手順を繰返す。なお、
仮パスの決定と各ブロックの面積計算は順序を逆にして
も良い。
上記においては記憶装置２１〜２５は別々の記憶装置の
ように示しているが、通常のシステムとしては、２１〜
２５の記憶装置は同一の装置（例えば磁気ディスク）上
に領域を分割して作られることが多い。
ように示しているが、通常のシステムとしては、２１〜
２５の記憶装置は同一の装置（例えば磁気ディスク）上
に領域を分割して作られることが多い。
第３図Ａに実施例のフローチャートを示している。この
フローに従い、第３図ＢのＣＭＯＳ回路ブロックＳ、−
３，のブロックに電源線を自動配線する例を以下に説明
する。
フローに従い、第３図ＢのＣＭＯＳ回路ブロックＳ、−
３，のブロックに電源線を自動配線する例を以下に説明
する。
ｉ）まず、前記図形情報のうち、ブロックの形状情報を
用い、各ブロックＳ、−ｗｓ、の面積を計算する。ここ
で、前記のように、 Ｉｃｅ＝ｋ −５（ｋは定数） が成り立つものとして、各ブロックの電流１ ｃｃを計
算し、電流値１１〜■６を求める。
用い、各ブロックＳ、−ｗｓ、の面積を計算する。ここ
で、前記のように、 Ｉｃｅ＝ｋ −５（ｋは定数） が成り立つものとして、各ブロックの電流１ ｃｃを計
算し、電流値１１〜■６を求める。
ｉｉ ）全ブロックＳ、−ｗｓ、の仮結線を行なう。こ
こで、通常の電子計算機による自動配線を用い、ブロッ
ク間配線を２Ｎの導体（例えばＡＡ）で各層毎に水平（
Ｘ）方向／垂直（Ｙ）方向に割当て、両者の配線をスル
ーホールで行なうものとし、配線のピッチを１グリツド
とする仮想メツシュ上に、実際に必要な配線パターンを
割当てて結線していく。なお、この配線のピッチはＬＳ
Ｉのプロセステクノロジーで決るレイアウト・ルールの
パターン幅と間隔の和である。
こで、通常の電子計算機による自動配線を用い、ブロッ
ク間配線を２Ｎの導体（例えばＡＡ）で各層毎に水平（
Ｘ）方向／垂直（Ｙ）方向に割当て、両者の配線をスル
ーホールで行なうものとし、配線のピッチを１グリツド
とする仮想メツシュ上に、実際に必要な配線パターンを
割当てて結線していく。なお、この配線のピッチはＬＳ
Ｉのプロセステクノロジーで決るレイアウト・ルールの
パターン幅と間隔の和である。
ｉｔｉ ）パッドに遠いパスから順に電流値１１〜■６
を加算して、幅付けを行なう。このとき、通常の計算機
による自動配線で行なう関係で、幅付けはグリッドの整
数倍で出来るパターン幅になる。
を加算して、幅付けを行なう。このとき、通常の計算機
による自動配線で行なう関係で、幅付けはグリッドの整
数倍で出来るパターン幅になる。
その後は通常の自動配線と同様であり、各ブロック内の
パターン情報であるブロックセルパターン情報とブロッ
ク間の信号線の配線情報（通常の自動配線の手法で得る
）と本実施例で得た電源線配線情報を合成し、ＬＳＩパ
ターンデータを作製する。
パターン情報であるブロックセルパターン情報とブロッ
ク間の信号線の配線情報（通常の自動配線の手法で得る
）と本実施例で得た電源線配線情報を合成し、ＬＳＩパ
ターンデータを作製する。
本発明の自動配線方式は全自動で電源線を含む回路ブロ
ック間の全配線の自動化を可能とし、電源線を最適に設
計することができるので、パターン面積の無駄がなく、
集積度の向上が可能になる。
ック間の全配線の自動化を可能とし、電源線を最適に設
計することができるので、パターン面積の無駄がなく、
集積度の向上が可能になる。
しかも、本発明の自動配線方式は従来の自動配線プログ
ラムに特別の情報を付は加えることなく実行できる利点
があり、従来の自動配線プログラムに組込み易い。
ラムに特別の情報を付は加えることなく実行できる利点
があり、従来の自動配線プログラムに組込み易い。
第１図は本発明の概念を示すフローチャート、第２図は
本発明の実施例のブロック構成図、第３図へは本発明の
実施例の流れ図、第３図Ｂは本発明の実施例の計算及び
配線を示す図、第４図は従来例１のノドターンを示す図
、第５図は従来例２のパターンを示す図 主な符号 ２１〜２５：記憶装置（１）〜（５） ２６：ＣＰＵ Ｖｃｃ：高位の電源 Ｖｓｓ：低位の電源 ａ〜ｈ：回路ブロック ａ′〜ｈ′：回路ブロック 発明のフローチャート 第１図 発明のブロック構成図 第２図 ＊旋削の流、ｔｔ図 第３図Ａ 実施例の計算と配線図 第 ３ 図 Ｂ 従来例１のパターン 従来例２のパタ
ーン第４図 第５図
本発明の実施例のブロック構成図、第３図へは本発明の
実施例の流れ図、第３図Ｂは本発明の実施例の計算及び
配線を示す図、第４図は従来例１のノドターンを示す図
、第５図は従来例２のパターンを示す図 主な符号 ２１〜２５：記憶装置（１）〜（５） ２６：ＣＰＵ Ｖｃｃ：高位の電源 Ｖｓｓ：低位の電源 ａ〜ｈ：回路ブロック ａ′〜ｈ′：回路ブロック 発明のフローチャート 第１図 発明のブロック構成図 第２図 ＊旋削の流、ｔｔ図 第３図Ａ 実施例の計算と配線図 第 ３ 図 Ｂ 従来例１のパターン 従来例２のパタ
ーン第４図 第５図
Claims (3)
- （１）論理情報と図形情報を用いて、電源線を幅なしパ
スで仮配線する処理と、 各回路ブロックを流れる電流値を算出し、図形情報又は
論理情報を用いて、各回路ブロックに流れる電流値を求
める処理と、 各パスについて電流値に比例した幅を決定する処理と、 末端のパスから順に幅つけを行なう処理とを含み電源線
を自動配線することを特徴とする自動配線方式。 - （２）前記電流値の算出が図形情報を用いて各回路ブロ
ックの面積を計算し、それに基づき回路ブロックに流れ
る電流値を求める処理により行なわれることを特徴とす
る特許請求の範囲第１項記載の自動配線方式。 - （３）前記電流値の算出が論理情報を用いて各回路ブロ
ックのトランジスタ数或いはゲート数を計算しそれに基
づき回路ブロックに流れる電流値を求める処理により行
なうことを特徴とする特許請求の範囲第１項記載の自動
配線方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260489A JP2521041B2 (ja) | 1985-11-20 | 1985-11-20 | 集積回路における配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260489A JP2521041B2 (ja) | 1985-11-20 | 1985-11-20 | 集積回路における配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62120043A true JPS62120043A (ja) | 1987-06-01 |
| JP2521041B2 JP2521041B2 (ja) | 1996-07-31 |
Family
ID=17348673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260489A Expired - Lifetime JP2521041B2 (ja) | 1985-11-20 | 1985-11-20 | 集積回路における配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2521041B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173633A (ja) * | 1987-12-26 | 1989-07-10 | Rohm Co Ltd | Ｌｓｉ電源線のｃａｄレイアウト方法 |
| JPH03204958A (ja) * | 1989-10-17 | 1991-09-06 | Toshiba Corp | 半導体集積回路の電源配線設計方法及び電源配線設計装置 |
| JPH0653211A (ja) * | 1991-01-22 | 1994-02-25 | Nec Corp | 樹脂封止型半導体集積回路 |
| US6862716B2 (en) | 2002-08-05 | 2005-03-01 | Nec Electronics Corporation | Method for designing interconnects in an LSI |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166743A (ja) * | 1982-03-29 | 1983-10-01 | Nec Corp | マスタ−スライス基板 |
-
1985
- 1985-11-20 JP JP60260489A patent/JP2521041B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166743A (ja) * | 1982-03-29 | 1983-10-01 | Nec Corp | マスタ−スライス基板 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173633A (ja) * | 1987-12-26 | 1989-07-10 | Rohm Co Ltd | Ｌｓｉ電源線のｃａｄレイアウト方法 |
| JPH03204958A (ja) * | 1989-10-17 | 1991-09-06 | Toshiba Corp | 半導体集積回路の電源配線設計方法及び電源配線設計装置 |
| JPH0653211A (ja) * | 1991-01-22 | 1994-02-25 | Nec Corp | 樹脂封止型半導体集積回路 |
| US6862716B2 (en) | 2002-08-05 | 2005-03-01 | Nec Electronics Corporation | Method for designing interconnects in an LSI |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2521041B2 (ja) | 1996-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |