JPH0653211A - 樹脂封止型半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】樹脂封止型半導体集積回路の熱サイクル試験で
のスライドに強い配線層構造を得ること。 【構成】配線層にスリットＳを設けて実効幅を狭くする
ことによってスライドを防止する。チップの隅からの距
離に応じて、スリットの密度を粗にするとともに配線層
の合計幅を狭くすることによって配線層の占有面積を低
減を企る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、樹脂封止型半導体集積
回路に関する。

【０００２】

【従来の技術】半導体集積回路のチップ（以下半導体チ
ップという）では、外部から供給される電源電位を内部
の回路節点まで供給するのに、ボンディング・パッドか
らひいたアルミニウムや銅等の金属膜または合金膜から
なる配線層を電源配線または接地配線として用いる。此
の様な電源配線または接地配線は、低抵抗である必要性
と、エレクトロ・マイグレーションによる断線までの寿
命を実用的な長さにする必要性とがあり出来るだけ幅広
に作られる。そして、リードとボンディング・パッドと
を接続するワイヤーが絡まないようにボンィングパッド
はチップの周辺部に配置される。配線層は、リン（Ｐ）
を含有させたガラス（ＰＳＧ）や窒化シリコン等の硬質
のパッシベーション膜で被覆され、水分（湿気）による
腐食を防ぐ。それから、半導体チップはアイランドと呼
ばれる金属板に導電性物質で接着され、リードとワイヤ
ーで結線されたあと、樹脂封止される。

【０００３】パッシベーション膜は、前述した水分を防
ぐだけでなく、封止樹脂などに含まれる汚染物質から集
積回路素子を保護しているが、その厚さは約１μｍまた
はそれ以上の値に設計される。そうすると、１９８４
年，８月に発行された米国特許明細書ＵＳＰ４，４６
７，３４５に述べられているように、配線層上でパッシ
ベーション膜のクラックが発生するという問題があっ
た。このクラックは配線層上でパッシベーション膜のグ
レインサイズが大きくなることに起因しているが、配線
層の幅を５０μｍ未満にすることで解決される。

【０００４】また、樹脂封止などの組立工程において
も、パッシベーション膜のクラック、配線層のスライド
や破壊が発生する。この現象は半導体チップと封止樹脂
の熱膨張係数の相違によるものであるが、国際公開公報
ＷＯ ９１／００６１６号に記載されているように、
半導体チップのコーナー部における配線層の実効幅を１
０μｍ以上、４０μｍ以下にするためにスリットを設け
ることによって解決される。

【０００５】

【発明が解決しようとする課題】更に、このような配線
層のスライドや破壊現象は、樹脂封止後に行なわれる温
度サイクル試験（車載用や砂漠など熱的に厳しい環境下
の使用に対する信頼性の確認を行なうための試験）によ
っても発生するが、日本国公開特許公報 昭６２−１７
４９４８号に開示されるように、配線層の幅を５μｍ以
下にすることによって解決される。しかし、配線層の幅
を細くするだけでは、エレクロ・マイグレーションによ
る断線が生じ易くなるので、１本の幅の広い金属配線を
並列に配置された複数の細い配線層で構成するのであ
る。この手法は、５μｍ以下の細い配線層を複数本並列
に配置するので、配線層がチップ表面に占める割合が大
きくなり、集積度の向上に対して障害となる欠点があ
る。

【０００６】ところで半導体集積回路の技術分野には、
大規模化と微細化との一貫したトレンドが認められる。
例えば半導体メモリでは、製品一素子あたりのビット数
が数年間に四倍のペースで増える大規模化が進行する一
方、それに伴うチップ面積の増加は、構成要素の微細化
によってせいぜい二倍以下に留まっている。

【０００７】また、電源電流はビット数に拘らずほぼ１
００ｍＡと一定になってきているのが実情である。ま
た、配線層の厚さは、ビット数の増大に伴なって薄くな
る傾向にある。エレクトロ・マイグレーションは電流密
度に依存しているので、電源配線や接地配線を構成する
配線層の幅（複数の配線層を並列に配置して一本の幅の
広い配線層に置きかえる場合には合計幅）は、ビット数
の増大に伴なって小さくすることはできない。言い替え
ると、電源配線や接地配線は集積度の向上を企る上で障
害になっている。このような問題は電源配線や接地配線
とボンディング・パッドの組を複数設けることによって
回避しうる。ところで、ビット数の増大などの大規模化
に伴なってリード数も必然的に増加するが、パッケージ
当りのリード数には制限がある。従って、前述の回避策
は好ましくない。

【０００８】樹脂封止型半導体装置における配線層のス
ライドや破壊の防止策としては、上述した配線層の幅を
細くするほか次のようなものが知られている。

【０００９】まず、パッシベーション膜をポリイミド膜
でコーティングする手法がある。これは当初アルファ線
によるソフト・エラーを防止するために始められた手法
であったが、思わぬ副産物として、パッシベーション膜
と配線層との構造体に加わる応力が緩和されて配線層の
スライドや破壊防止に効果がることが判っている。しか
しこれには、ポリイミド膜をコーティングする工程が増
加する欠点がある。

【００１０】次に、カバー膜の平坦化をあげることがで
きる。すなわち、ＰＳＧ膜などの耐湿性があるが平坦性
の劣る慣用のパッシベーション膜をつけたのち、ＳＯＧ
膜を形成して表面の平坦性を改善する。このようにする
と確かに配線層が破壊されることは少なくなる。その理
由は、ポリイミド膜のような応力の緩和ではなく、配線
層側面に於けるパッシベーション膜のカバーレッジが低
く膜厚が小さい部分にＳＯＧが充填されて、機械的な強
度が増すからである。しかしこの手法もまた、工程が増
加する欠点を持っている。

【００１１】これら二手法は、従来技術の主流にはなっ
ていない。それは、前述の工程数増加という経済的な理
由だけでなく、製造業者がたまたまポリイミド・コート
も、カバーレッジの良いパッシベーション膜の形成方法
も持ちあわせていないと言う技術的な理由の他、ポリイ
ミド膜や平坦なカバー膜の前述の効果に気付いていない
などの理由があってのことだと思われる。

【００１２】従来技術の主流と言うべき手法は、配線層
の破壊が起るチップの四隅及び周辺には配線を設けない
と言うものである。そういった場所は配線層の破壊が起
る場所としては忌み嫌われ、ともかく破壊される危険を
少しでも回避しようとして、そこにはボンディング・パ
ッド、必要最小限の配線層のみが配置されるのが常であ
った。この手法には、周辺部に無駄な場所が出来るため
チップの面積が大きくなることと、必用最小限に配置し
た配線層等が破壊されない保障がないという問題があ
る。

【００１３】したがって、本発明の目的は、特別な工程
の追加をせずに実現できかつ細い配線層を並列に配置し
て電源配線等を構成することによる集積度の阻害を緩和
できる樹脂封止型半導体集積回路を提供することにあ
る。

【００１４】

【課題を解決するための手段】本発明の樹脂封止型半導
体集積回路は、半導体チップの最寄りの一隅からの距離
に応じて合計幅が不連続的に狭くなる配線層および前記
距離に応じて前記配線層を幅方向に複数の部分に区切る
手段からなる電源配線または接地配線を有している。前
記配線層はパッシベーション膜で被覆される。前記配線
層を区切る手段は、好ましくは、パッシベーション膜の
厚さの少なくとも２倍の幅を有するスリットである。

【００１５】

【作用】配線層のスライドは半導体チップの隅に近いほ
ど更には幅が広いほど起り易い。配線層はスリットなど
によって区切られているので、スライドをひき起こす応
力に対しては実効幅が小さくなる。従ってスライドを防
止できる。同時に前記一隅からの距離に応じて配線層の
幅が不連続的に狭くなっているので電源配線等の占有面
積を少なくできる。

【００１６】

【実施例】図１および図２を参照して本発明の第１の実
施例について説明する。

【００１７】図１では、便宜上、パッケージの封止樹脂
は図示せず、パッシベーション膜１１０についてはその
端部の位置を２点鎖線で示すだけに留めた。

【００１８】６．０ｍｍ×１５．４ｍｍの長方形のＰ型
シリコン単結晶基板１０１の表面領域にＮウェル１０２
が設けられている。また、選択的に形成されたフィール
ド酸化膜１０３によって活性領域１０６Ｎ，１０６Ｐが
区画されている。活性領域１０６Ｎ，１０６Ｐの表面に
は図示しないゲート酸化膜が設けられている。ゲート電
極１０４は、活性領域１０６Ｎ，１０６Ｐ上をゲート酸
化膜を介して横断する枝部分１０５を有する形状のポリ
シリコン膜などで構成される。活性領域１０６Ｎおよび
１０６Ｐにはゲート電極１０４の枝部と自己整合的にそ
れぞれＮ型ソース・ドレイン領域およびＰ型ソース・ド
レイン領域が形成されている。フィールド酸化膜１０３
ないしゲート電極１０４が設けられたＰ型シリコン単結
晶基板を覆って層間絶縁膜１０７が設けられている。配
線層１０８Ａ−１，１０８Ａ−２，…、ボンディング・
パッド１０９Ａ，１０９Ｂ，１０９Ｃは全て層間絶縁膜
１０７に被着された厚さ１μｍのＡｌ−Ｓｉ（Ｓｉ含有
率１％）合金膜である。Ｃ１はＡｌ−Ｓｉ合金膜とゲー
ト電極１０４とを結ぶスルーホール、Ｃ２はＡｌ−Ｓｉ
合金膜とソース・ドレイン領域（１０６Ｎまたは１０６
Ｐ）とを結ぶスルーホール、Ｃ３はＡｌ−Ｓｉ合金膜と
Ｎウェル１０２またはＰ型シリコン単結晶基板１０１と
を結ぶスルーホールである。パッシベーション膜１１０
はボンディング・パッド１０９Ａ，…の中央部を除き、
半導体チップのほぼ全面を覆う厚さ１μｍの窒化シリコ
ン膜、封止樹脂１１１はエポキシ樹脂と充填材との混合
物である。 ボンディング・パッド１０９Ａ，１０９Ｂ
および１０９Ｃの面積はいずれも約１２０μｍ×１２０
μｍであるが、それぞれ図示しないワイヤーで図示しな
い電源端子として使用されるリード、接地端子として使
用されるリードおよび信号入力端子として使用されるリ
ードに接続される。

【００１９】半導体チップの一隅の近傍に配置されたボ
ンディング・パッド１０９Ａにつながる電源配線は方形
状の半導体チップの短辺に沿って配置され、スリットＳ
Ａによって区切らえた２つの配線層１０８Ａ−１および
１０８Ａ−２からなる幅広本体部を有している。配線層
１０８Ａａは配線層１０８Ａ−２から枝分れしてＣＭＯ
Ｓインバータに電流を供給する。配線層１０８Ａ−１，
１０８Ａ−２，１０８Ａ−３，１０８Ａｂおよび１０８
Ａｃの幅はいずれも約１０μｍ、スリットＳＡの幅は２
μｍないし６μｍ、好ましくな４μｍである。

【００２０】ボンディングパッ１０９Ｃにつながる信号
入力配線は、幅５μｍの配線層１０８ｃでありＣＭＯＳ
インバータのゲート（１０４）に接続される。

【００２１】ボンディング・パッド１０９Ｂにつながる
接地配線はスリットＳＢによって区切られた２つの配線
層１０８Ｂ−１および１０８Ｂ−２からなる幅広本体部
を有している。配線層１０８Ｂａおよび１０８Ｂｂは接
地配線の幅広本体部から枝分れしてそれぞれＰ型シリコ
ン単結晶基板およびＣＭＯＳインバータの接地端に接続
されている。同様に配線層１０８Ｂｃおよび１０８Ｂｄ
はそれぞれ接地配線の幅広本体部および幅狭本体部（配
線１０８Ｂ−３）から枝分れしてＣＭＯＳインバータの
接地端に接続されている。配線層１０８Ｂ−１，１０８
Ｂ−２および１０８Ｂ−３の幅はいずれも約１０μｍ、
スリットＳＢの幅は２μｍないし６μｍ、好ましくは４
μｍである。

【００２２】ＣＭＯＳインバータの出力配線はスリット
ＳＤで区切られた幅１０μｍの配線層１０８Ｄ−１およ
び１０８Ｄ−２を有している。このＣＭＯＳインバータ
の負荷が複数あるときは、消費電流に見合った適当な幅
の配線層に枝分れしてそれぞれの負荷に供給される。

【００２３】配線層のスライドは、幅が広いほどおよび
半導体チップの隅に近いほど起り易い。面積６．０ｍｍ
×１５．４ｍｍ、厚さ０．４ｍｍの半導体チップを３５
０ｍｉｌのＳＯＪ（スモール・アウトライン・パッケー
ジ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ））
に封止して行なった熱サイクル試験に基づいて推定した
配線層の幅の上限Ｗｍａｘ（μｍ）と最寄りの一隅から
の距離Ｘ（μｍ）との関係を図３に示す。直線Ａは、Ｘ
＝８２Ｗｍａｘ−１４４５、で与えられる。言い替える
と、配線層の幅Ｗとして、不等式Ｗ≦１７．６＋／８２
を満足するように設定すれば、熱サイクル試験による配
線層のスライドを避けることができる。

【００２４】上述した実施例では全ての配線層の幅は１
０μｍ以下であるので、スライドは防止できる。また、
電源配線や接地配線のように消費電流の大きい配線は、
電流が供給されるボンディング・パッドの近くでは合計
幅が大きくなっているが、、適宜枝分れ配線によって逐
次負荷に電流を分流しているのでボンディング・パッド
から離れるにつれて合計幅は狭くなっている。従って、
エレクトロ・マイグレーションによる寿命を確保しつ
つ、細い配線層を単に並列に配置することによる集積度
の阻害を緩和できる。

【００２５】なお、図１ではボンディング・パッド１０
９Ｂは半導体チップの隅からかなり離れて設けられてい
るので、配線層にスリットＳＢを設けなくても良いよう
に見受けられるかも知れない。しかし、一般的にいえ
ば、接地配線用のボンディング・パッドは必ずしも隅か
ら離れて配置される訳ではないので、スリットを設けた
例を示したのである。

【００２６】図４は本発明の上述の実施例の変形を概略
的に示す平面図である。前述の実施例では、電源配線に
ただ１つのＣＭＯＳインバータが接続されている例をあ
げて説明した。この実施例の変形は、電源配線に複数の
負荷が接続される場合に好適である。電源用のボンディ
ング・パッド２０９Ａの寸法および半導体チップ上の位
置は一実施例のボンディング・パッド１０９Ａと同じで
ある。配線層２０８Ａａ，２０８Ａｂおよび２０８Ａｃ
はそれぞれは配線層１０８Ａａ，１０８Ａｂおよび１０
８Ａｃに対応している。電源配線の本体部はボンディン
グ・パッド２０９Ａに隣接する領域Ｉ（半導体チップの
一隅から約２００〜４００μｍの領域）で、スリットＳ
により幅５μｍの複数の配線層２０８Ａ−１に区切られ
ている。半導体チップの一隅から約４００〜７００μｍ
の領域ＩＩでは、スリットＳにより、幅７．５μｍの配
線層２０８Ａ−２に区切られている。領域ＩＩの隣りの
領域ＩＩＩでは幅１０μｍの配線層２０８Ａ−３に区切
られている。枝分れした配線層２０８Ａｄ（幅は７．５
μｍ）は図示しない負荷に接続される。このようにし
て、半導体チップの隅およびボンディング・パッドから
離れるにつれて区切られた部分の幅は大きくなるが、半
導体チップの隅から離れているのでスライドを起こす危
険は増加しない。

【００２７】以上の説明において、スリットの幅は小さ
くした方が配線の占有面積を小さくできる。しかし、パ
ッシベーション膜の厚さ（通常約１μｍ以上）の２倍以
下にすると、スリットの部分でパッシベーション膜にボ
イドが生じ易くなり、機械的に弱くなりクラックが生じ
パッシベーション効果が損われる恐れがある。また、配
線層の材料としては、Ａｌ−Ｓｉ合金膜に限らず、Ａｌ
−Ｓｉ−Ｃｕ合金膜など、半導体集積回路に一般に使用
されている金属膜や合金膜を使用することができる。ま
た、スリットに限らず、配線層を局所的に薄くした凹部
でもよい。パッシベーション膜も窒化シリコン膜に限ら
ず、シリコンオキシナイトライド膜などを使用してもよ
い。更に、実施例は金属配線が一層であるが、多層配線
構造半導体集積回路に本発明を適用し得ることは当業者
にとって明らかであろう。

【００２８】

【発明の効果】以上説明したように本発明は、樹脂封止
型半導体集積回路のパッシベーション膜で被覆される電
源配線等を、半導体チップの最寄りの一隅からの距離に
応じて合計幅が不連続的に狭くなる配線層で構成し、前
述の距離に応じて配線層を幅方向に複数の部分に区切る
ことにより、配線層のスライドを防止するとともに電源
配線等の占有面積を少なくすることができるという効果
がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す平面図である。

【図２】図１のＸ−Ｘ線拡大断面図である。

【図３】半導体チップの隅からの距離と配線層の幅の上
限との関係を示すグラフである。

【図４】本発明の第２の実施例を示す平面図である。

【符号の説明】

１０１ Ｐ型シリコン単結晶基板 １０２ Ｎウェル １０３ フィールド酸化膜 １０４ ゲート電極 １０５ ゲート電極の枝部分 １０６Ｎ，１０６Ｐ 活性領域 １０７ 層間絶縁膜 １０８Ａ−１，１０８Ａ−２，１０８Ａ−３，１０８Ｂ
−１，１０８Ｂ−１，１０８Ｂ−２，１０８Ｂ−３
配線層 ２０８Ａ−１，２０８Ａ−２，２０８Ａ−３ 配線層 １０９Ａ，１０９Ｂ，１０９Ｃ，２０９Ａ ボンディ
ングパッド １１０ パッシベーション膜 １１１ 封止樹脂 Ｃ１〜Ｃ３ スルーホール Ｓ，ＳＡ〜ＳＤ スリット

Claims (3)

【特許請求の範囲】
1. 【請求項１】 層間絶縁膜を有する方形状の半導体チッ
   プと、 前記層間絶縁膜に選択的に被着され、前記半導体チップ
   の最寄りの一隅からの距離に応じて合計幅が不連続的に
   狭くなる配線層および前記一隅からの距離に応じて前記
   配線層を幅方向に複数の部分に区切る手段からなる電源
   配線または接地配線と、 前記配線層の設けられた層間絶縁膜を被覆するパッシベ
   ーション膜とを有することを特徴とする樹脂封止型半導
   体集積回路。
2. 【請求項２】 前記配線層を区切る手段は幅が前記パッ
   シベーション膜の厚さの少なくとも２倍のスリットであ
   る請求項１記載の樹脂封止型半導体集積回路。
3. 【請求項３】 前記パッシベーション膜はシリコンオキ
   シナイドライド膜または窒化シリコン膜である請求項１
   記載の樹脂封止型半導体集積回路。