JPH03204958A - 半導体集積回路の電源配線設計方法及び電源配線設計装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は、コンピュータを用いた半導体集積回路の電
源配線設計方法及び電源配線設計装置に関する。

（従来の技術） 大規模集積回路のレイアウト設計には、コンピュータを
用いたレイアウトシステムが広く利用されている。そし
て、従来用いられているレイアウトシステムにおいては
、レイアウト処理の手順はフロアプランによってチップ
上の概略レイアウトを決定し、電源線やクロック等の特
種配線の経路を決定し、それらのフロアプランに従って
一般のセルの配置の詳細を決定し、配線を行なうように
している。

従来より一般配線については、各種の自動配線アルゴリ
ズムが提案され利用されている。しかしながら、電源配
線に関しては、一般信号と異なり、各部分によって流れ
る電流が異なり、配線幅を変化させる等の必要があるた
めに自動設計化するのが難しく、提案されている電源配
線設計方法は数少ないが、流れる電流量に応じて配線幅
を変化させる電源配線を行なう例として、（ＶＬＳＩ　
８５：　Ｐｒｏｃ、　ＩＦＩＰ　ＴＣＩＯ／ＷＧＬ０．
５　ｆＮＴ’Ｌ　Ｃ０ＮＦ、　ｏｎ　ＶＬＳｌ、　ｐｐ
３８９−３９９．　Ｔｏｋｙｏ　ＪＡＰＡＮ、Ａｕｇ、
　１．９８５）に旧ｒｉｃｈ　Ｌａｕｔｈｅｒ　　によ
り提案されている、”ＣＨＡＮＮＥＬ　ＲＯＵＴＩＮＧ
　ＩＮ　Ａ　ＣＥＬＬ　ＥＮＶＩＲＯＭＥＮＴ”　　と
題された報告がある。

この報告の中では、金属−層間線が前提とされ、電源・
グランド配線の構造について特別なツリー構造を考え、
相互にショートを発生しないように決められている。ま
た、配線幅については、その電源・グランド配線に流れ
る電流を予測して決定する方式が提案されている。

これに対して、ゲートアレイ等においては、上記の方式
とは異なった電源・グランド配線方式が採用されている
。第３図に示すようなゲートアレイによく利用される電
源・グランド配線の方式はマクロセルと呼ばれる、あら
かじめ設計された単位機能の要素を列状または行状に配
列し、その上に電源線、グランド線を通す方式である。

そして、スタンダードセル方式の場合にはマクロセル上
に電源線、グランド線が作り付けられており、マクロセ
ルを側面を接して並べるだけで電源・グランド配線が完
成するように工夫されていることもある。

このようなゲートアレイやスタンダードセル方式の半導
体集積回路の製造においてはほとんどの場合、２層以上
の金属配線層が利用されるために電源・グランド配線に
おいても垂直方向を第１配線層、水平方向を第２配線層
等と分けて利用する場合が多い。

ところで、ゲートアレイやスタンダードセル方式の集積
回路の設計においては、配線に利用できるスペースが少
ないために電源・グランド配線の幅もできる限り狭くす
ることが望ましい。しかし、配線の幅があまり狭くなる
と、エレクトロマ′イグレーションの危険等のために十
分な電流を流せない問題や、電源・グランド電位の変動
が配線抵抗により起こる問題があった。

このような問題を避けるためには、第１３図に示すよう
な本来の電源・グランド配線４４．４５に垂直に他の層
の配線４６．４７で電源補強を行なう手法が利用されて
いる。しかしながら、このような電源補強も配線のため
のスペースを必要とするので、特性上も信頼性上も問題
のない範囲で最少限にする必要があり、自動化の困難な
設計上のステップとなっており、このために、多くの場
合、設計者がグラフィックエディタ等を利用して人手に
より配線設計を行なわなければならなかった。

ところで、半導体集積回路の消費電力、電源線に流れる
電流量はチップ内の各領域において変動があるので、そ
のチップ内での消費電力分布に従って電源補強を行なう
ことができれば、配線に利用できるスペースの有効活用
ができる。

このような消費電力情報を負荷容量やトランジスタの寸
法、スイッチングの頻度等から正確に予測する手法につ
いては、昭和６０年度の電子通信学会、１（導体・材料
部門全国大会の２−６７で、堀親宏らが発表した［論理
回路のスイッチング確率」や、Ｃａｒｖｅｒ　Ｈｅａｄ
らの著書＋Ｉｎｔｒｏｄｕｃｔｉｏｎｔｏ　　ＶＬＳＩ
　　ｓｙｓｔｅｍｓ　”　　Ａｄｄｉｓｏｎ−Ｗｅｓｌ
ｅｙ　　１９８０の３４０頁等に一部その手法の原理が
紹介されているが、これらの原理をＣＡＤシステムとし
て統合し、設計者か容易に利用できるようにするには種
々の技術的困難かあった。

このため、実際には、このような予測手段が設計に利用
されることは少なく、多くの場合、設計者か人手により
論理回路の各部分の消費電力を計ｐして電源・グランド
配線の幅を決定していた。

しかも、ゲートアレイ、スタンダードセル方式の２１′
導体集積回路の設計においては、自動レイアウトをかな
り利用するために、論理回路の各部分とレイアウトされ
た部分との相互関係が不明確となり、人手により配線設
計、電源・グランド配線の幅の決定を行なう場合にはレ
イアウトの各部分の消費電力推定か難しくなり、設計上
の失敗が起こりやすく、このような失敗を恐れてできる
限り多数の電源補強を配線後に行なうようにしているが
、この効果は必ずしも定量的に検証されたものではなか
った。

さらに、従来より半導体集積回路の最適化手法としてＤ
ｏｎａｌｄ＾、　Ｃａ１ａｈａｎの著作である　−Ｃｏ
ｗ−ｐｕｔｅｒ−＾１ｄｅｄ　Ｎｅｔｗｏｒｋ　Ｄｅｓ
ｉｇｎ　　、　　ＭｃＧｒａｗ−Ｈｌｌｌ。

ＵＳＡ（１９７２）の第６章に見られるように、非線形
最適化技法等を使用した手法が提案されているが、これ
らは電源線やグランド線を対象とするものではなく、主
として回路の処理対象となる信号に着目して最適化を行
なうものであった。また回路の接続構造を変化させ、つ
まり新しく電源線を追加する等の変更により補強するよ
うな手法は考えられていなかった。このため、現実的な
電源線の最適化としては不十分なものであった。

（発明が解決しようとする課題） 以上のように従来の半導体集積回路の電源配線設計手法
では、ＡＳＩＣ等のレイアウト設計においては、チップ
上の消費電力の分布の偏在性に着］−１してチップ上で
の配線スペースを考慮して最適な配線、つまり必要以上
に電源線、グランド線を張らずに、しかも電気的特性や
寿命に十分対応できる電源・グランド配線紅路を決定す
るのは困難である問題点があった。

そこで、このような問題点を解決するためには、チップ
上の各領域の消費電力、最大電流量を精度良く計算する
手法、この各領域の消費電力、電流量から必要な電源・
グランド配線の形態を決定して自動的にレイアウトに実
現する手法や装置、さらには設計者が独自に判断できる
ようにインタラクティブ装置によく理解できるように表
示する手法や装置の開発が求められていた。

この発明は、このような従来の技術的な課題を解決する
ためになされたもので、チップ上の各領域の消費電力、
最大電流量を精度良く計算することにより電源・グラン
ド配線の最適化のための情報を設計者に与えることがで
き、また半導体基板上の各部分領域の消費電力や最大電
流量を精度良く推ｉ９１評価し、それらの電気的な量の
半導体基板上での分布に対応して自動的に最適な電源・
グランド配線を求めることができる半導体集積回路の電
源配線設計方法及び電源配線設計装置を提供することを
目的とする。

［発明の構成コ （課題を解決するための手段） この発明の半導体集積回路の電源配線設計方法は、半導
体基板上に仮想的な格子を設定し、この格子により分割
される前記半導体基板の各部分領域毎の電気的特性を抽
出し、得られた電気的特性を基に前記各部分領域毎の回
路特性を求め、この回路特性により求められた演算結果
を表示し、この表示された前記演算結果を基に電源配線
を設計するものである。

またこの発明の半導体集積回路の電源配線設計装置は、
半導体基板上に仮想的な格子を設定する格子設定手段と
、この格子設定手段により設定された仮想的な格子によ
り分割される前記半導体基板上の各部分領域の電気的特
性を抽出する電気的特性抽出手段と、この電気的特性抽
出手段により抽出された前記各部分領域の回路特性を求
める回路特性演算手段と、この回路特性演算手段により
求められた演算結果を表示する表示手段と、この表示手
段により表示された前記演算結果に応じて電源配線設計
を行なう電源配線設計手段とを備えたものである。

さらにこの発明の半導体集積回路の電源配線設計装置は
、半導体集積回路の電源・グランド配線の回路モデルを
試行的に生成する試行回路発生手段と、前記試行回路発
生手段の生成した回路モデルの各部分領域毎の電気的特
性を解析する解析手段と、前回生成した回路モデルに対
する前記解析手段による電気的特性の解析結果と今回生
成した回路モデルに対する前記解析手段による電気的特
性の解析結果とを比較して評価する比較手段と、前記比
較手段の比較評価結果に従って、回路モデルを所望の目
的に向くように改善する方策情報を生成して前記試行回
路発生手段に与える改善方策生成手段とを備えたものと
することができる。

（作用） この発明の半導体集積回路の電源配線設計装置では、格
子設定手段により半導体基板の領域を複数の部分領域に
分割し、各部分領域毎にそこに含まれるゲートの数、ト
ランジスタの寸法、ゲートの負荷容量、部分領域のゲー
トに関連するクロック周波数等の電気的特性を電気的特
性抽出手段により抽出する。

そしてこの電気的特性抽出手段の抽出した電気的特性を
基にして、回路特性演算手段により各部分領域毎に電源
線電位、電源電流、消費電力、発熱量等の回路特性を求
め、電力電流演算手段によりそこを流れる消費電力また
は電流値を求める。

そしてさらに、表示手段により、前記回路特性演算手段
の求めた各部分領域毎の演算結果、または前記演算結果
を前記半導体基板上の横列毎、縦列毎に積算し、前記半
導体基板」二の位置と対応させて表示する。

そして、この表示手段の表示する演算結果に応じて電源
配線設計手段が電源配線設計を行なう。

またこの発明の半導体集積回路の電源配線設計装置では
、試行回路発生手段により半導体集積回路の電源・グラ
ンド配線の回路モデルを試行的に生成し、この試行回路
発生手段の生成した回路モデルの各部分領域毎の電気的
特性を、解析手段によって解析する。

そして、試行回路発生手段が前回生成した回路モデルに
対する解析手段による電気的特性の解析結果と今回生成
した回路モデルに対する解析手段による電気的特性の解
析結果とを比較手段によって比較評価し、この比較評価
結果に従って、改善方策生成手段が回路モデルを所望の
目的に向くように改善する方策情報を生成して試行回路
発生手段に与える。

こうして、この試行手順を何度か繰り返すことにより、
電源・グランド配線の最適化設計を行なつＯ （実施例） 以下、この発明の実施例を図に基づいて詳説する。

一般に半導体基板のチップ領域を複数の部分領域に分割
することによってチップ上での消費電力、電源電流の分
布の局所性を容易に表現できる。また部分領域における
消費電力、電源電流の計算には、その部分領域に含まれ
るゲートの数やトランジスタの大きさ、各配線の負荷容
量等の電気的特性パラメータが必要であるが、レイアウ
ト設計用ＣＡＤ装置では配置された素子の位置からその
ような電子回路情報が容易に検索できるようにデータベ
ースに格納されているために、この電子回路情報を検索
することにより電気的特性パラメータを容易に知ること
ができる。またＣＭＯ５回路技術においては、クロック
周波数に比例して消費電力が増加するために部分領域に
含まれるゲートに対応するクロックの周波数を知ること
が大切であるが、それも容易に行なえる。そして、これ
らの電気的特性パラメータを基にして各部分領域の消費
電力、電源電流は容易に計算することかできる。

さらに、得られた各部分領域毎の消費電力、電源電流を
直接チップ上の位置と対応させることができることも電
源・グランド配線の最適化設計を行なう上で大きな効果
がある。そして、多くのゲートアレイ・レイアウトＬＳ
Ｉのように電源線、グランド線をチップに垂直、水平に
格子状に配線する場合は、チップに対して水平軸、垂直
軸の部分区間を辺として対向するチップ辺までのスリッ
ト状の領域の消費電力、電源電流を知ることができた方
が、そのスリット状領域に電力を供給する電源線との関
連が明らかになり、便利であり、チップとの対応をとっ
ての処理も容易である。

このような理由から、この発明の実施例ではチップの水
平辺、垂直辺に対して設定された部分区間を積算して消
費電力、最大電流量、電源・グランドの電位変化をその
部分区間との対応において知ることができるようにする
。

さらに、上記のようにチップ上の各部分領域に供給され
る電力、電流を特定の形状の電源・グランド配線から供
給する場合を考えると、各部分領域の電圧−電流特性を
表現する素子と配線の抵抗を考えれば回路方程式を容易
に記述でき、配線上の電位、電流密度を容易に知ること
ができる。したがって、これらの情報から許容電流密度
、電圧降下を指定すれば、電源線の本数や配線幅、つま
り配線の抵抗をどのように設定すればよいか決定するこ
とができる。ただし、各部分領域の電圧電流特性を表現
する素子の非線形性等のために繰り返し改良による処理
が必要であり、また終了判断を行なう必要がある。

ところが、各部分領域における電源電圧と電源電流との
関係は、大局的に見るならば非線形な素子特性となって
しまう。このために、回路方程式を解こうとすると非線
形性のために解の収束性等で問題が起こる可能性が大き
くなる。

しかしながら、この問題においては、元来、電源の配線
を扱っており、回路の状態によって各点の電位がそう大
きく変化するとは考えられないので、近似的に別の方法
で想定した各部分領域の電位から計算した部分領域を通
過する電流と等価な電流源で置き換えて回路方程式を立
てることにより、容易に解析することができるようにな
る。

そして、正確な解析を行なうためには、逐次的な解析に
より繰り返し計算における前回の各点の電位から部分領
域を通過する電流と等価な電流源を作って線形化した解
析を行なうことによって誤差を少なくしていくことがで
き、このように線形化して等価電流源で置き換えること
により解析が非常に容易となる。

こうして得られた電位、電流分布を解析し、許容電圧降
下、エレクトロマイグレーションを考慮した許容電流密
度と解析結果の電位、電流分布の差から電源回路の配線
の抵抗値を変化させ、また新しい配線径路を生成して所
定の範囲に入れる必要があり、回路レイアウト設計に当
ってはこの操作を繰り返し行ない、最適な電源配線設計
を行なうのである。

上記の繰り返し操作の中では、抵抗値を変化させたり、
新しい電源配線径路を生成したりする必要がある。この
ためには、どの部分の配線抵抗を変化させたり、新しい
配線を追加したりすれば問題となっている部分、つまり
電源電位の降Ｆか所定の値より大きい部分や、電源配線
の電流密度が所定値より大きい部分等の電位や電流密度
を最も効果的に改善できるかという問題を解く必要があ
る。なお、この部分で作られた試行的な改善案は後で受
は入れられるどうか評価されることになる。

第１図はこのような考察の下に案出したこの発明の半導
体集積回路の電源配線設計装置の一実施例を示すブロッ
ク図であり、必要な情報を入力する入力部１と、設計対
象となるチップ上に仮想的な格子を設定して複数の部分
領域に分割する格子設定部２と、各部分領域毎にゲート
の数、トランジスタの寸法、ゲートの負荷容量、部分領
域のゲートに関連するクロック周波数等の電気的特性パ
ラメータを抽出する電気的特性抽出部３とを備えている
。また、電源線電位、電源電流、消費電力または発熱量
を求めるための回路方程式を作成する回路方程式作成部
４と、この回路方程式を解くための回路方程式解析部５
と、得られた演算結果を出力する出力部６と、演算結果
または求められたチップ上の縦横各列の全体的な積算値
を基に電源配線を設計する電源配線設計部７と、さらに
各部分領域毎の演算結果、さらにはチップ上に想定され
た縦横各列の全体的な積算値をチップ上の位置座標と対
応させて表示するグラフィック表示部８とを備えている
。

次に、上記の構成の半導体集積回路の電源配線設計装置
の動作について説明する。なお、この実施例の半導体集
積回路の電源配線設計装置の動作は、この発明の半導体
集積回路の電源配線設計方法の一実施例の説明ともなる
ものである。

第２図は第１図に示す半導体集積回路の電源配線設計装
置の動作を示すフローチャートであり、第３図は電源配
線設計を行なう半導体集積回路（チップ）９を示してい
る。

まず、ステップＳ１において、入力部１から電源配線設
計に必要な情報を入力し、格子設定部２により設計対象
チップの領域に対して縦横の仮想的な格子１０．１０を
設定して複数の部分領域に分割する。

ここで、部分領域への分割は、チップ母体の下地のトラ
ンジスタを途中で切断せず、かっできる限り論理ゲート
を含むように設定することが望ましい。また格子により
分割された部分領域内に含まれる電源線の電位が一様と
みなせる程度の大きさの格子により分割するのが望まし
い。

次にステップＳ２において、格子１０．１０により分割
された各部分領域１１に含まれている論理ゲート、トラ
ンジスタを抽出する。

ここで抽出された論理ゲート、トランジスタは部分領域
毎に分類しておく。このように、格子１０．１０により
分割される各部分領域１１に含まれるトランジスタ等を
抽出する操作は、このようなゲートアレイレイアウトシ
ステムがトランジスタ等を座標で分類された形でデータ
ベース内に保持しているために、比較的容易に実施でき
る。

次にステップＳ３において、各部分領域内の論理ゲート
の負荷を算出する。

この論理ゲートを流れる電流は、負荷の大きさに大きく
依存している。ただし、ＣＭＯ５技術を利用した場合に
は、配線の浮遊容量、及び負荷の容量が重要である。こ
こで、抽出された負荷の大きさは電流計算のステップで
利用される。

次にステップＳ４において、平均スイッチング確率を計
算する。つまり、ＣＭＯＳゲートアレイの場合、消費電
力はスイッチング確率に比例するため、所定の部分領域
に含まれる論理ゲートの平均的なスイッチング確率を計
算しておく必要がある。このスイッチング確率の計算方
法としては、最も直接的な方法として論理シュミレータ
を利用する方法がある。この方法では、所定のテスト系
列を論理シュミレータにかけ、すべてのゲートについて
シュミレーションにおいて発生するイベントの数を記録
しておく。

このようにしてシュミレーションをある時間続けていく
ことにより、各ゲート毎の所定時間内に起こったイベン
トの数を知ることができる。そして、次には、着目した
格子に含まれるゲートすべてのイベント数の総和をとり
、評価した時間で割ることにより平均イベント数が分か
り、スイッチング確率が計算できる。

これとは別に、部分領域に含まれる論理ゲートに信号を
供給しているフリップフロップのクロック信号の周波数
等から論理ゲートの平均スイッチング確率を計算するこ
ともできる。

次にステップＳ５において、次の電流計算のステップで
利用するためにすべての部分領域についてゲートを整理
し、電流計算用のパラメータのテーブルを準備する。

そして、以上のステップ８３〜Ｓ５は、すべての部分領
域１１についての平均スイッチング確率の計算が完了す
るまで繰り返し実行される（ステップＳ６）。

なお、ここまでのステップＳ２〜Ｓ６は電気的特性抽出
部３により実行される。

次のステップＳ７〜Ｓｌｌでは各部分領域１１を流れる
電源電流を計算し、各部分領域の電位、電源線を流れる
電流について回路方程式（節点方程式）を立てて、解析
処理する。ただし、ステッブＳ１１て繰り返し解析する
ようになっているか、これは各部分領域を流れる電流の
電流−電圧特性が必ずしもよく分かっていない場合でも
計算できるように繰り返し収束計算を行なうためである
。

なお、これらの処理は、回路方程式作成部４及び回路方
程式解析部５により実行される。

まず、ステップＳ７で各部分領域１１に対して電力消費
を計算するには、集積回路を構成するデバイス技術固有
の性質を利用する必要がある。例えば、６ＭＯ８技術に
おいては、ゲートがスイッチすることによる電力消費は
、次のように計算される。　Ｎｅ１ｌ　Ｈ，Ｅ、　Ｗｅ
ｓｔｅ　　等の著書’Ｐｒ１ｎｃｉｐｉｅｓ　ｏｆ　Ｃ
ＭＯ３ＶＬＳＩ　Ｄｅｓｉｇｎ：　　Ａ　　Ｓｙｓｔｅ
ｍｓ　Ｐｅｒｓｐｅｅｔｉｖｅ”　　ＡＴ＆Ｔ　Ｂｅ１
ｌ　Ｌａｂｏｒａｔｏｒｉｅｓ　ｌｎｃ、１９８５によ
れば、電力消費Ｐ６は次の式で表わされる。

Ｐａ　＝Ｃｔ、　”　ＶＤｎ’　・ｆ、　　・・・（１
）ただし、ＣＬは負荷容量であり、ＶＤＤは電源電圧、
ｆＰは入力方形波の反復周波数である。そして、これら
のパラメータはステップＳ３ないしステップＳ４で計算
されているために容易に各ゲトの消費電力が計算できる
。そして部分領域１１のすべてのゲートについて消費電
力を計算して総和をとることにより、部分領域内の消費
電力及び電流を計算できる。

ここで、ＶＤＤにどのような電位を仮定するかは、次の
ようにして行なうことができる。つまり、まず最初の繰
り返し計算においては、対象ＶＬＳＩの電源電圧を仮定
する。一般にチップに与えられる電源電圧とチップ内の
電圧降下により発生する内部での電源電位は近いので、
初期値としてチップに与えられる電源電位を利用するの
が計算効率及び収束性において有利である。

なお、次回からの計算においては、前回の計算から分か
った電源線の電圧降下を含めた電位を仮定する。

続くステップＳ８ては、回路方程式を作る。つまり、第
４図の等価回路に示したように各部分領域１１の４辺を
横切る電源線１２の抵抗値を電源線幅及び抵抗率等によ
り算出し７て決定する。ここで、電源線１２の形式とし
ては、チップ９上をグリッド状に覆う形式の場合を考え
たが、必ずしもこの形式に限られるわけてはない。また
見やすくるためにグランド側の配線については表示しな
かったが、同様の回路構成となる。そして、各電流源１
３の値は、前記ステップＳ７により得られた電流値を用
いる。

このステップＳ８で作成された回路方程式は、第５図に
示すような第４図の回路各部に対して、第４図の部分領
域１１の座標を（ＩＩＪ）、ただし、１≦ｌ≦Ｎ、１≦
ｊ：ｉ；Ｍであり、Ｎ、Ｍは縦横の格−ｆ分割とし、Ｉ
Ｉ、を各部分領域１１を流れる電流とし、さらに節点の
電位をＶｌ、とし、各部分領域１１の４辺に対応する抵
抗のアドミッタンスを５’　Ｉ−＋、＋、＋、＋　　：
　３／　＋、＋、＋、＋、＋　　：　Ｙ　＋＋＋冒、＋
、１；ｙ１１．。１．１．　ｌとして節点方程式を立て
ると、次の（２）式のようになる。

ｙｖ−ｔ　　　　　　・・・（２） ただし、■は節点電位Ｖ、Ｉのベクトルであり、１は枝
を流れる電流１．１のベクトルである。Ｙマトリクスは
各抵抗のアドミッタンスから構成されるアドミッタンス
行列である。

次のステップＳ９では、回路方程式（２）を解くことに
なるが、ここで（２）式の行列を整理すると、次の式（
３）のようになる。

ただし、■、は回路の周辺部の節点の電位に対応する電
位ベクトルであり、周辺部の抵抗がないとすれば電源電
位Ｅである。これに対応する電流ベクトル１１は周辺部
の節点からグランドに流入する電流であるが、この場合
には０である。Ｖｌは周辺部以外の節点の電位ベクトル
であり、抵抗による電圧降下のためにＥより低い電位と
なる。

また、Ｉ２は各節点からグランドに流れるステップＳ７
で仮定した電流の大きさであり、第４図では電流源１３
として表現されているものである。

上記の（３）式をＶｌについて解くと、次のようになる
。

Ｖ２−Ｙ２２−’１２　　Ｙ２２−’Ｙ２１Ｖｌ　−（
４）この（４）式によって電源の電位Ｖ、と各部分領域
１１をグランドに向かって流れる電流Ｉ２を！４えると
、各節点の電位Ｖ２を計算することができる。また周辺
部から電源線１２を介して回路内に流入する電流Ｉ。、
。、＋、１（ただし、１≦ｉ≦Ｎかつ、ｊ−１またはＭ
であるか、または、ｉ−１またはＮかっ、１≦ｊ≦Ｍで
ある）は、次のように表現される。

ｔＯ，ｏ、１．Ｉ　−Ｙｏ、ｏ、１．＋　　（Ｖｏ、ｏ
　　Ｖｌ、＋　）・・・（５） 次にステップＳ１０において、ステップｓ９で計算され
た電位ｖ２を各部分領域１１を流れる電流を計算するス
テップｓ７の仮定した節点電位に代入する。

そして、ステップＳｌｌにおいて、繰り返しを停止して
もよいかどうが判定し、前回に計算した電位ＶＩと今回
の計算による電位Ｖ１との差の２乗和が所定誤差以下に
なった場合に繰り返し計算を終了する。

次のステップＳ１２では、結果をグラフィック表示部８
に表示するか、前記（５）式によって電源から第４図の
等価回路に流入する電流を各周辺領域１４毎に知ること
ができ、この電流値を第６図に示したようにチップの概
略表示の周辺にグラフ表示する。

次にステップ３１３では、ステップＳ９．ＳｌＯで求め
られた演算結果またはこれと共にチップ９上の縦横各列
の全体的な積算値を基に電源配線を設計する。

第６図に示すものは、チップ９の概略表示の周辺４辺に
グラフの軸１５を記入し、ここに（５）式で算出した電
流値Ｉを曲線１６のようにグラフ化して表示したもので
ある。このチップ９の概略図には、単純化のために電源
側の配線のみを表示し、入出力セル上を第６図の太い線
で示す電源線１７がリング状に回っており、そこがら細
い電源線１８がチップ９の内部に電流を供給するように
表示している。

この表示態様は上記のものに限定されず、第２の表示方
法としては、エレクトロマイグレーション等から決まる
電源線の許容電流量と計算上決まる流入する電流量との
差を表示して設計者に第６図と同様な方法で知らせる表
示態様をとることもできる。

さらには、第３の表示方法としては、チップ９の内部で
の電源電圧の降下を各部分領域１．１毎に示すものがあ
り、第７図に示すようにチップ９の概略形状に重ねて各
部分領域１１の電圧降下を色調をもって示すこともでき
る。なお、各部分領域１１での電圧降下は式（４）を計
算することにより容易に得られる。

なお、演算結果としては、ステップＳ９　　ＳｌＯで求
められた電源線電位、電源電流の他に消費電力、発熱量
等も考えられる。

このようにして、この実施例では、チップ領域を仮想的
な格子により複数の部分領域に分割して、各々の部分領
域の電気的特性パラメータを求め、各部分領域における
電源線とグランド線との間を流れる電流−電圧特性及び
電源電位より回路方程式を立ててこれを解き、チップの
周辺４辺がら流れ込む電流を表示するようにしているた
め、チップの分割された水平方向、垂直方向いずれの位
置の電源線を太くしなければならないかを容易に識別す
ることができる。

また、以上述べてきた電源配線設計方法とチップ内の素
子の集合であるセルの概略配置を決定するフロアプラン
とを組み合わせることにより、局所的発熱を抑え、チッ
プ９内の発熱を均一化することが可能となる。

すなわち、電力消費の大きな回路方式、例えばＥＣＬ等
においては、チップ９上の局所的な電力消費によって起
こる発熱を避ける必要がある。そのために、この発明に
よって得られたチップ９上の各部分領域の消費電力ない
しはこの消費電力より所定の計算式を用いて求められた
発熱量の分布をグラフィック表示部８で表示し、設計者
がその表示を見ながらセルの配置を変更してチップ９全
体の消費電力あるいは発熱量の分布を均一化することが
できる。

さらに、この電源配線設計方法とセルの概略配置を計算
機を用いて自動的に決定する自動フロアプラン演算装置
を組み合わせることにより、同様にチップ９内の発熱量
を均一化することが可能となる。

すなわち、消費電力を算出するステップによって求めた
消費電力あるいはこれを用いて求められた発熱量の分布
から局所的に発熱の集中した領域からセルを取り出して
比較的発熱の少ない領域のセルと交換またはセルを移動
するステップをその発熱量が所定の許容範囲になるまで
繰り返し、発熱の均一化を図ることができる。

第８図はこの発明の他の実施例のブロック図であり、初
期配線状態および前回の配線状態からの改善方策をあら
かじめチップ種類等毎に定められた生成ルール、制約ル
ールに従って生成する改善方策生成部２４と、改善方策
および入力したレイアウトデータ、前回に生成した回路
モデルをもとに、新たに回路モデルを作成する試行回路
発生部２２と、発生した回路モデルを格納する試行回路
モデル格納部２３と、初期モデルや前回の回路モデルを
格納する回路モデル格納部２４と、試行回路モデル格納
部２３と回路モデル格納部２４との間でデータの転送を
制御するための転送器２５とを備えている。

また、与えられた回路を解析して電位、電流を求める解
析部２６と、試行回路のデータを解析するか、保存しで
ある回路モデルのデータを解析するかを切り替えるスイ
ッチ２７と、これに対応して解析結果を格納する場所を
切り替えるスイッチ２８と、試行回路解析結果を格納す
る試行回路解析結果格納部２９と、参照用回路及び元の
状態の回路の解析結果を格納するだめの回路解析結果格
納部２１０と、両格納部２９，２１０の間でデータ転送
する転送器２１１と、改善方策を施した回路と以前の回
路との間で改善があったかどうかを評価する比較部２１
２と、比較のための制約条件等のルールを格納する制約
ルール格納部２１３と、改善方策生成に必要な生成ルー
ルを格納する生成ルール格納部２１４をも備えている。

また、この装置全体の処理の順序、データの流れを制御
する制御部２１５と、得られた最小結果をレイアウトデ
ータの形式に変換する実レイアウトデータ生成部２１６
と、必要な情報を人力するレイアウトデータ人力格納部
１７をも備えている。

次に、上記構成の第２実施例の半導体集積回路の電源配
線設計装置の動作について説明する。

第９図は第２実施例の半導体集積回路の電源配線設計装
置の動作を示すフローチャートであり、まずステップＳ
２１てレイアウトデータ入力部２１７から電源配線設計
に必要な情報を入力し、以下に続く処理に適した構造に
してデータを格納しておく。

次に、ステップＳ２２において初期配線を生成する。初
期配線の生成は、第８図の生成ルール格納部２１４に格
納されたチップ形状等により決められたルールに従って
配線を発生する。第１０図はこのような初期配線の例で
あり、チップ９の周辺部に人出力バッド４１が並べられ
、その上に太い電源線４２、グランド線４３が規則的に
走り、セルの電源端子上に細い電源線４４、グランド線
４５を規則的に置き、各セルに電源を供給するようにな
っている。そこで、生成ルール格納部２１４にはこのよ
うな初期配線の発生手順を格納しておき、対象とする母
体によって改善方策生成部１に初期配線生成を指示して
初期配線回路を発生させるのである。

この初期回路の生成結果は、試行回路発生部２２におい
て取り扱いやすい回路解析用モデルに変換され、試行モ
デル格納部２３に格納される。

この初期配線モデル生成手順の詳しい流れは第１１図に
示しである。

まず、対象チップ９の領域に対して第３図に示すような
仮想的な縦横の格子１０を設定して複数の部分領域１１
に分割する（ステップ５３１）。

ここで、部分領域１１への分割は、下地であるチップ母
体９のトランジスタを途中で切断せず、かつできる限り
論理ゲートを含むように設定することが望ましい。また
格子１０により分割された部分領域１１内に含まれる電
源線の電位が一様とみなせる程度の大きさの格子により
分割するのが望ましい。

次に、格子１０．１０で分割された各部分領域１１内に
含まれている論理ゲート、トランジスタを抽出する（ス
テップ５３２）。ここで抽出された論理ゲート、トラン
ジスタは格子毎に分類しておく。このように、格子によ
り分割される各部分領域に含まれるトランジスタ等を抽
出する操作は、このようなゲートアレイレイアウトシス
テムがトランジスタ等を座標で分類された形でデータベ
ース内に保持しているために、比較的容品に実施できる
。

次にステップ５３３において、各部分領域１１内の論理
ゲートの負荷を算出する。

この論理ゲートを流れる電流は、負荷の大きさに大きく
依存している。たたし、ＣＭＯ３技術を利用した場合に
は、配線の浮遊容量、及び負荷の容量が重要である。こ
こで、抽出された負荷の大きさは電流計算のステップで
利用される。

次にステップＳ３４において、平均スイッチング確率を
計算する。つまり、ＣＭＯＳゲートアレイの場合、消費
電力はスイッチング確率に比例するため、所定の部分領
域に含まれる論理ゲートの平均的なスイッチング確率を
計算しておく必要がある。このスイッチング確率の計算
方法としては、最も直接的な方法として論理シュミレー
タを利用する方法がある。この方法では、所定のテスト
系列を論理シュミレータにかけ、すべてのゲートについ
てシュミレーションにおいて発生するイベントの数を記
録しておく。

このようにしてシュミレーションをある時間続けていく
ことにより、各ゲート毎の所定時間内に起こったイベン
トの数を知ることができる。そして、次には、着目した
格子に含まれるゲートすべてのイベント数の総和をとり
、評価した時間で割ることにより平均イベント数が分か
り、スイッチング確率が計算できる。

これとは別に、部分領域に含まれる論理ゲートに信号を
供給しているフリップフロップのクロック信号の周波数
等から論理ゲートの平均スイ・ノチング確率を計算する
こともできる。

次にステップＳ３５において、次の電流計算のステップ
で利用するためにすべての部分領域についてゲートを整
理し、電流計算用のパラメータのテーブルを準備する。

そして、以上のステップ５３３〜Ｓ３５は、すべての部
分領域１１についての平均スイッチング確率の計算が完
了するまで繰り返し実行される（ステップ５３６）。

なお、ここまでのステップ５３２〜Ｓ３６は電気的特性
抽出部３により実行される。

こうして、回路解析モデルへの変換が行われ、試行モデ
ル各の２３に格納された後、第９図に示すフローチャー
トにおける次のステップＳ３で、初期配線によって与え
られる電気的な特性を解析が解析部２６において実行さ
れる。

この解析部２６における電気的特性の解析の詳しい手順
は第１２図のフローチャートに示されている。

ステシブ８３１１〜５３１４では各部分領域１１を流れ
る電源電流を計算し、各部分領域１１−の電位、電源線
を流れる電流について回路方程式（節点方程式）を立て
て、解析処理する。ただし、ステップ５３１５で終了判
定を行ない、繰り返し解析するようになっているが、こ
れは各部分領域１１を流れる電流の電流−電圧特性が必
ずしもよく分かっていない場合でも計算できるように繰
り返し収束計算を行なうためである。

まず、ステップ５３１１で各部分領域１１に対して電力
消費を計算する。

この電力消費を計算するには、集積回路を構成するデバ
イス技術固有の性質を利用する必要がある。例えば、０
ＭＯ８技術においては、ゲートがスイッチすることによ
る電力消費は、次のように計算される。Ｎｅ１ｌ　Ｈ，
Ｅ、　Ｗｅｓｔｓ等の著書”Ｐｒ１ｎｃｉｐｌｅｓ　ｏ
ｆ’　ＣＭＯＳ　ＶＬＳＩ　Ｄｅｓｉｇｎ：　　Ａ　　
５ｙｓｔｅｉｓ　Ｐｅｒ−ｓｐｅｃｔｉｖｅ″ＡＴ＆Ｔ
　Ｂｅ１ｌ　Ｌａｂｏｒａｔｏｒｉｅｓ　Ｉｎｃ、１９
８５によれば、電力消費Ｐ、は次の式で表わされる。

Ｐａ　−ＣＬ−ＶＤＤ２・ｆ　ｐ　　　−（１）ただし
、Ｃｔは負荷容量であり、ＶＤＤは電源電圧、ｆＰは入
力方形波の反復周波数である。そし。

で、これらのパラメータは第１１図のステップ８３３な
いしステップＳ３４で計算されているために容易に各ゲ
ートの消費電力が計算できる。そして部分領域１１のす
べてのゲートについて消費電力を計算して総和をとるこ
とにより、部分領域内の消費電力及び電流を計算できる
。

ここで、ＶＤＤにどのような電位を仮定するかは、次の
ようにして行なうことができる。つまり、まず最初の繰
り返し計算においては、対象ＶＬＳ　Ｉの電源電圧を仮
定する。一般にチップに与えられる電源電圧とチップ内
の電圧降下により発生する内部での電源電位は近いので
、初期値としてチップに与えられる電源電位を利用する
のが計算効率及び収束性において有利である。

なお、次回からの計算においては、前回の計算から分か
った電源線の電圧降下を含めた電位を仮定する。

続くステップ５３１２では、回路方程式を作る。

つまり、第４図の等価回路に示したように各部分領域１
１の４辺を横切る電源線１２の抵抗値を電源線幅及び抵
抗率等により算出して決定する。ここで、電源線１２の
形式としては、チップ９上をグリッド状に覆う形式の場
合を考えたが、必ずしもこの形式に限られるわけではな
い。また見やくするためにグランド側の配線については
表示しなかったが、同様の回路構成となる。そして、各
電流源１３の値は、前記ステップ５３１１により得られ
た電流値を用いる。

このステップ５３１２で作成された回路方程式は、第５
図に示すような第４図の回路各部に対して、第４図の部
分領域１１の座標を（ｉ、ｊ）、ただし、１≦ｉ≦Ｎ、
１≦ｊ≦Ｍであり、Ｎ、　　Ｍは縦横の格子分割とし、
■、を各部分領域１１を流れる電流とし、さらに節点の
電位をｖ目とし、各部分領域１１の４辺に対応する抵抗
のアドミッタンスをＹ　＋−＋、＋、＋、＋　　；　Ｖ
　１．ｊ−＋、＋、＋　　：　Ｙ　Ｉ＋１．１；Ｙ＋、
＋。１．１．として節点方程式を立てると、次の（２）
式のようになる。

ｙｖ−ｒ　　　　　　　　　　・・・　（２）ただし、
■は節点電位Ｖ１．のベクトルであり、Ｉは枝を流れる
電流ＩＩ、のベクトルである。Ｙマトリクスは各抵抗の
アドミッタンスから構成されるアドミッタンス行列であ
る。

次のステップ８３１３では、回路方程式（２）を解くこ
とになるが、ここで（２）式の行列を整理すると、次の
式（３）のようになる。

ただし、■、は回路の周辺部の節点の電位に対応する電
位ベクトルであり、周辺部の抵抗がないとすれば電源電
位Ｅである。これに対応する電流ベクトル１．は周辺部
の節点からグランドに流入する電流であるが、この場合
には０である。ｖ２は周辺部以外の節点の電位ベクトル
であり、抵抗による電圧降下のためにＥより低い電位と
なる。

また、■２は各節点からグランドに流れるステップ５３
１１で仮定した電流の大きさであり、第４図では電流源
１３として表現されているものである。

上記の（３）式をＶ２について解くと、次のようになる
。

Ｖ２　＝Ｙ２□−’Ｉ　２−Ｙ２２−’Ｙ２１Ｖｌ　＝
−（４）この（４）式によって電源の電位Ｖ１と各部分
領域１１をグランドに向かって流れる電流Ｉ２を与える
と、各節点の電位Ｖ２を計算することができる。また周
辺部から電源線１２を介して回路内に流入する電流Ｉ。

、Ｏ，１，Ｉ　　（ただし、１≦ｉ≦Ｎかつ、ｊ−１ま
たはｊ−Ｍであるか、あるいは、１−１またはｉ−Ｎか
つ、１≦ｊ≦Ｍである）は、次のように表現される。

１０、　Ｏ，１，１″Ｙｏ、ｏ、１．＋　　（Ｖｏ、ｏ
　−Ｖｌ、＋　）・・・（５） 次にステップ５３１４において、ステップ８３１３で計
算された電位Ｖ２を、各部分領域１１゜を流れる電流を
計算するステップ３３１１．の仮定した節点電位に代入
する。

そして、ステップ５３１５において、繰り返しを停止ト
ーシてもよいかとうか判定し、前回に計算した電位■１
と今回の計算による電位Ｖ１との差の２乗和か所定誤差
以下になった場合に繰り返し計算を終了する。

次に第９図におけるステップＳ２４の改善方策生成では
、第８図の解析部２６で解析した結果の格納されている
回路解析結果格納部２１１から取り出せるデータと、制
約ルール格納部２１３に格納されている制約条件、生成
ルール格納部２１４に格納されている改善方策生成ルー
ル等を基にして、改善方策生成部２１かどのような電源
配線の補強をすればよいかを決定する。

このステップＳ２４で取り扱う問題を定式化すると、次
のような最適化問題となる。

第１の制約条件として金属配線のエレクトロマイグレー
ションに対する耐性を考慮してすべての電源・グランド
配線を流れる電流ｉは所定の電流密度１．−以下でなけ
ればならない。

つまり、１≦ｉ≦Ｍ、１≦ｊ≦Ｎなる（ｉ、ｊ）に対し
て、 ｉ　１−＋、１．１．１　＜Ｗｌ−１，１，１，１＊　
Ｉ　ｍｍｘ　＋ｉ＋、、−１，＋、＋　＜ｗ、、１．、
、、、　＊　Ｉ　ｍａｔとなる。ただし、Ｗ、−１，１
，１，１，Ｗ　１．１−１．１．１は電源線等の配線幅
である。

また第２の制約条件としては、電源・グランド配線の抵
抗により発生する電圧降下をあらかじめ規定された値以
下にする必要がある。

つまり、１≦ｉ≦Ｍ、１≦ｊ≦Ｎなる（ｉ、ｊ）に対し
て、 Ｖ−ｖ、ｇ≦ΔＶｍｍｘ＋ Ｏｖ＋、　　≦ΔＶ　ｍ　ａ　Ｘ となる。ただし、■は電源電圧、ΔＶ　ＩＩＩ　＠　Ｋ
は許容される電位変化、Ｖ＋、１は各格子に対応する節
点の電位である。

次に最適化の目的関数としては、−膜配線に利用できる
配線リソースを確保するためにすべての電源配線の幅の
総和と、ビア数を最小化することになる。つまり、 α＊Σ＊ｇ十電源に関するとア数 を最小化することである。なおここで、αは２つの評価
関数の重さを調整するパラメータであり、Σｗ＊ｇは電
源に使用されている総配線面積である。

このような最適化問題を解く手法は次のようなものであ
る。まず第１０図に示したように、電源・グランド配線
のモデルはチップ９周辺の１０セル４１．．４１．・・
・上に太い配線４２．４３が周回し、そこからチップの
コア部の各セルに対して電源が供給できるように垂直に
配線４４．４５が設けられている。これが基本の電源配
線であるが、さらに第１３図に示すように、チップ９内
の消費電力の位置的な分布により水平方向に電源補強線
４６．４７を張り、配線４４．４５との交点にビア４８
，４９を発生することにより電源配線を補強する。した
がって、最適化問題は最小の電源補強線およびビア数で
いかに制約条件を満足するかということになる。

そこでこの実施例では、制約条件に対する違反箇所を数
えてその数の多いところを補強できるように電源補強線
を引くことにする。この手順は第１４図のフローチャー
トに従う。

まず、エレクトロマイグレーションを考慮した制約条件
１について、初期配線として与えられる電源配線につい
て違反箇所、つまり規定以上に電流の流れている箇所を
数える。この作業をすべての電源線について行い、各電
源線に対して違反数を記録したリストＬ　ＣＶＶを作成
する。ここで、この違反数の多い電源線は電源幅に対し
て電流が多いことになる（ステップ５４１）。

続いて、これから張る電源補強線に対応して水平方向に
並ぶ仮想的に作った部分領域の列ごとに制約条件２、つ
まり電源電位の変動が規定委以上の部分の数を計算し、
すべての水平の部分領域に対してその数を記録したリス
トＬ　ＣＶＨを作成する（ステップ５４２）。

続いて、補強すべき点を調べる。つまり、前記ＬＣ／Ｖ
ｌ（が最大の線とり。ｖｖが最大の線とを求めるのであ
る（ステップ８４３）。この実施例では、電源補強を水
平方向の配線で行なうので、水平方向に積算した値が重
要である。また電源補強用の水平方向の配線から垂直な
電源線へ電流を供給するためのビアはり。ｖｖが最大の
点に供給する必要がある。

続いて、ステップ３４３で求めた点を目標に補強の方策
を作る（ステップ５４４）。そのためにまず、すでに敷
設されている電源補助線が活用できないかどうかを調べ
る。つまり、１ａＸＬ　（ｖＨに近い位置に電源補助線
があればそれを利用する。

これは配線リソースを有効活用するためである。

もし適当な近傍に電源補助線がないときには、新たに補
助線を発生することを方策とする。次に、ａａｘＬｃｖ
ｖの点をビア発生点とする方策を取る。

こうして、電源補強処理が終了すると、次には、第９図
のフローチャートにおけるステップＳ２５の処理に移り
、第８図の試行回路発生部２２を利用して試行回路モデ
ルを作成する。ただし、その前に作られていたモデルは
参照のために保存しておく必要があるので、必要な場合
には転送器２５を使って回路モデル格納部２４に待避し
ておく。

この試行回路モデル生成の手順は前記ステップＳ２２の
手順と同じである。しかしなから、平均スイッチング確
率等は変化せず、補強配線を行なったことにより若干回
路構造が変化したわけであるから、一般には補強に対応
する抵抗および接続を追加すればよい。

第９図における次のステップＳ２６では、修正した試行
回路モデルの電流、電圧の状態を解析するのであるが、
その手法は第９図のステップ５２３とほとんど同じであ
る。つまり、第８図のスイッチ２７により試行回路モデ
ルを選択し、解析部２６で解析を行なう。この結果は、
スイッチ２８によって試行回路解析結果格納部２９に格
納される。ただし、それ以前の結果も保存しておくため
に、必要な場合には転送器２１１−を使用して第８図の
回路解析結果格納部２１０に保存する。

続くステップＳ２７では、改善方策によって生成された
回路の特性が改良されたかどうかを判断する。第８図の
試行回路解析結果格納部２９に格納されている解析結果
と解析結果格納部２１０に格納されている解析結果とを
比較部２１２で比較する。

ここで、比較項目は前述の第１の制約条件、第２の制約
条件等であるが、比較項目に対する違反件数だけで比較
するのではなく、違反の度合いを大小として評価するこ
とによって、より計算効率を上げることができる場合が
多い。第８図の比較部２１２は、比較結果を制御部２１
５に信号として送り、処理の流れ及びデータの流れを制
御することになる。

第９図の次のステップＳ２８は、ステップＳ２７の判断
で受は入れられる方策、つまり改善があったと判断され
なかった時にその試行配線結果をキャンセルする処理で
あり、この場合には、第９図の試行回路モデルを回路モ
デル格納部２４に転送したり、試行回路解析結果を回路
解析結果格納部２１０に転送する処理を行なわないこと
になる。

次のステップＳ２９では、ステップＳ２４で生成した改
善方策に若干の修正を行なうことにより改善できる可能
性があるので、先の改善方策の小修正を行ない、再度改
善の可能性を試みる。

ここで行なう方策修正の方向は、原則的に改善方策を少
なくする方向であり、このように少なくする方向に動か
すことにより、最終的には元の状態まで戻ることになり
、必ずステップＳ２７から抜けることができ、無限ルー
プとなる恐れはない。

次のステップ５２１θは、改善のあった試行配線結果を
改善された回路として受は入れるステップである。つま
り、第８図において試行回路モデルを回路モデル格納部
２４に転送したり、試行回路解析結果を回路解析結果格
納部２１０に転送する処理を行なう。

続くステップ５２１１において、改良が十分に行われ、
制約条件が満足されたかどうかを調べる。

この処理は、第８図の比較部２１２によって行われる。

ここで制約条件は、第８図の制約ルール格納部２１３に
格納された制約ルールを使って行なつ０ こうして、制約条件を満たす改善された試行回路がμ出
たされれば、次のステップ５２１２で回路モデル格納部
２４に格納された電源・グランド配線の抽象レベルのデ
ータを実際のパターン用のポリゴンデータに変換する。

このようにして、第２実施例の半導体集積回路の電源配
線設計装置では、試行回路発生部２２により゛１６導体
集積回路の電源・グランド配線の回路モデルを試行的に
生成し、この試行回路発生部２２の生成した回路モデル
の各部分領域毎の電気的特性を、解析部２６によって解
析する。そして、試行回路発生部２２が前回生成した回
路モデルに対する解析部２６による電気的特性の解析結
果と今回生成した回路モデルに対する解析部２６による
電気的特性の解析結果とを比較部２１２によって比較評
価し、この比較評価結果に従って、改善方策生成部２４
が回路モデルを所望の目的に向くように改善する方策情
報を生成して試行回路発生部２２に与える。

こうして、この試行手順を何度か繰り返すことにより、
電源・グランド配線の最適化設計を行なうことができる
のである。

なお、上記の改善方策生成手法の別の実施例としては、
非線形の電流源を線形化したモデルの上で最適な電源補
強線挿入位置と電源ビア発生位置とを決定する方法があ
る。第１５図はこのような改善方策生成問題を解くため
のモデルを示していて、第４図および第５図の解析用の
回路モデルに対して電源補強可能な位置に電源補強線の
候補１゜２、・・・ｌ　　Ｊｌ　・・・、ｎを暫定的に
引き、配線抵抗をモデルとして組込み、さらに基本的な
電源線】。

２、・・・、ｉ、・・・１ｍの各節点と電源補強線の対
応する節点間にスイッチＳＷ、ｌを入れて接続・開放が
概念上できるようにしている。

このモデルの上では、最適方策生成の問題、つまり電源
線の電流密度制約と電源電位変動の制約とを守りつつ、
配線リソース利用を最小化する問題は各スイッチｓＷ＋
ｌを動かして最小の補強線数でかつ最小のスイッチオン
、つまり最小の電源とア数で両制約条件を満足するスイ
ッチ接続の組み合わせを発見することである。

第１６図および第１７図のフローチャートに従ってこの
処理は実行され、挿入する電源補強線の位置決めと、そ
の電源補強線上で作るべきビアの位置決めとがなされる
。この両手順は共に評価関数の微係数を求めることがで
きないために、肝癌関数を直接計算して探索区間を順次
縮小する方法、例えば、Ｃａ１ａｈａｎの　”　Ｃｏｏ
＋ｐｕｔｅｒ−Ａｉｄｅｄ　Ｎｅｔｗｏｒｋｌ）ｃｓｉ
ｇｎ　”、　ＭｃＧｒａｗ−旧１＋、１９７２の第１１
章に書かれている　Ｐｉｂｏｎａｃｅｉ探索のような手
順によって行なうことができる。

１つの電源補強線の位置決定は、第１６図に記述されて
いるような手順で行われる。ただし、ここで最良の電源
補強線位置が内部にあるものとして取り扱う。

第１６図のフローチャートにおいて、ステップＳ５１て
は電源補強線の挿入位置の両端、第１３図では最下端の
水平電源補強線について各々スイッチを閉じたと仮定し
た時の改善を評価し、ＰＬ　＋Ｐ、ｌとして記憶する。

次のステップＳ５２では、例えばＦｊｂｏｎａｃｃｉ探
索を利用するならば、その手法で決定される位置の近く
の電源補強線について、スイッチを閉じたと仮定したと
きの改善を評価し、ｐ、、ｌｔとして記憶する。

続くステップ３５３では、探索法で決まる別の内点の近
くの電源補強線について、すべてのスイッチを閉じたと
きの改善を評価し、ＰＭ２とする。

次に、最適値を探索する範囲を決定するステップＳ５４
を行なう。ここではＰ　Ｌ　＋　　Ｐ　Ｒ＋　　ＰＭｌ
＋ＰＭ２の位置が第１８図のように並んだとすると、Ｐ
、の位置くＰ□の位置 ＜ｐ、。の位置＜ｐ、の位置 である。また、第１８図のようにＰＭｌ　＞　Ｐ　Ｍ２
であるとすれば、最小値の探索の場合には、次の探索区
間は（Ｐ　Ｍｌの位置、ＰＲの位置）となり、ＰＭ２は
再利用できる。したがって、次のように位置情報および
値を更新する。

Ｐ　Ｌ　−Ｐ　Ｍ　Ｉ　＋　Ｐ　Ｍ　＋　’−Ｐ　Ｍ２
　ｒ　Ｐ　Ｒ”−Ｐ　Ｒまた第１９図に示すようにＰＭ
Ｉ＜ＰＭ２であれば、次のように位置情報および値を更
新する。

ＰＬ　　”Ｐｃ　　；　　Ｐｕ＋＝ＰＭ２；　　ＰＲ＝
ＰＭ□このようにすることにより、順次探索区間を狭く
することができる。ここで、ステップＳ５５て補強位置
を確定するのに十分に区間が狭まれば、処理のループを
終わりにし、補強位置を確定することができる。

続いて、第１７図に示すフローチャートに従って、確定
した電源補強線に対してどのようにビアを作成して電源
を供給すればよいのかを決定する手順を示している。こ
の第１７図で取り扱う問題は、第１５図の等価回路にお
いて、第１６図の処理手順により決定された電源補強位
置ｊに対してどのスイッチＳ　Ｗ　、を、しかもなるべ
く少ない数のスイッチを閉じれば最適な電源補強ができ
るかを決定する問題である。もちろん、ここですべての
可能な位置にビアを開ければ最大の電流供給ができるこ
とになるのであるが、ビアを多数開けなければならない
ことは配線リソース上は不利になる。

この処理も、第１６図の処理手順と同じく区間探索手法
を基礎としている。ただし、ここで最良のビア発生位置
か区間の両端ではない場合を想定して取扱いを説明する
と、まず電源補強線のビア発生位置の両端、つまり第１
５図で所定の水平電源補強線の左右端のスイッチを閉じ
たと仮定した時の改善を評価し、ｖＬ、Ｖｌｌとして記
憶する（ステップ５６１）。

次に、例えばＦｉｂｏｎａｃｃｉ探索を利用するならば
、その手法で決定される位置の近くのビアについてスイ
ッチを閉じたと仮定した時の改善を評価し、ＶＭｌとし
て記憶する（ステップ５６２）。

次のステップ３６３では、探索法で決まる別の内点の近
くのビアのスイッチを閉じたときの改善を評価し、ＶＭ
□とする。

ついで、次に最適値を探索する範囲を決定するステップ
Ｓ６４に移る。ここでは、ＶＬ、Ｖ、。

Ｖｌ、Ｖ、、２の位置が次のように並んだとする。

ｖｌ、の位置＜ＶＭ、の位置 ＜Ｖ、Ａ２の位置＜Ｖｌ、の位置 さらに、ＶＭ、＞ＶＭ２であるとすると、最小値の探索
の場合には、次の探索区間は（ＶＭＩの位置。

ＶＲの位置）となり、ＶＭ２は再利用できる。したかっ
て、次のように位置情報および値を更新する。

ＶＬ＋ｖ、、、ＶＭ、ＴｈＶＭ□；ＶＲ−ＶＲまた、Ｖ
　Ｍｌ　＜　Ｖ　Ｍ２であるとすれば、次のように位置
情報および値を更新する。

ＶＬ　−ＶＬ　　：　ＶＭｌ−Ｖ　Ｍ２　：　ＶＲ’−
”　Ｍ２このようにすることにより、順次探索区間を狭
くすることができる。ここで、ステップＳ６５でビア位
置を確定するのに十分に区間が狭まれば、処理の内側の
ループを終了する。

次に、ステップＳ６６で、確定したビア位置を登録して
以後の解析に組み込む。さらに、ビアを発生できる指定
の場合には、次のビアの発生位置探索の準備に移る。

次に、ステップＳ６７て、特定の電源補強線でのビ“ア
生成の終了条件に達したかどうかを判断する。この終了
条件は場合によって異なり、指定回数行うことにより終
了したり、改善がある程度以Ｆ効果を出さなくなった時
点で終了するなどの方法がある。

こうして、第１６図の手順と第１７図の手順との組み合
わせにより電源補強すべき位置を見出たし、その電源補
強を行うことができるのである。

なおここで、補強を試行してスイッチを閉じたときの回
路の状態を解析するには、−船釣な直流回路の解析手法
を利用することができる。

［発明の効果］ 以上のようにこの発明によれば、半導体基板上に設定し
た仮想的な格子により複数の部分領域に分割して、各部
分領域毎の電気的特性パラメータを求め、そこを流れる
電流、消費電力、発熱量等の回路特性をを求め、これを
各格子に沿った水平方向（横方向）、垂直方向（縦方向
）に一方の辺から他方の辺まで積算し、縦横各列で消費
する電力、発熱量、そこを流れる最大電流量等を求める
ので、半導体基板上のどの位置においてどれくらいの電
流が流れ、電力消費がなされ、あるいは発熱があるのか
を把握することができ、電源配線設計に役立てることか
できる。

また、計算結果を半導体基板上の位置との対応において
表示するようにしているために、設計者は表示を見なが
ら設計することができ、電源配線設計を容易なものとす
ることができる。

さらに、この発明によれば、電源φグランド配線の試行
回路モデルを自ら生成して、これに改善を加えなからな
最適な電源・グランド配線モデルを得ることができ、電
源・グランド配線の自動設計が容易に行なえる。

【図面の簡単な説明】

第１図はこの発明の第１実施例のブロック図、第２図は
上記の実施例の動作を示すフローチャート、第３図は上
記の実施例におけるチップの領域分割方法を示す説明図
、第４図は上記の実施例における電源配線設計対象とな
るチップの等価回路図、第５図は上記の実施例の１つの
部分領域の等価回路の拡大図、第６図はチップ上の各部
分領域の縦横各列に流れる電流を示すグラフ表示する表
示例を示す説明図、第７図はチップ状に被せる電位篩ド
の大小を色調表示した表示例を示す説明図、第８図はこ
の発明の第２実施例のブロック図、第９図は上記実施例
の動作を示すフローチャート、第１０図は上記実施例で
用いるチップ上の電源・グランド線の配置パターンの一
例を示す説明図、第１１図は上記実施例における仮想格
子を設定して各格子ごとの電気的特性を解析する処理を
示すフローチャート、第１２図は上記実施例における仮
想格子毎の回路特性を求める処理を示すフローチャート
、第１３図は上記実施例で電源補強を行なうチップの説
明図、第１４図は上記実施例における回路モデルの改善
方策生成処理のフローチャート、第１５図はこの発明の
第３実施例における改善方策手法の原理を説明するため
の等化回路図、第１６図は上記実施例においてどの電源
線を補強するかを決定する処理のフローチャート、第１
７図は上記実施例においてどの位置にビアを開けるかを
決定する処理のフローチャート、第１８図はどの電源線
について補強処理の行うかを決定する原理を説明する説
明図、第１９図はどの位置にビアを開けるかを決定する
原理を説明する説明図である。 １・・・人力部　　　　　２・・・格子設定部３・・・
電気的特性抽出部 ４・・回路方程式作成部 ５・・・回路方程式解析部 ６・・・出力部 ７・・・電源配線設計部 ８・・・グラフィック表示部 ２１・・・改善方策生成部 ２２・・・試行回路発生部 ２３・・試行回路モデル格納部 ２４・・・回路モデル格納部 ２５・・・転送器　　　　２６・・・解析部２７・・・
スイッチ　　　２８・・・スイッチ２９・・・試行回路
解析結果格納部 １０・・・回路解析結果格納部 １１・・・転送器　　　２１２０３．比較部１３・・・
制約ルール格納部 １４・・・生成ルール格納部 ２１５・・・制御部

Claims (3)

【特許請求の範囲】
1. （１）半導体基板上に仮想的な格子を設定し、この格子
   により分割される前記半導体基板の各部分領域毎の電気
   的特性を抽出し、得られた電気的特性を基に前記各部分
   領域毎の回路特性を求め、この回路特性により求められ
   た演算結果を表示し、この表示された前記演算結果を基
   に電源配線を設計することを特徴とする半導体集積回路
   の電源配線設計方法。
2. （２）半導体基板上に仮想的な格子を設定する格子設定
   手段と、 この格子設定手段により設定された仮想的な格子により
   分割される前記半導体基板上の各部分領域の電気的特性
   を抽出する電気的特性抽出手段と、この電気的特性抽出
   手段により抽出された前記各部分領域の回路特性を求め
   る回路特性演算手段この回路特性演算手段により求めら
   れた演算結果を表示する表示手段と、 この表示手段により表示された前記演算結果に応じて電
   源配線設計を行なう電源配線設計手段とを具備したこと
   を特徴とする半導体集積回路の電源配線設計装置。
3. （３）半導体集積回路の電源・グランド配線の回路モデ
   ルを試行的に生成する試行回路発生手段と、 前記試行回路発生手段の生成した回路モデルの各部分領
   域毎の電気的特性を解析する解析手段と、前回生成した
   回路モデルに対する前記解析手段による電気的特性の解
   析結果と今回生成した回路モデルに対する前記解析手段
   による電気的特性の解析結果とを比較して評価する比較
   手段と、前記比較手段の比較評価結果に従って、回路モ
   デルを所望の目的に向くように改善する方策情報を生成
   して前記試行回路発生手段に与える改善方策生成手段と
   を備えて成る半導体集積回路の電源配線設計装置。