JPS6143445A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6143445A JPS6143445A JP59164952A JP16495284A JPS6143445A JP S6143445 A JPS6143445 A JP S6143445A JP 59164952 A JP59164952 A JP 59164952A JP 16495284 A JP16495284 A JP 16495284A JP S6143445 A JPS6143445 A JP S6143445A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000007423 decrease Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 4
- 239000006185 dispersion Substances 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 9
- 238000003491 array Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000001363 water suppression through gradient tailored excitation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[技術分野]
本発明は半導体装置に関し、特に集積回路の給電用パタ
ーンの形状に関するものである。
ーンの形状に関するものである。
[背景技術]
大規模集積回路、特にマスクスライス論理LSIにあっ
ては、集積度の向上に従ってチップ内での電源電圧降下
のバラツキが問題となっている6たとえば、バイポーラ
型ゲートアレイにE CLゲートを用いた論理LSIは
ゲート数が2000ゲートにも及んでいるものがある。
ては、集積度の向上に従ってチップ内での電源電圧降下
のバラツキが問題となっている6たとえば、バイポーラ
型ゲートアレイにE CLゲートを用いた論理LSIは
ゲート数が2000ゲートにも及んでいるものがある。
このため、個々の論理ゲートに電源を供給する個別の給
電パターンを形成するのは実際上不可能であり、複数個
の論理ゲー1−を集めた論理ゲート群に各々一括して電
源を供給する方式がとられている。特にマスクスライス
論理LSIにおいてはこの方式が一般的である。
電パターンを形成するのは実際上不可能であり、複数個
の論理ゲー1−を集めた論理ゲート群に各々一括して電
源を供給する方式がとられている。特にマスクスライス
論理LSIにおいてはこの方式が一般的である。
この種論理LSIの給電用パターンの一例を第1図に示
す。図において、符号1は半導体集積回路のチップを示
す。このチップ1内には、たとえば、多数のECLゲー
1−が所要の論理回路を摺成するようにアルミニウム配
線されている。これらECLゲートの一■一層には、斜
線を入れて示すように、アルミニウムによる給電パター
ン2がハシコ状に形成されている、給電パターン2に形
成されたポンディングパッド20には、ECLゲートに
必要な電源が外部より供給され、給電パターン2の各脚
部21〜25を介して下層のECLゲートに電流を流し
ている。そして各脚部21〜25は、それぞれその近傍
にある複数個のECLゲートよ、 りなる論理ゲート群
(図中符号A、B、C,Dに対応する)を分担している
。すなわち、論理ゲート群Aには脚部21.22より電
流が供給され、同様に論理ゲート群[3,C,Dには各
々脚部22゜23.24.25より供給される。
す。図において、符号1は半導体集積回路のチップを示
す。このチップ1内には、たとえば、多数のECLゲー
1−が所要の論理回路を摺成するようにアルミニウム配
線されている。これらECLゲートの一■一層には、斜
線を入れて示すように、アルミニウムによる給電パター
ン2がハシコ状に形成されている、給電パターン2に形
成されたポンディングパッド20には、ECLゲートに
必要な電源が外部より供給され、給電パターン2の各脚
部21〜25を介して下層のECLゲートに電流を流し
ている。そして各脚部21〜25は、それぞれその近傍
にある複数個のECLゲートよ、 りなる論理ゲート群
(図中符号A、B、C,Dに対応する)を分担している
。すなわち、論理ゲート群Aには脚部21.22より電
流が供給され、同様に論理ゲート群[3,C,Dには各
々脚部22゜23.24.25より供給される。
ところで、各論理ゲート群A、B、C,Dのゲート使用
率あるいはゲート配置の密度が同じであれば、各脚部2
1〜25に流れ込む電流は同じであり脚部21−〜25
間の電源電圧降下にバラツキがなく問題はない。しかし
ながら、実際上、各論理ゲート群Δ、B、C,Dのゲー
ト使用率あるいはゲート配置の密度にバラツキがあるの
が常である。このため、各脚部21〜25に流れ込む電
流が異なり、各脚部21〜25間の電源電圧降下にバラ
ツキが生じるとともにvi電パターン2全体としてみた
総合的な電位降下も増大する。このため、論理回路の動
作余裕が減少し回路の歩留まり低下や動作の安定を欠く
という問題を生じるおそれがあることが本発明者の検討
によって判明した。
率あるいはゲート配置の密度が同じであれば、各脚部2
1〜25に流れ込む電流は同じであり脚部21−〜25
間の電源電圧降下にバラツキがなく問題はない。しかし
ながら、実際上、各論理ゲート群Δ、B、C,Dのゲー
ト使用率あるいはゲート配置の密度にバラツキがあるの
が常である。このため、各脚部21〜25に流れ込む電
流が異なり、各脚部21〜25間の電源電圧降下にバラ
ツキが生じるとともにvi電パターン2全体としてみた
総合的な電位降下も増大する。このため、論理回路の動
作余裕が減少し回路の歩留まり低下や動作の安定を欠く
という問題を生じるおそれがあることが本発明者の検討
によって判明した。
[発明の目的]
本発明の目的は、論理4(積回路の給電用パターンから
各論理グーl一群に供給される電流のバラツキを低減し
、かつ給電用パターンにおける総合的な゛4位降下量を
低減する半導体装置を提供することを目的とする。
各論理グーl一群に供給される電流のバラツキを低減し
、かつ給電用パターンにおける総合的な゛4位降下量を
低減する半導体装置を提供することを目的とする。
本発明の前記ならびにそのほかの目的に新規な特徴は、
水門、↑m it+の記述および添付図面からあきらか
になるであろう。
水門、↑m it+の記述および添付図面からあきらか
になるであろう。
[発明の(概要]
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、LSI内部の電源給電用配線を格子状に配置
することにより、配線による電源電圧降下をチップ内で
平準化するとともに全体としての電圧降下を減少させ、
内部ゲートの電源電圧動作余裕の拡大を達成するもので
ある。
することにより、配線による電源電圧降下をチップ内で
平準化するとともに全体としての電圧降下を減少させ、
内部ゲートの電源電圧動作余裕の拡大を達成するもので
ある。
[実施例コ
以下本発明の実施例を第2図を参照して説明する。実施
例は、電流容量の点で特に問題となるバイポーラ型ゲー
1−アレイに関するものである。
例は、電流容量の点で特に問題となるバイポーラ型ゲー
1−アレイに関するものである。
第2図において符号30は半導体集積回路のチップを示
す、このチップ30には多数のゲー1−1たとえばE
CLグー1−が形成されている。これら個々のE CL
グー1へ内の配線はたとえば第1WJのアルミニウムに
よって行なわれ、各グー1−間の信号ラインの配線は第
1層および第2層のアルミニウムによって行なわれてい
る。この第2FrIのアルミニウム配線はマスタースラ
イス論理LSIにあっては種々変更され所要の論理回路
を構成するようになっている。
す、このチップ30には多数のゲー1−1たとえばE
CLグー1−が形成されている。これら個々のE CL
グー1へ内の配線はたとえば第1WJのアルミニウムに
よって行なわれ、各グー1−間の信号ラインの配線は第
1層および第2層のアルミニウムによって行なわれてい
る。この第2FrIのアルミニウム配線はマスタースラ
イス論理LSIにあっては種々変更され所要の論理回路
を構成するようになっている。
所要の論理回路を形成したECLゲーI−の上層には適
切な層間絶縁層を介して電源給電用パターン40がアル
ミニウムによって形成されている。
切な層間絶縁層を介して電源給電用パターン40がアル
ミニウムによって形成されている。
給電用パターン40は、E CLゲートにあっては。
回路動作に必要な複数のパターンが用いられる。
本発明は、パターン内の電位降下およびそのバラツキを
低減するものであって、すべての電源給電用パターンに
適用することが可能である。しかしながら、たとえば、
ノイスが含まれる電源ラインあるいは使用電流の大きな
電源ライン等に限って本発明の給電用パターンを適用す
ることが有効である。
低減するものであって、すべての電源給電用パターンに
適用することが可能である。しかしながら、たとえば、
ノイスが含まれる電源ラインあるいは使用電流の大きな
電源ライン等に限って本発明の給電用パターンを適用す
ることが有効である。
給電用パターン40は、斜線で示すように、下層に形成
されたE CLゲートをほぼ覆う格子状に形成されてい
る。すなわち、給電用パターン40は横方向分岐41〜
45と縦方向分岐46〜49とより(,4成されている
。なお、符号50は給電用パターン40をチップ30か
ら引出すためのポンディングパッドであり、バット50
には外部より電源が供給されるようになっている。本実
施例においては、給電用パターン40を縦方向分岐46
〜/19と横方向分岐41〜45とによって格子状に一
体として第2層(または第1KiJ)の1層のアルミニ
ウム配線している。しかし、横方向分岐41〜45は第
1W(または第2層)アルミニウム配線で、縦方向分岐
46〜49は第2層(または第1層)アルミニウム配線
で形成し、この上で横方向分岐41〜45と縦方向分岐
46〜49との交点のそれぞれにコンタクトホールを形
成し別の方向の分岐を接続することも可能である。
されたE CLゲートをほぼ覆う格子状に形成されてい
る。すなわち、給電用パターン40は横方向分岐41〜
45と縦方向分岐46〜49とより(,4成されている
。なお、符号50は給電用パターン40をチップ30か
ら引出すためのポンディングパッドであり、バット50
には外部より電源が供給されるようになっている。本実
施例においては、給電用パターン40を縦方向分岐46
〜/19と横方向分岐41〜45とによって格子状に一
体として第2層(または第1KiJ)の1層のアルミニ
ウム配線している。しかし、横方向分岐41〜45は第
1W(または第2層)アルミニウム配線で、縦方向分岐
46〜49は第2層(または第1層)アルミニウム配線
で形成し、この上で横方向分岐41〜45と縦方向分岐
46〜49との交点のそれぞれにコンタクトホールを形
成し別の方向の分岐を接続することも可能である。
給電用パターン40の各格子目に対応する個所の近傍に
は、複数個のE CLグー1−より成る論理ゲート群A
+ 、A2 、A3〜D I + D2 + D3がチ
ップ30内下方に形成されている。そして論理ゲート群
A+ + A2 + A3は横方向分岐41,42とそ
れに対応する縦方向分岐46〜49より電流が供給され
、同様に論理グー1一群Bl+82+83は横方向分岐
42.43とそれに対応する縦方向分岐46〜49、論
理ゲート群C1) C2HO2は横方向分岐43.44
とそれに対応する縦方向分岐46〜49、論理ゲート群
り、、D2゜D3は横方向分岐44.45とそれに対応
する縦方向分岐46〜49より各々電流が供給されるよ
うになっている。
は、複数個のE CLグー1−より成る論理ゲート群A
+ 、A2 、A3〜D I + D2 + D3がチ
ップ30内下方に形成されている。そして論理ゲート群
A+ + A2 + A3は横方向分岐41,42とそ
れに対応する縦方向分岐46〜49より電流が供給され
、同様に論理グー1一群Bl+82+83は横方向分岐
42.43とそれに対応する縦方向分岐46〜49、論
理ゲート群C1) C2HO2は横方向分岐43.44
とそれに対応する縦方向分岐46〜49、論理ゲート群
り、、D2゜D3は横方向分岐44.45とそれに対応
する縦方向分岐46〜49より各々電流が供給されるよ
うになっている。
このような構成による本発明の半導体装置にあっては、
給電用パターン40内の電位降下ならびにそのバラツキ
が減少されることがわかる。すなわち、説明を簡単にす
るために、論理ゲートJPf。
給電用パターン40内の電位降下ならびにそのバラツキ
が減少されることがわかる。すなわち、説明を簡単にす
るために、論理ゲートJPf。
A+ 、A2 、A3のゲート使用率あるいはゲート配
置の密度か小さく、論理グー1〜群Bl+82+63の
ゲート使用率あるいはゲート配置の密度が大きいものと
仮定する。この場合、従来のように横方向分岐41.4
2.713のみしが論理ゲート群AH,A2.A3.B
l、[32,B3に流れる電流に寄与しないとすると、
当然横方向分岐4]−での電位降下が最小となり横方向
分岐42での電位降下が最大となる。従って論理ゲート
群AI。
置の密度か小さく、論理グー1〜群Bl+82+63の
ゲート使用率あるいはゲート配置の密度が大きいものと
仮定する。この場合、従来のように横方向分岐41.4
2.713のみしが論理ゲート群AH,A2.A3.B
l、[32,B3に流れる電流に寄与しないとすると、
当然横方向分岐4]−での電位降下が最小となり横方向
分岐42での電位降下が最大となる。従って論理ゲート
群AI。
A 2 + A 3と論理グー1一群B + r 82
1 B3との間に電源電圧動作余裕の変位が生じ回路動
作の不安定ひいては半導体装置の歩留まり低下の原因と
もなる。しかしながら、給電用パターン4oを格子状と
して縦方向分岐46〜49を形成した本発明の実施例に
おいては、オ!4方向分岐41,42゜43での電位降
下のバラツキによる電位差が縦方向分岐46〜49に発
生する。このため、縦方向分岐46〜49を介して大電
流路の横方向分岐42へ小電流の横方向分岐41から電
流を供給し電流密度が平準化される。したがって電位降
下のバラツキが低減するとともに、給電用パターン40
全体からながめた電位降下も特定の横方向分岐に偏るこ
ともない。
1 B3との間に電源電圧動作余裕の変位が生じ回路動
作の不安定ひいては半導体装置の歩留まり低下の原因と
もなる。しかしながら、給電用パターン4oを格子状と
して縦方向分岐46〜49を形成した本発明の実施例に
おいては、オ!4方向分岐41,42゜43での電位降
下のバラツキによる電位差が縦方向分岐46〜49に発
生する。このため、縦方向分岐46〜49を介して大電
流路の横方向分岐42へ小電流の横方向分岐41から電
流を供給し電流密度が平準化される。したがって電位降
下のバラツキが低減するとともに、給電用パターン40
全体からながめた電位降下も特定の横方向分岐に偏るこ
ともない。
[効果コ
以上説明したように、半導体集積回路のゲート群に供給
する電源給電用パターンを格子状にすることにより、ゲ
ート群に供給される電流が四方から流れ込むので給電用
パターンの電流密度が平準化される。したがって、電位
°降下のバラツキならびにパターンの総合電位降下が低
減し電源動作余裕を向上でき、ひいては半4体集積回路
の歩留まりを向上できるという効果を有するものである
。
する電源給電用パターンを格子状にすることにより、ゲ
ート群に供給される電流が四方から流れ込むので給電用
パターンの電流密度が平準化される。したがって、電位
°降下のバラツキならびにパターンの総合電位降下が低
減し電源動作余裕を向上でき、ひいては半4体集積回路
の歩留まりを向上できるという効果を有するものである
。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は」二記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、Nチャネ
ルMO3FETよりなるゲートアレイ、相補型MO3F
ETよりなるゲートアレイ、バイポーラ1−ランジスタ
と相11(1型MO5FETよりなるグー1−アレイに
も本発明は有効である。
具体的に説明したが、本発明は」二記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、Nチャネ
ルMO3FETよりなるゲートアレイ、相補型MO3F
ETよりなるゲートアレイ、バイポーラ1−ランジスタ
と相11(1型MO5FETよりなるグー1−アレイに
も本発明は有効である。
[利用分野]
本発明は電源給電用パターンの形状として広く半導体装
置に適用することが可能であり、大″社流マスタスライ
スLSIに適用して有効である。
置に適用することが可能であり、大″社流マスタスライ
スLSIに適用して有効である。
第1図は従来の給電用パターンとチップとの関係を示す
平面図、 第2図は本発明の半導体装置の一実施例を示すチップと
給電用パターンを示す平面図である。
平面図、 第2図は本発明の半導体装置の一実施例を示すチップと
給電用パターンを示す平面図である。
Claims (1)
- 【特許請求の範囲】 1、チップ内に配列された複数個の論理ゲート群に電源
を供給するための給電用パターンを格子状に形成し、も
って各論理ゲート群に至る給電用パターン間の電位降下
を低減したことを特徴とする半導体装置。 2、前記論理ゲート群は、バイポーラ型ゲートアレイで
ある特許請求の範囲第1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59164952A JPS6143445A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59164952A JPS6143445A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6143445A true JPS6143445A (ja) | 1986-03-03 |
Family
ID=15802978
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59164952A Pending JPS6143445A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6143445A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03204958A (ja) * | 1989-10-17 | 1991-09-06 | Toshiba Corp | 半導体集積回路の電源配線設計方法及び電源配線設計装置 |
EP1231638A1 (de) * | 2001-02-10 | 2002-08-14 | TOSHIBA Electronics Europe GmbH | Stromversorgungsleiter-Struktur in einer integrierten Halbleiterschaltung |
-
1984
- 1984-08-08 JP JP59164952A patent/JPS6143445A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03204958A (ja) * | 1989-10-17 | 1991-09-06 | Toshiba Corp | 半導体集積回路の電源配線設計方法及び電源配線設計装置 |
EP1231638A1 (de) * | 2001-02-10 | 2002-08-14 | TOSHIBA Electronics Europe GmbH | Stromversorgungsleiter-Struktur in einer integrierten Halbleiterschaltung |
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