CN219592693U - 一种fmc高速连接器底板的pcb布局布线结构 - Google Patents
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Abstract
本实用新型公开了一种FMC高速连接器底板的PCB布局布线结构，属于PCB设计布局布线技术领域。一种FMC高速连接器底板的PCB布局布线结构，包括电路板本体，所述电路板本体具有第一表层和第二表层，其特征在于，所述电路板本体的第一表层设有FMC连接器和FPGA芯片，所述电路板本体的第二表层设有时钟芯片，所述FMC连接器与FPGA芯片之间设有两组收发信号走线和多组差分信号走线，所述FMC连接器与时钟芯片之间设有时钟信号走线，所述收发信号走线、差分信号走线和时钟信号走线位于电路板本体的同一层布线板。本实用新型减少了其他走线对收发信号、差分信号和时钟信号等的干扰。
Description
技术领域
本实用新型属于PCB设计布局布线技术领域，特别是涉及一种FMC高速连接器底板的PCB布局布线结构。
背景技术
CUTE-WR-A7是一款实现white rabbit双端口节点功能的通用FMC标准子卡,它可以提供同步准确度好于1ns；同步精度好于30ps的时钟信号；该子卡有多对差分信号，多种参考时钟信号以及10Mhz的RF信号等。该子卡设计需要解决关键问题为：阻抗匹配、时钟走线、走线信号之间串扰、达到速率要求等。阻抗匹配：该子卡走线需严格按照单端走线50欧姆阻抗以及差分走线阻抗保持100欧姆阻抗。走线串扰：该子卡的时钟走线易与其它线干扰，发送数据线和接受数据线容易受到干扰。该板卡需要保证信号干净、受到更小的干扰，以达到速率要求。
实用新型内容
本实用新型的目的在于克服现有技术的不足，提供一种FMC高速连接器底板的PCB布局布线结构。
本实用新型的目的是通过以下技术方案来实现的：一种FMC高速连接器底板的PCB布局布线结构，包括电路板本体，所述电路板本体具有第一表层和第二表层，所述电路板本体的第一表层设有FMC连接器和FPGA芯片，所述电路板本体的第二表层设有时钟芯片，所述FMC连接器与FPGA芯片之间设有两组收发信号走线和多组差分信号走线，所述FMC连接器与时钟芯片之间设有时钟信号走线，所述收发信号走线、差分信号走线和时钟信号走线位于电路板本体的同一层布线板。
优选的，所述电路板本体包括依次排列的八层布线板，所述电路板本体的第一表层为第一层布线板，所述电路板本体的第二表层为第八层布线板，所述收发信号走线、差分信号走线和时钟信号走线位于电路板本体的第三层布线板，所述电路板本体的第二层布线板和第四层布线板均为地平面参考层。
优选的，所述第二层布线板与第三层布线板之间的间距为5mil，所述第四层布线板与第三层布线板之间的间距为5mil。
优选的，所述收发信号走线和时钟信号走线为差分形式。
优选的，所述收发信号走线、差分信号走线和时钟信号走线中，相邻走线之间设有隔离带。
优选的，所述隔离带为地铜皮。
优选的，位于所述收发信号走线和差分信号走线靠近FMC连接器的一端的串联电阻与FMC连接器的引脚的距离小于第一阈值。
优选的，所述FPGA芯片与FMC连接器的距离小于第二阈值。
优选的，所述收发信号走线、差分信号走线和时钟信号走线的过孔两侧设置有地孔。
优选的，所述FMC连接器与FPGA芯片之间的两组收发信号走线的长度相同。
本实用新型的有益效果是：
（1）由于FMC连接器与FPGA芯片等直接的走线数量较多，本实用新型中收发信号走线、差分信号走线和时钟信号走线位于电路板本体的同一层布线板，减少了其他走线对收发信号、差分信号和时钟信号等的干扰；
（2）本实用新型中收发信号走线、差分信号走线和时钟信号走线中，相邻走线之间设有地铜皮，收发信号走线、差分信号走线和时钟信号走线的过孔两侧设置有地孔，以便信号回流，以及避免对其他信号造成干扰；
（3）本实用新型中FMC连接器与FPGA芯片之间的两组收发信号走线的长度相同，从而保证信号的一致性。
附图说明
图1为本实用新型电路板正面的布局示意图；
图2为本实用新型电路板背面的布局示意图；
图中，1—FPGA芯片，2—FMC连接器，3—时钟芯片。
具体实施方式
下面将结合实施例，对本实用新型的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域技术人员在没有付出创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
参阅图1至图2，本实施例提供了一种FMC高速连接器底板的PCB布局布线结构：
一种FMC高速连接器底板的PCB布局布线结构，包括电路板本体，所述电路板本体具有第一表层和第二表层，一般的，第一表层为电路板本体的正面，第二表层为电路板本体的背面。如图1所示，所述电路板本体的第一表层设有FMC连接器2和FPGA芯片1；如图2所示，所述电路板本体的第二表层设有时钟芯片3，例如时钟芯片3有三颗，每颗时钟芯片3与FMC连接器2之间均设有一组时钟信号走线。所述FMC连接器与FPGA芯片1之间设有两组收发信号走线和多组差分信号走线，所述FMC连接器2与时钟芯片3之间设有时钟信号走线。所述收发信号走线、差分信号走线和时钟信号走线位于电路板本体的同一层布线板。
在一些实施例中，所述电路板本体包括依次排列的八层布线板，所述电路板本体的第一表层为第一层布线板，所述电路板本体的第二表层为第八层布线板，所述收发信号走线、差分信号走线和时钟信号走线位于电路板本体的第三层布线板，所述电路板本体的第二层布线板和第四层布线板均为完整的地平面参考层，所述第二层布线板与第三层布线板之间的间距为5mil，所述第四层布线板与第三层布线板之间的间距为5mil，从而可以保证阻抗匹配以及信号的完整性。
在一些实施例中，所述收发信号走线和时钟信号走线为差分形式，可以减少信号的串扰，同时严格按照100欧姆阻抗控制。
在一些实施例中，所述收发信号走线、差分信号走线和时钟信号走线中，相邻走线之间设有隔离带，所述隔离带为地铜皮，所述收发信号走线、差分信号走线和时钟信号走线的过孔两侧设置有地孔，以便信号回流，以及避免对其他信号造成干扰。
在一些实施例中，所述FMC连接器2与FPGA芯片1之间的两组收发信号走线的长度相同，从而保证信号的一致性。本实施例中两组收发信号走线的长度相同包括两组收发信号走线的长度完全相同，也包括两组收发信号走线的长度差在预设的误差范围内的情形。
在一些实施例中，位于所述收发信号走线和差分信号走线靠近FMC连接器2的一端的串联电阻与FMC连接器2的引脚的距离小于第一阈值，所述FPGA芯片1与FMC连接器2的距离小于第二阈值，从而减少了信号受到的干扰。一般的，串联电阻在工艺范围内尽可能靠近FMC连接器2的引脚，FPGA芯片1在工艺范围内尽可能靠近FMC连接器2。
以上所述仅是本实用新型的优选实施方式，应当理解本实用新型并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本实用新型的精神和范围，则都应在本实用新型所附权利要求的保护范围内。
Claims (10)
1.一种FMC高速连接器底板的PCB布局布线结构，包括电路板本体，所述电路板本体具有第一表层和第二表层，其特征在于，所述电路板本体的第一表层设有FMC连接器和FPGA芯片，所述电路板本体的第二表层设有时钟芯片，所述FMC连接器与FPGA芯片之间设有两组收发信号走线和多组差分信号走线，所述FMC连接器与时钟芯片之间设有时钟信号走线，所述收发信号走线、差分信号走线和时钟信号走线位于电路板本体的同一层布线板。
2.根据权利要求1所述的一种FMC高速连接器底板的PCB布局布线结构，其特征在于，所述电路板本体包括依次排列的八层布线板，所述电路板本体的第一表层为第一层布线板，所述电路板本体的第二表层为第八层布线板，所述收发信号走线、差分信号走线和时钟信号走线位于电路板本体的第三层布线板，所述电路板本体的第二层布线板和第四层布线板均为地平面参考层。
3.根据权利要求2所述的一种FMC高速连接器底板的PCB布局布线结构，其特征在于，所述第二层布线板与第三层布线板之间的间距为5mil，所述第四层布线板与第三层布线板之间的间距为5mil。
4.根据权利要求1所述的一种FMC高速连接器底板的PCB布局布线结构，其特征在于，所述收发信号走线和时钟信号走线为差分形式。
5.根据权利要求1所述的一种FMC高速连接器底板的PCB布局布线结构，其特征在于，所述收发信号走线、差分信号走线和时钟信号走线中，相邻走线之间设有隔离带。
6.根据权利要求5所述的一种FMC高速连接器底板的PCB布局布线结构，其特征在于，所述隔离带为地铜皮。
7.根据权利要求1所述的一种FMC高速连接器底板的PCB布局布线结构，其特征在于，位于所述收发信号走线和差分信号走线靠近FMC连接器的一端的串联电阻与FMC连接器的引脚的距离小于第一阈值。
8.根据权利要求1所述的一种FMC高速连接器底板的PCB布局布线结构，其特征在于，所述FPGA芯片与FMC连接器的距离小于第二阈值。
9.根据权利要求1所述的一种FMC高速连接器底板的PCB布局布线结构，其特征在于，所述收发信号走线、差分信号走线和时钟信号走线的过孔两侧设置有地孔。
10.根据权利要求1所述的一种FMC高速连接器底板的PCB布局布线结构，其特征在于，所述FMC连接器与FPGA芯片之间的两组收发信号走线的长度相同。
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