JPH0478014B2 - - Google Patents
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- JPH0478014B2 JPH0478014B2 JP58153628A JP15362883A JPH0478014B2 JP H0478014 B2 JPH0478014 B2 JP H0478014B2 JP 58153628 A JP58153628 A JP 58153628A JP 15362883 A JP15362883 A JP 15362883A JP H0478014 B2 JPH0478014 B2 JP H0478014B2
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- Japan
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- internal wiring
- ceramic
- predetermined
- recess
- bonding pad
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体素子等を収容するための多層セ
ラミツクパツケージに係り、特に内部配線の構成
に関する。
ラミツクパツケージに係り、特に内部配線の構成
に関する。
(b) 従来技術と問題点
近年に至り集積回路装置がLSI，VLSIと集積
度が増大するにつれて、そのパターンはますます
微細化、高密度化する状況にある。これに伴つて
半導体素子を収容するパツケージに設けられた外
部端子数及びボンデイングパツド数が増大し、そ
のためこの両者間を連結する内部配線パターンも
微細化且つ高密度化せざるを得ない。
度が増大するにつれて、そのパターンはますます
微細化、高密度化する状況にある。これに伴つて
半導体素子を収容するパツケージに設けられた外
部端子数及びボンデイングパツド数が増大し、そ
のためこの両者間を連結する内部配線パターンも
微細化且つ高密度化せざるを得ない。
上記内部配線は抵抗値が低いことを要するが、
上述のようにパターンが微細化するとその抵抗値
を低く押さえることが困難となる。
上述のようにパターンが微細化するとその抵抗値
を低く押さえることが困難となる。
(c) 発明の目的
本発明の目的は上記問題点を解消して、内部配
線の抵抗値を低くし得る改良された構造の多層セ
ラミツクパツケージを提供することにある。
線の抵抗値を低くし得る改良された構造の多層セ
ラミツクパツケージを提供することにある。
(d) 発明の構成
本発明の特徴は、複数のセラミツク基板が積層
されてなり、半導体素子を搭載するための凹部が
形成されているとともに、前記複数のセラミツク
基板のうちの所定層のセラミツク基板の前記凹部
の周縁部に、前記凹部内に搭載される半導体素子
から導出される導体配線が接続されるためのボン
デイングパツドが複数個配設されてなり、且つ該
ボンデイングパツドから前記複数のセラミツク基
板のうちの所定セラミツク基板との積層境界面に
形成された内部配線を介して各々導出された複数
個の外部端子を具備する多層セラミツクパツケー
ジにおいて、該ボンデイングパツドのうちの所定
ボンデイングパツドと、該所定ボンデイングパツ
ドが形成されたセラミツク基板面を含む積層境界
面とは異なる積層境界面に形成された内部配線と
が、前記凹部の側壁面にメツキによつて金等の高
導電率の金属からなる金属層が表面に形成された
導電層を介して接続されていることにある。
されてなり、半導体素子を搭載するための凹部が
形成されているとともに、前記複数のセラミツク
基板のうちの所定層のセラミツク基板の前記凹部
の周縁部に、前記凹部内に搭載される半導体素子
から導出される導体配線が接続されるためのボン
デイングパツドが複数個配設されてなり、且つ該
ボンデイングパツドから前記複数のセラミツク基
板のうちの所定セラミツク基板との積層境界面に
形成された内部配線を介して各々導出された複数
個の外部端子を具備する多層セラミツクパツケー
ジにおいて、該ボンデイングパツドのうちの所定
ボンデイングパツドと、該所定ボンデイングパツ
ドが形成されたセラミツク基板面を含む積層境界
面とは異なる積層境界面に形成された内部配線と
が、前記凹部の側壁面にメツキによつて金等の高
導電率の金属からなる金属層が表面に形成された
導電層を介して接続されていることにある。
(e) 発明の実施例
従来の多層セラミツクパツケージの構造は第１
図ａ〜ｃに示すように、半導体素子を固着するた
めのランド４を有するダイアタツチ基板１と、半
導体素子の各電極から導出されたアルミニウム
（Al）細線のような金属細線をボンデイングする
ボンデイングパツド５と、該ボンデイングパツド
５とが外部端子を構成する導電層８とを連結する
ための内部配線６が設けられた内部配線形成基板
２と、その上層に配設され、キヤツプ（図示せ
ず）を固着するための封止用基板３等から構成さ
れている。なおダイアタツチ基板１、内部配線形
成基板２、及び封止用基板３それぞれの側壁部に
設けられた外壁導電層７，８，９は、パツケージ
完成時には相互に連結され、図示はしていないが
ダイアタツチ基板１裏面に形成された端子パツド
のような外部端子に接続される。
図ａ〜ｃに示すように、半導体素子を固着するた
めのランド４を有するダイアタツチ基板１と、半
導体素子の各電極から導出されたアルミニウム
（Al）細線のような金属細線をボンデイングする
ボンデイングパツド５と、該ボンデイングパツド
５とが外部端子を構成する導電層８とを連結する
ための内部配線６が設けられた内部配線形成基板
２と、その上層に配設され、キヤツプ（図示せ
ず）を固着するための封止用基板３等から構成さ
れている。なおダイアタツチ基板１、内部配線形
成基板２、及び封止用基板３それぞれの側壁部に
設けられた外壁導電層７，８，９は、パツケージ
完成時には相互に連結され、図示はしていないが
ダイアタツチ基板１裏面に形成された端子パツド
のような外部端子に接続される。
上記内部配線６はすべて内部配線基板２上に形
成されているが、前述した如く昨今の超大規模集
積回路装置（VLSI）においては、外部端子の数
が100本を越えるものもある。従つてかかる半導
体装置用として用いられるパツケージでは、内部
配線６は僅か10〔mm〕程の幅の中に30本以上も配
設されることとなる。そのため内部配線６の太さ
は極めて細いものとなり、その抵抗値が増大せざ
るを得ない。
成されているが、前述した如く昨今の超大規模集
積回路装置（VLSI）においては、外部端子の数
が100本を越えるものもある。従つてかかる半導
体装置用として用いられるパツケージでは、内部
配線６は僅か10〔mm〕程の幅の中に30本以上も配
設されることとなる。そのため内部配線６の太さ
は極めて細いものとなり、その抵抗値が増大せざ
るを得ない。
本発明はかかる問題点を解消するためになされ
たもので、第２図の斜視図に示す如く、内部配線
形成基板２を複数層（本実施例では第１、第２、
第３の３層の内部配線層２１，２２，２３）をも
つて構成し、各層にそれぞれ内部配線を分割形成
したことにより、線幅の広い内部配線を形成可能
とし、該内部配線の抵抗値を低減したものであ
る。
たもので、第２図の斜視図に示す如く、内部配線
形成基板２を複数層（本実施例では第１、第２、
第３の３層の内部配線層２１，２２，２３）をも
つて構成し、各層にそれぞれ内部配線を分割形成
したことにより、線幅の広い内部配線を形成可能
とし、該内部配線の抵抗値を低減したものであ
る。
以下本発明の一実施例を第２図を参照しながら
具体的に説明する。
具体的に説明する。
即ち本実施例においては内部配線形成基板２を
第１〜第３の３層の基板２１〜２３をもつて構成
し、ボンデイングパツド５１，５２，５３……は
中央に位置する第２の内部配線基板２１上に総て
配設する。これら多数のボンデイングパツド５
１，５２，５３，……のうちの一部、例えばボン
デイングパツド５２は当該基板２１上に直接形成
された導電配線６２，……を介して、外壁導電層
８２−２に導出され、また他の一部、例えば５
１，５３は当該基板２１或いは上層の基板２２の
貫通孔内壁面上に形成された内壁導電層９１，９
３，……、並びに上層または下層の基板２２，２
３表面に形成された導電配線６１，６３，……を
介して、それぞれ側壁面上に形成された外壁導電
層８２−１，８２−３，……に導出されている。
第１〜第３の３層の基板２１〜２３をもつて構成
し、ボンデイングパツド５１，５２，５３……は
中央に位置する第２の内部配線基板２１上に総て
配設する。これら多数のボンデイングパツド５
１，５２，５３，……のうちの一部、例えばボン
デイングパツド５２は当該基板２１上に直接形成
された導電配線６２，……を介して、外壁導電層
８２−２に導出され、また他の一部、例えば５
１，５３は当該基板２１或いは上層の基板２２の
貫通孔内壁面上に形成された内壁導電層９１，９
３，……、並びに上層または下層の基板２２，２
３表面に形成された導電配線６１，６３，……を
介して、それぞれ側壁面上に形成された外壁導電
層８２−１，８２−３，……に導出されている。
そして上記各基板１，２１，２２，２３の側壁
面上に形成された外壁導電層８１−１，２，３，
４等は総て相互に連結され、ダイアタツチ基板１
裏面に設けられた外部端子（図示せず）に接続さ
れる。
面上に形成された外壁導電層８１−１，２，３，
４等は総て相互に連結され、ダイアタツチ基板１
裏面に設けられた外部端子（図示せず）に接続さ
れる。
このように本実施例の内部配線６は、ボンデイ
ングパツド５１，……と、内壁導電層９１，……
と、導電配線６１，……とから構成される。かか
る内部配線を従来のものと比較すると、導電配線
６１，……は従来より２〜４倍の幅とすることが
出来るので、その抵抗値は大幅に低下するが、内
壁導電層９１，……は本実施例で新たに設けられ
たものであつて、これの抵抗値は内部配線６の抵
抗値を増大させる要素となる。しかしながらこの
内壁導電層９１，……は、各基板１，２１，２
２，２３，３を積層焼成した後に施されるメツキ
工程において、表面に金（Au）のような高導電
率の金属がメツキされる。従つてこの内壁導電層
９１，……を設けたことによる抵抗値の増大は殆
ど問題にならない。
ングパツド５１，……と、内壁導電層９１，……
と、導電配線６１，……とから構成される。かか
る内部配線を従来のものと比較すると、導電配線
６１，……は従来より２〜４倍の幅とすることが
出来るので、その抵抗値は大幅に低下するが、内
壁導電層９１，……は本実施例で新たに設けられ
たものであつて、これの抵抗値は内部配線６の抵
抗値を増大させる要素となる。しかしながらこの
内壁導電層９１，……は、各基板１，２１，２
２，２３，３を積層焼成した後に施されるメツキ
工程において、表面に金（Au）のような高導電
率の金属がメツキされる。従つてこの内壁導電層
９１，……を設けたことによる抵抗値の増大は殆
ど問題にならない。
このことは本実施例における最悪条件の内部配
線の抵抗値が、凡そ252〔mΩ〕であるのに対し
て、従来の平均的な内部配線の抵抗値が凡そ567
〔mΩ〕であることからも容易に理解されよう。
線の抵抗値が、凡そ252〔mΩ〕であるのに対し
て、従来の平均的な内部配線の抵抗値が凡そ567
〔mΩ〕であることからも容易に理解されよう。
ところで、一般的に、導電配線６１……や内壁
導電層９１……は、セラミツク基板である内部配
線形成基板２１〜２３と同時焼成によつて形成さ
れる。
導電層９１……は、セラミツク基板である内部配
線形成基板２１〜２３と同時焼成によつて形成さ
れる。
一方、金等の高導電率の金属は、通常、セラミ
ツク基板の焼成温度では蒸発してしまうため、セ
ラミツク基板との同時焼成用の金属としては適用
できない。このため、従来、セラミツク基板と同
時焼成可能の金属としてはモリブデンやタングス
テン等の金属が使用されている（実開昭58−
22741号公報等を参照）。
ツク基板の焼成温度では蒸発してしまうため、セ
ラミツク基板との同時焼成用の金属としては適用
できない。このため、従来、セラミツク基板と同
時焼成可能の金属としてはモリブデンやタングス
テン等の金属が使用されている（実開昭58−
22741号公報等を参照）。
かかるタングステン等の金属は、導電率が金等
の金属よりは劣るものの焼成温度がセラミツク基
板の焼成温度に近いためである。
の金属よりは劣るものの焼成温度がセラミツク基
板の焼成温度に近いためである。
この点、本実施例においては、タングステン等
の金属を使用してセラミツク基板と同時焼成して
導電配線６１……や内壁導電層９１……を形成し
た後、内壁導電層９１……等の表面に金等の高導
電率の金属からなる金属層をメツキによつて形成
でき、内部配線の抵抗値を低下させることができ
るのである。
の金属を使用してセラミツク基板と同時焼成して
導電配線６１……や内壁導電層９１……を形成し
た後、内壁導電層９１……等の表面に金等の高導
電率の金属からなる金属層をメツキによつて形成
でき、内部配線の抵抗値を低下させることができ
るのである。
かかる本実施例に対し、特開昭49−11575号公
報等において提案されている如く、内部配線がセ
ラミツク基板中に形成されたスルーホールを経由
して外部端子に導出される場合は、内部配線の抵
抗値を低下させることは極めて困難である。
報等において提案されている如く、内部配線がセ
ラミツク基板中に形成されたスルーホールを経由
して外部端子に導出される場合は、内部配線の抵
抗値を低下させることは極めて困難である。
つまり、スルーホール中に充填されるスルーホ
ール導体は、セラミツク基板と同時焼成によつて
形成されるため、スルーホール導体を金等の高導
電率の金属によつて形成できず、一方、タングス
テン等の金属によつてスルーホール導体を形成し
た後、高導電率の金属をメツキしてもスルーホー
ル導体の露出する端部以外には高導電率の金属か
らなる金属層を表面に形成できないためである。
ール導体は、セラミツク基板と同時焼成によつて
形成されるため、スルーホール導体を金等の高導
電率の金属によつて形成できず、一方、タングス
テン等の金属によつてスルーホール導体を形成し
た後、高導電率の金属をメツキしてもスルーホー
ル導体の露出する端部以外には高導電率の金属か
らなる金属層を表面に形成できないためである。
なお上記本実施例の内部配線の各部の寸法は、
ボンデイングパツド５１の幅、長さがそれぞれ約
0.2〔mm〕，3.0〔mm〕、内壁導電層９１の幅及び長さ
が凡そ0.1〔mm〕，0.4〔mm〕、導電配線６１の幅及び
長さが凡そ0.6〔mm〕，10.0〔mm〕である。これに対
し、従来例の内部配線の各部の寸法は、ボンデイ
ングパツド５の各部は上記本実施例と変わるとこ
ろはなく、内部配線６の幅及び長さがそれぞれ凡
そ0.2〔mm〕，3.0〔mm〕である。
ボンデイングパツド５１の幅、長さがそれぞれ約
0.2〔mm〕，3.0〔mm〕、内壁導電層９１の幅及び長さ
が凡そ0.1〔mm〕，0.4〔mm〕、導電配線６１の幅及び
長さが凡そ0.6〔mm〕，10.0〔mm〕である。これに対
し、従来例の内部配線の各部の寸法は、ボンデイ
ングパツド５の各部は上記本実施例と変わるとこ
ろはなく、内部配線６の幅及び長さがそれぞれ凡
そ0.2〔mm〕，3.0〔mm〕である。
上述の如く構成した本発明の一実施例では、内
部配線形成基板２を複数個の基板により構成し、
導電配線をこの複数個の基板上に分割して形成し
たことにより、内部配線の抵抗値を著しく減少さ
せることが出来た。
部配線形成基板２を複数個の基板により構成し、
導電配線をこの複数個の基板上に分割して形成し
たことにより、内部配線の抵抗値を著しく減少さ
せることが出来た。
なお上記一実施例ではデユアル・イン・ライン
（DIP）型の多層セラミツクパツケージを掲げて
説明したが、本発明はこれに限定されるものでは
なく、如何なる型の多層セラミツクパツケージの
作成にも用いることが出来る。
（DIP）型の多層セラミツクパツケージを掲げて
説明したが、本発明はこれに限定されるものでは
なく、如何なる型の多層セラミツクパツケージの
作成にも用いることが出来る。
(f) 発明の効果
以上説明した如く本発明によれば、内部配線の
抵抗値の低い、改良された構造の多層セラミツク
パツケージが得られる。
抵抗値の低い、改良された構造の多層セラミツク
パツケージが得られる。
第１図は従来の多層セラミツクパツケージの説
明に供するための分解斜視図、第２図は本発明の
一実施例の構成を示す分解斜視図である。 図において、１はダイアタツチ基板、２，２
１，２２，２３，……は内部配線形成基板、３は
封止用基板、４はランド、５，５１，５２，５
３，……はボンデイングパツド、６は内部配線、
６１，６２，６３，……は導電配線、７，８，９
及び８１，８２，……は外壁導電層、９１，９
３，……は内壁導電層を示す。
明に供するための分解斜視図、第２図は本発明の
一実施例の構成を示す分解斜視図である。 図において、１はダイアタツチ基板、２，２
１，２２，２３，……は内部配線形成基板、３は
封止用基板、４はランド、５，５１，５２，５
３，……はボンデイングパツド、６は内部配線、
６１，６２，６３，……は導電配線、７，８，９
及び８１，８２，……は外壁導電層、９１，９
３，……は内壁導電層を示す。
Claims (1)
- 【特許請求の範囲】 １ 複数のセラミツク基板が積層されてなり、半
導体素子を挿入するための凹部が形成されている
とともに、 前記複数のセラミツク基板のうちの所定層のセ
ラミツク基板の前記凹部の周縁部に、前記凹部内
に搭載される半導体素子から導出される導体配線
が接続されるためのボンデイングパツドが複数個
配設されてなり、 且つ該ボンデイングパツドから前記複数のセラ
ミツク基板のうち所定のセラミツク基板との積層
境界面に形成された内部配線を介して各々導出さ
れた複数個の外部端子を具備する多層セラミツク
パツケージにおいて、 該ボンデイングパツドのうちの所定ボンデイン
グパツドと、該所定ボンデイングパツドが形成さ
れたセラミツク基板面を含む積層境界面とは異な
る積層境界面に形成された内部配線とが、前記凹
部の側壁面にメツキによつて金等の高導電率の金
属からなる金属層が表面に形成された導電層を介
して接続されていることを特徴とする多層セラミ
ツクパツケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15362883A JPS6045045A (ja) | 1983-08-23 | 1983-08-23 | 多層セラミックパッケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15362883A JPS6045045A (ja) | 1983-08-23 | 1983-08-23 | 多層セラミックパッケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6045045A JPS6045045A (ja) | 1985-03-11 |
| JPH0478014B2 true JPH0478014B2 (ja) | 1992-12-10 |
Family
ID=15566655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15362883A Granted JPS6045045A (ja) | 1983-08-23 | 1983-08-23 | 多層セラミックパッケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045045A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05267497A (ja) * | 1992-03-23 | 1993-10-15 | Japan Radio Co Ltd | 電子部品パッケージ |
| JPH065067U (ja) * | 1992-06-22 | 1994-01-21 | 日本航空電子工業株式会社 | 照光式一体型キートップ |
| CN106128964B (zh) * | 2016-07-17 | 2018-10-02 | 高燕妮 | 一种叠层集成电路封装结构的封装方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4911575A (ja) * | 1972-06-01 | 1974-02-01 | ||
| JPS511392A (ja) * | 1974-06-14 | 1976-01-08 | Mitsubishi Kakoki Kk | Aryusangasuganjugasukaraionoseizohoho |
| JPS5213772A (en) * | 1975-07-22 | 1977-02-02 | Kyocera Corp | Ic package |
| JPS5254963A (en) * | 1975-10-31 | 1977-05-04 | Nippon Electric Co | Circuit substrate having metalized wiring layer |
| JPS5822741B2 (ja) * | 1971-12-29 | 1983-05-11 | キヤノン株式会社 | デンシフクシヤキニオケルゲンゾウエキキ ヨウキユウソウチ |
| JPS58197861A (ja) * | 1982-05-14 | 1983-11-17 | Nec Corp | セラミック基板 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5822741U (ja) * | 1981-08-07 | 1983-02-12 | 京セラ株式会社 | 半導体パツケ−ジ |
| JPS58122459U (ja) * | 1982-02-15 | 1983-08-20 | 株式会社東芝 | 半導体素子外囲器 |
-
1983
- 1983-08-23 JP JP15362883A patent/JPS6045045A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5822741B2 (ja) * | 1971-12-29 | 1983-05-11 | キヤノン株式会社 | デンシフクシヤキニオケルゲンゾウエキキ ヨウキユウソウチ |
| JPS4911575A (ja) * | 1972-06-01 | 1974-02-01 | ||
| JPS511392A (ja) * | 1974-06-14 | 1976-01-08 | Mitsubishi Kakoki Kk | Aryusangasuganjugasukaraionoseizohoho |
| JPS5213772A (en) * | 1975-07-22 | 1977-02-02 | Kyocera Corp | Ic package |
| JPS5254963A (en) * | 1975-10-31 | 1977-05-04 | Nippon Electric Co | Circuit substrate having metalized wiring layer |
| JPS58197861A (ja) * | 1982-05-14 | 1983-11-17 | Nec Corp | セラミック基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6045045A (ja) | 1985-03-11 |
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