JPH03120851A - 半導体搭載用基板 - Google Patents
半導体搭載用基板Info
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- JPH03120851A JPH03120851A JP25967789A JP25967789A JPH03120851A JP H03120851 A JPH03120851 A JP H03120851A JP 25967789 A JP25967789 A JP 25967789A JP 25967789 A JP25967789 A JP 25967789A JP H03120851 A JPH03120851 A JP H03120851A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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-
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体素子が電気的に接続されるリードフレ
ームを有し、半導体素子が搭載されることによって半導
体搭載装置となる半導体搭載用基板に関する。
ームを有し、半導体素子が搭載されることによって半導
体搭載装置となる半導体搭載用基板に関する。
（従来の技術）
従来、この種の半導体搭載用基板としては、第５図に示
すようなものが広く知られている。この半導体搭載用基
板（１１０）は、基本的にはリードフレーム（１１１）
のみからなり、リードフレーム（１１１）のアイランド
部（１１６）半導体素子（２０）をハンダ（２１）によ
りグイポンディングし、半導体素子（２０）のコンタク
ト端子とリードフレーム（１１１）インナーリード部（
１１２）をワイヤーボンディングした後、アウターリー
ド部（１１７）除いた全体をトランスファーモールドす
ることによって、半導体搭載装置（１００）するように
なっている。
すようなものが広く知られている。この半導体搭載用基
板（１１０）は、基本的にはリードフレーム（１１１）
のみからなり、リードフレーム（１１１）のアイランド
部（１１６）半導体素子（２０）をハンダ（２１）によ
りグイポンディングし、半導体素子（２０）のコンタク
ト端子とリードフレーム（１１１）インナーリード部（
１１２）をワイヤーボンディングした後、アウターリー
ド部（１１７）除いた全体をトランスファーモールドす
ることによって、半導体搭載装置（１００）するように
なっている。
（発明が解決しようとする課題）
近年、この種の半導体搭載用基板（１１０）にあっては
、高速動作の半導体素子（２０） （以下、高速素子（
２０）と略す）を搭載可能にすること、及びこれに伴っ
てリード（入出力ピン）の数を増加させること（多ビン
化）が強く望まれている。
、高速動作の半導体素子（２０） （以下、高速素子（
２０）と略す）を搭載可能にすること、及びこれに伴っ
てリード（入出力ピン）の数を増加させること（多ビン
化）が強く望まれている。
この種の半導体搭載用基板（１１０）に高速素子（２０
）を搭載して半導体搭載装置＜１００）とし、マザーボ
ード等に実装する場合には、同じマザーボード等に実装
されている他の半導体搭載装置等の高速動作の妨げにな
らないよう、インピーダンスを所定の値（例えばＥＣＬ
素子を搭載する場合には５０Ω）に合わせる必要がある
。しかしながら、従来の半導体搭載用基板（１１０）に
あっては、リードの幅、絶縁層（１１３）の厚み、及び
絶縁層（＋１３）の誘電率等を調整することによっても
、インピーダンスを所定の値に合わせるのは不可能であ
り、またノイズを抑え難かった。なぜなら、従来の半導
体搭載用基板（１１０）は、インナーリード部（１１２
）がストリップ線路或いはマイクロストリップ線路とは
なり得ず、浮遊インダクタンスが大きくなってしまうか
らである。また、ＥＣＬ素子等の高速素子（２０）はい
くつかのレベルの電源が必要であり、このような高速素
子（２０）を搭・戒する場合には、電源のリンキングを
なくすために多くの電源用のリードを増さなければなら
す、リードの数が増加するに伴って外形サイズが大きく
なり、その結果インナーリードが長くなって、浮遊イン
ダクタンスが大きくなってしまうからである。
）を搭載して半導体搭載装置＜１００）とし、マザーボ
ード等に実装する場合には、同じマザーボード等に実装
されている他の半導体搭載装置等の高速動作の妨げにな
らないよう、インピーダンスを所定の値（例えばＥＣＬ
素子を搭載する場合には５０Ω）に合わせる必要がある
。しかしながら、従来の半導体搭載用基板（１１０）に
あっては、リードの幅、絶縁層（１１３）の厚み、及び
絶縁層（＋１３）の誘電率等を調整することによっても
、インピーダンスを所定の値に合わせるのは不可能であ
り、またノイズを抑え難かった。なぜなら、従来の半導
体搭載用基板（１１０）は、インナーリード部（１１２
）がストリップ線路或いはマイクロストリップ線路とは
なり得ず、浮遊インダクタンスが大きくなってしまうか
らである。また、ＥＣＬ素子等の高速素子（２０）はい
くつかのレベルの電源が必要であり、このような高速素
子（２０）を搭・戒する場合には、電源のリンキングを
なくすために多くの電源用のリードを増さなければなら
す、リードの数が増加するに伴って外形サイズが大きく
なり、その結果インナーリードが長くなって、浮遊イン
ダクタンスが大きくなってしまうからである。
さらに、ＥＣＬ素子やＧａＡｓ素子等の高速素子（２０
）を搭載する場合には、このような高速素子（２０）は
作動速度が速い反面、消費電力が大きく、発熱し易いた
め、放熱性を充分高めておく必要かあるが、従来の半導
体搭載用基板（１１０）にあっては放熱性が不十分であ
った。
）を搭載する場合には、このような高速素子（２０）は
作動速度が速い反面、消費電力が大きく、発熱し易いた
め、放熱性を充分高めておく必要かあるが、従来の半導
体搭載用基板（１１０）にあっては放熱性が不十分であ
った。
また、高速素子（２０）は外来ノイズの影響を受は易い
ため、確実にシールドする必要があるか、従来の半導体
搭載用基板（１１０）にあっては、搭載された高速素子
（２０）を確実にシールドすることができなかった。
ため、確実にシールドする必要があるか、従来の半導体
搭載用基板（１１０）にあっては、搭載された高速素子
（２０）を確実にシールドすることができなかった。
従って、従来の半導体搭載用基板（１１０）にあっては
、多ピンの高速素子（２０）を搭載し、高密度な半導体
搭載装置（１００）とすることがほとんど不可能であっ
た。
、多ピンの高速素子（２０）を搭載し、高密度な半導体
搭載装置（１００）とすることがほとんど不可能であっ
た。
（課題を解決するための手段）
以上のような課題を解決するために、本発明の採った手
段は、第１図〜第４図に示すように、「半導体素子（２
０）が搭載されるリードフレーム（１１）のインナーリ
ード部（１２）の表面及び裏面に絶縁層（１３）を形成
し、この絶縁層（１３）の表面の略全面に、前記インナ
ーリード部（１２）がストリップ線路となるようインピ
ーダンス調整用のベタパターン（１４）を形成するとと
もに、このインピーダンス調整用のベタパターン（１４
）と前記リードフレーム（１１）とを前記絶縁層（１３
）を通して形成したスルーホール（１５）を介して電気
的に接続したことを特徴とする半導体搭載用基板（１０
月 である。
段は、第１図〜第４図に示すように、「半導体素子（２
０）が搭載されるリードフレーム（１１）のインナーリ
ード部（１２）の表面及び裏面に絶縁層（１３）を形成
し、この絶縁層（１３）の表面の略全面に、前記インナ
ーリード部（１２）がストリップ線路となるようインピ
ーダンス調整用のベタパターン（１４）を形成するとと
もに、このインピーダンス調整用のベタパターン（１４
）と前記リードフレーム（１１）とを前記絶縁層（１３
）を通して形成したスルーホール（１５）を介して電気
的に接続したことを特徴とする半導体搭載用基板（１０
月 である。
本発明に係る半導体搭載用基板（１０）にあっては、リ
ードフレーム（１１）の材質、形状等は特に限定されな
い。しかしながら、リード幅を一定にしておけば、特に
インピーダンスの理論計算を容易にすることができる。
ードフレーム（１１）の材質、形状等は特に限定されな
い。しかしながら、リード幅を一定にしておけば、特に
インピーダンスの理論計算を容易にすることができる。
また、絶縁層（１３）の材質、形状等にあっても特に限
定されず、ガラスエポキシ、ポリアミド、アルミナ、ポ
リフェニレンサルファイド等のいわゆる半導体素子用の
材料として一般的に用いられるものによって所望の形状
に形成すればよい。
定されず、ガラスエポキシ、ポリアミド、アルミナ、ポ
リフェニレンサルファイド等のいわゆる半導体素子用の
材料として一般的に用いられるものによって所望の形状
に形成すればよい。
さらに、インピーダンス調整用のベタパターン（１４）
Ｃ以下、ベタパターン（１４）と略す）の材質、形状
等にあっても特に限定されず、この半導体搭載用基板（
１０）を多層構造とする場合には、ベタパターン（１４
）は必ずしも最表層に形成しなくてもよく、内層に形成
してもよい。また、ベタパターン（１４）は、分割して
グランドや数種の電源として利用してもよく、必要に応
じてベタパターン（１４）を利用したグランド−電源間
にコンデンサを搭載してもよい。さらに、ベタパターン
（１４）の材質は、例えば絶縁層（１３）がアルミナに
よって形成されている場合には４２アロイとする等、絶
縁層（１３）と熱膨張率を合わせるようにするのが好ま
しく、必要に応じて８ＯＮｉ／２０Ｆｅのようなパーマ
ロイによって形成し、磁気シールド性を持たせてもよい
。
Ｃ以下、ベタパターン（１４）と略す）の材質、形状
等にあっても特に限定されず、この半導体搭載用基板（
１０）を多層構造とする場合には、ベタパターン（１４
）は必ずしも最表層に形成しなくてもよく、内層に形成
してもよい。また、ベタパターン（１４）は、分割して
グランドや数種の電源として利用してもよく、必要に応
じてベタパターン（１４）を利用したグランド−電源間
にコンデンサを搭載してもよい。さらに、ベタパターン
（１４）の材質は、例えば絶縁層（１３）がアルミナに
よって形成されている場合には４２アロイとする等、絶
縁層（１３）と熱膨張率を合わせるようにするのが好ま
しく、必要に応じて８ＯＮｉ／２０Ｆｅのようなパーマ
ロイによって形成し、磁気シールド性を持たせてもよい
。
また、スルーホール（１５）は貫通でも非貫通でもよく
、リードフレーム（１１）との電気的接続は、メツキで
も導電性ペーストでもよい。
、リードフレーム（１１）との電気的接続は、メツキで
も導電性ペーストでもよい。
さらに、搭載した半導体素子（２０）との接続は、ヘタ
パターン（１４）を利用したグランドや電源にボンディ
ングワイヤ（２２）を直接接続するようにしてもよい。
パターン（１４）を利用したグランドや電源にボンディ
ングワイヤ（２２）を直接接続するようにしてもよい。
（発明の作用）
本発明か上述のような手段を採ることにより、以下に示
すような作用がある。
すような作用がある。
半導体素子（２０）が搭載されるリードフレーム（１１
）のインナーリード部（１２）の表面及び裏面に絶縁層
（１３）を形成し、この絶縁層（１３）の表面の略全面
に、インナーリード部（１２）がストリップ線路となる
ようベタパターン（１４）を形成するとともに、このベ
タパターン（１４）とリードフレーム（１１）とを絶縁
層（１３）を通して形成したスルーホール（１５）を介
して電気的に接続したことにより、多ピンの高速素子（
２０）を搭載して半導体搭載装置（１）とした場合であ
っても、浮遊インダクタンスを小さく抑え、全体のイン
ピーダンスをコントロールすることができるようになっ
ている。また、ノイズの発生を抑制することができるよ
うになっている。
）のインナーリード部（１２）の表面及び裏面に絶縁層
（１３）を形成し、この絶縁層（１３）の表面の略全面
に、インナーリード部（１２）がストリップ線路となる
ようベタパターン（１４）を形成するとともに、このベ
タパターン（１４）とリードフレーム（１１）とを絶縁
層（１３）を通して形成したスルーホール（１５）を介
して電気的に接続したことにより、多ピンの高速素子（
２０）を搭載して半導体搭載装置（１）とした場合であ
っても、浮遊インダクタンスを小さく抑え、全体のイン
ピーダンスをコントロールすることができるようになっ
ている。また、ノイズの発生を抑制することができるよ
うになっている。
また、ベタパターン（１４）が放熱部材としても作用し
、高速素子（２０）から発せられる熱を効率良（放熱す
ることができるようになっている。（特に、高速素子の
裏面側に四部を形成すればより効果的である。） さらに、ベタパターン（１４）がシールド壁としても作
用し、外部からのノイズの侵入を阻止するとともに、外
部へのノイズの放出を阻止することができ、高速素子（
２０）を確実にシールドすることができるようになって
いる。
、高速素子（２０）から発せられる熱を効率良（放熱す
ることができるようになっている。（特に、高速素子の
裏面側に四部を形成すればより効果的である。） さらに、ベタパターン（１４）がシールド壁としても作
用し、外部からのノイズの侵入を阻止するとともに、外
部へのノイズの放出を阻止することができ、高速素子（
２０）を確実にシールドすることができるようになって
いる。
また、ヘタパターン（１４）は分割してグランドや数種
のレベルの電源として利用することができ、ビン数を減
少させ、ノイズの影響を受は難いコンパクトな半導体搭
載用基板（ｌＯ）、ひいては半導体搭載装置（］、）と
することができるようになっている。
のレベルの電源として利用することができ、ビン数を減
少させ、ノイズの影響を受は難いコンパクトな半導体搭
載用基板（ｌＯ）、ひいては半導体搭載装置（］、）と
することができるようになっている。
さらに、半導体素子（２０）の裏面側に分割されないヘ
タパターン（１４）を形成すれば、封止性が向上し、信
頼性が向上するようになっている。
タパターン（１４）を形成すれば、封止性が向上し、信
頼性が向上するようになっている。
また、ベタパターン（１４）とリードフレーム（１１）
との接続がスルーホール（１５）を介してなされるため
、ボンディングワイヤによって接続した場合に比し、電
気容量を大きく、表面積を増すことができ、放熱性が向
上するようになっている。
との接続がスルーホール（１５）を介してなされるため
、ボンディングワイヤによって接続した場合に比し、電
気容量を大きく、表面積を増すことができ、放熱性が向
上するようになっている。
さらに、絶縁層（１３）か構造材としても作用するため
、必ずしもトランスファーモールドしなくてよいように
なっている。
、必ずしもトランスファーモールドしなくてよいように
なっている。
（実施例）
以下、図面に示す実施例に従って本発明の詳細な説明す
る。
る。
及皿五ユ
まず、銅からなる金属板にエツチング加工を施すことに
より、所望形状のリードフレーム（１１）を形成し、こ
のリードフレーム（１１）のインナーリード部（１２）
の表面及び裏面に、ガラストリアジンからなる絶縁層（
１３）を形成した。
より、所望形状のリードフレーム（１１）を形成し、こ
のリードフレーム（１１）のインナーリード部（１２）
の表面及び裏面に、ガラストリアジンからなる絶縁層（
１３）を形成した。
次に、絶縁層（１３）及びインナーリード部（１２）を
貫通する貫通孔を形成した後、絶縁層（１３）の表面の
略全面に、インナーリード部（１２）がストリップ線路
となるよう、銅メツキによりベタパターン（１４）を形
成するとともに、このベタパターン（１４）とリードフ
レーム（１１）とを電気的に接続するスルーホール（１
５）を形成し、本発明に係る第１図及び第２図に示すよ
うな半導体搭載用基板（１０）を得た。
貫通する貫通孔を形成した後、絶縁層（１３）の表面の
略全面に、インナーリード部（１２）がストリップ線路
となるよう、銅メツキによりベタパターン（１４）を形
成するとともに、このベタパターン（１４）とリードフ
レーム（１１）とを電気的に接続するスルーホール（１
５）を形成し、本発明に係る第１図及び第２図に示すよ
うな半導体搭載用基板（１０）を得た。
この半導体搭載用基板（１０）のリードフレーム（１１
）のアイランド部（１６）にＥＣＬ素子（２０）をハン
ダ（２１）によりグイボンディングし、ＥＣＬ素子（２
０）のコンタクト端子とリードフレーム（１１）のイン
ナーリード部（１２）とをワイヤーボンディングした。
）のアイランド部（１６）にＥＣＬ素子（２０）をハン
ダ（２１）によりグイボンディングし、ＥＣＬ素子（２
０）のコンタクト端子とリードフレーム（１１）のイン
ナーリード部（１２）とをワイヤーボンディングした。
そして、リードフレーム（１１）のアウターリード部（
１７）を除いて全体をトランスファーモールドし、半導
体搭載装置（１）を得た。得られた半導体搭載装置（１
）のインピーダンスは５０Ωに設定することができた。
１７）を除いて全体をトランスファーモールドし、半導
体搭載装置（１）を得た。得られた半導体搭載装置（１
）のインピーダンスは５０Ωに設定することができた。
このようにして得られた半導体搭載装置（１）は、従来
のものに比し、放熱性、シールド性、及び封止性が優れ
たものとなった。
のものに比し、放熱性、シールド性、及び封止性が優れ
たものとなった。
本実施例にあっては、半導体素子（２０）をリードフレ
ーム（１１）のアイランド部（１６）にハンダ（２１）
によりグイボンディングし、半導体素子（２０）のコン
タクト端子とリードフレーム（１１）のインナーリード
部（１２）とをワイヤーボンディングするようになって
いるため、既存の製造ラインを使って半導体搭載装置（
１）の組み立て作業を行うことができる。
ーム（１１）のアイランド部（１６）にハンダ（２１）
によりグイボンディングし、半導体素子（２０）のコン
タクト端子とリードフレーム（１１）のインナーリード
部（１２）とをワイヤーボンディングするようになって
いるため、既存の製造ラインを使って半導体搭載装置（
１）の組み立て作業を行うことができる。
なお、第２図においてリードは各辺に５ビンしか図示さ
れていないが、実際は各辺に０ 、５ｍｍピッチで３６
ピンが形成されており、全体で１４４ピンが形成されて
いる。
れていないが、実際は各辺に０ 、５ｍｍピッチで３６
ピンが形成されており、全体で１４４ピンが形成されて
いる。
及巖■ス
まず、銅からなる金属板にエツチング加工を施すことに
より、各辺０．５ｍｍピッチで３６ピンを有し、全体で
１４４ ピンを有する所望形状のリードフレーム（１１
）を形成した。
より、各辺０．５ｍｍピッチで３６ピンを有し、全体で
１４４ ピンを有する所望形状のリードフレーム（１１
）を形成した。
次に、リードフレーム（１１）のインナーリート部（１
２）の表面及び裏面に、ポリフェニレンサルファイドか
らなる絶縁層（１３）を射出成形した。なお、裏面側の
絶縁層（１３）には四部を形成した。
２）の表面及び裏面に、ポリフェニレンサルファイドか
らなる絶縁層（１３）を射出成形した。なお、裏面側の
絶縁層（１３）には四部を形成した。
次に、表面側の絶縁層（１３）に、底部がリードフレー
ム（１１）に達する接続穴を形成した後、絶縁層（１３
）の表面の略全面に、インナーリード部（１２）がスト
リップ線路となるよう、銅メツキによりベタパターン（
１４）を形成した。また、接続穴に銀ペーストを充填す
ることにより、ベタパターン（１４）とリードフレーム
（１１）とを電気的に接続するブラインドスルーホール
（１５）を形成し、ベタパターン（１４）のうちワイヤ
ーボンディングがなされる部分にはニッケル／金メツキ
を施し、本発明に係る第３図に示すような半導体搭載用
基板（１０）を得た。
ム（１１）に達する接続穴を形成した後、絶縁層（１３
）の表面の略全面に、インナーリード部（１２）がスト
リップ線路となるよう、銅メツキによりベタパターン（
１４）を形成した。また、接続穴に銀ペーストを充填す
ることにより、ベタパターン（１４）とリードフレーム
（１１）とを電気的に接続するブラインドスルーホール
（１５）を形成し、ベタパターン（１４）のうちワイヤ
ーボンディングがなされる部分にはニッケル／金メツキ
を施し、本発明に係る第３図に示すような半導体搭載用
基板（１０）を得た。
この半導体搭載用基板（１０）のリードフレーム（１１
）のアイランド部（１６）にＥＣＬ素子（２０）をハン
ダ（２１）によりグイボンディングし、ＴＴＬ素子（２
０）のコンタクト端子とリードフレーム（１１）のアイ
ランド部（１６）或いはベタパターン（１４）とをワイ
ヤーボンディングした。そして、表面側に搭載したＴＴ
Ｌ素子（２０）及びボンディングワイヤ（２２）を囲む
レジンダムを形成し、レジンダム内をポツティング封止
し、アルミリッドで蓋をすることにより、半導体搭載装
置（１）を得た。ｌられた半導体搭載装置（１）のイン
ピーダンスは７５Ωニ設定することができた。
）のアイランド部（１６）にＥＣＬ素子（２０）をハン
ダ（２１）によりグイボンディングし、ＴＴＬ素子（２
０）のコンタクト端子とリードフレーム（１１）のアイ
ランド部（１６）或いはベタパターン（１４）とをワイ
ヤーボンディングした。そして、表面側に搭載したＴＴ
Ｌ素子（２０）及びボンディングワイヤ（２２）を囲む
レジンダムを形成し、レジンダム内をポツティング封止
し、アルミリッドで蓋をすることにより、半導体搭載装
置（１）を得た。ｌられた半導体搭載装置（１）のイン
ピーダンスは７５Ωニ設定することができた。
このようにして得られた半導体搭載装置（１）は、実施
例１のものに比し、さらに放熱性の優れたものとなった
。
例１のものに比し、さらに放熱性の優れたものとなった
。
足將ガ１
まず、４２アロイからなる金属板にエツチング加工を施
すことにより、所望形状のリードフレーム（１１）を形
成し、このリードフレーム（１１）のインナーリード部
（１２）の表面及び裏面に、アルミナからなる絶縁層（
１３）を形成した。
すことにより、所望形状のリードフレーム（１１）を形
成し、このリードフレーム（１１）のインナーリード部
（１２）の表面及び裏面に、アルミナからなる絶縁層（
１３）を形成した。
次に、絶縁層（１３）及びインナーリード部（１２）を
貫通する貫通孔を形成した後、絶縁層（１３）の表面の
略全面に、インナーリード部（１２）かストリップ線路
となるよう、銀パラジウムメツキによりベタパターン（
１４）を形成するとともに、このベタパターン（１４）
とリードフレーム（１１）とを電気的に接続するスルー
ホール（１５）を形成した。なお、表面側のベタパター
ン（１４）は２分割され、一方のベタパターン（１４）
を電源、もう一方のベタパターン（１４）をグランドと
して利用し、両者の間にチップコンデンサを搭載し、本
発明に係る第４図に示すような半導体搭載用基板（１０
）を得た。
貫通する貫通孔を形成した後、絶縁層（１３）の表面の
略全面に、インナーリード部（１２）かストリップ線路
となるよう、銀パラジウムメツキによりベタパターン（
１４）を形成するとともに、このベタパターン（１４）
とリードフレーム（１１）とを電気的に接続するスルー
ホール（１５）を形成した。なお、表面側のベタパター
ン（１４）は２分割され、一方のベタパターン（１４）
を電源、もう一方のベタパターン（１４）をグランドと
して利用し、両者の間にチップコンデンサを搭載し、本
発明に係る第４図に示すような半導体搭載用基板（１０
）を得た。
得られた半導体搭載用基板（１０）は、ＴＴＬ素子（５
０ＭＨｚ）を搭載するものであり、実施例１と同様に、
このＴ Ｔ Ｌ素子を搭載して半導体搭載装置（１）と
したところ、インピーダンスは６２．５Ωに設定するこ
とができた。
０ＭＨｚ）を搭載するものであり、実施例１と同様に、
このＴ Ｔ Ｌ素子を搭載して半導体搭載装置（１）と
したところ、インピーダンスは６２．５Ωに設定するこ
とができた。
なお、第４図においてリートは各辺に５ビンしか図示さ
れていないが、実際は各辺に０．５ｍｍピッチで５２ビ
ンが形成されており、全体で２０８ビンか形成されてい
る。
れていないが、実際は各辺に０．５ｍｍピッチで５２ビ
ンが形成されており、全体で２０８ビンか形成されてい
る。
（発明の効果）
以上のように本発明に係る半導体素子搭載用基板にあっ
ては、多ビンの高速素子を搭載して半導体搭載装置とし
た場合であっても、浮遊インダクタンスを小さく抑え、
全体のインピーダンスをコントロールすることができる
。また、ノイズの発生を抑制することができる。
ては、多ビンの高速素子を搭載して半導体搭載装置とし
た場合であっても、浮遊インダクタンスを小さく抑え、
全体のインピーダンスをコントロールすることができる
。また、ノイズの発生を抑制することができる。
また、ベタパターンが放熱部材としても作用し、高速素
子から発せられる熱を効率良く放熱することができる。
子から発せられる熱を効率良く放熱することができる。
（特に、高速素子の裏面側に凹部を形成すればより効果
的である。） さらに、ベタパターンがシールド壁としても作用し、外
部からのノイズの侵入を阻止するとともに、外部へのノ
イズの放出を阻止することかでき、高速素子を確実にシ
ールドすることができる。
的である。） さらに、ベタパターンがシールド壁としても作用し、外
部からのノイズの侵入を阻止するとともに、外部へのノ
イズの放出を阻止することかでき、高速素子を確実にシ
ールドすることができる。
また、ベタパターンは分割してグランドや数種のレベル
の電源として利用することができ、ビン数を減少させ、
ノイズの影響を受は難いコンパクトな半導体搭載用基板
、ひいては半導体搭載装置とすることができる。
の電源として利用することができ、ビン数を減少させ、
ノイズの影響を受は難いコンパクトな半導体搭載用基板
、ひいては半導体搭載装置とすることができる。
さらに、半導体素子の裏面側に分割されないベタパター
ンを形成すれば、封止性か向上し、信頼性が向上する。
ンを形成すれば、封止性か向上し、信頼性が向上する。
また、ベタパターンとリードフレームとの接続がスルー
ホールを介してなされるため、ボンディングワイヤによ
って接続した場合に比し、電気容量を大きく、表面積を
増すことができ、放熱性が向上する。
ホールを介してなされるため、ボンディングワイヤによ
って接続した場合に比し、電気容量を大きく、表面積を
増すことができ、放熱性が向上する。
さらに、絶縁層が構造材としても作用するため、必ずし
もトランスファーモールドしなくてよい。
もトランスファーモールドしなくてよい。
第１図は本発明に係る半導体搭載用基板を用いた半導体
搭載装置を示す断面図、第２図は第１図の半導体搭載用
基板を示す平面図、第３図は本発明に係る別の半導体搭
載用基板を用いた半導体搭載装置を示す断面図、第４図
は本発明に係るさらに別の半導体搭載用基板を示す平面
図、第５図は従来の半導体搭載用基板を用いた半導体搭
載装置を示す断面図である。 符 号 の 説 明 １０・・・半導体搭載用基板、１１・・・リードフレー
ム、１２・・・インナーリード部、１３・・・絶縁層、
１４・・ベタパターン、１５・・・スルーホール、２０
・・・電子部品。 以 上
搭載装置を示す断面図、第２図は第１図の半導体搭載用
基板を示す平面図、第３図は本発明に係る別の半導体搭
載用基板を用いた半導体搭載装置を示す断面図、第４図
は本発明に係るさらに別の半導体搭載用基板を示す平面
図、第５図は従来の半導体搭載用基板を用いた半導体搭
載装置を示す断面図である。 符 号 の 説 明 １０・・・半導体搭載用基板、１１・・・リードフレー
ム、１２・・・インナーリード部、１３・・・絶縁層、
１４・・ベタパターン、１５・・・スルーホール、２０
・・・電子部品。 以 上
Claims (1)
- 半導体素子が搭載されるリードフレームのインナーリー
ド部の表面及び裏面に絶縁層を形成し、この絶縁層の表
面の略全面に、前記インナーリード部がストリップ線路
となるようインピーダンス調整用のベタパターンを形成
するとともに、このインピーダンス調整用のベタパター
ンと前記リードフレームとを前記絶縁層を通して形成し
たスルーホールを介して電気的に接続したことを特徴と
する半導体搭載用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25967789A JP2740969B2 (ja) | 1989-10-04 | 1989-10-04 | 半導体搭載用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25967789A JP2740969B2 (ja) | 1989-10-04 | 1989-10-04 | 半導体搭載用基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03120851A true JPH03120851A (ja) | 1991-05-23 |
| JP2740969B2 JP2740969B2 (ja) | 1998-04-15 |
Family
ID=17337375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25967789A Expired - Lifetime JP2740969B2 (ja) | 1989-10-04 | 1989-10-04 | 半導体搭載用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2740969B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406699A (en) * | 1992-09-18 | 1995-04-18 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing an electronics package |
| US5646829A (en) * | 1994-11-25 | 1997-07-08 | Sharp Kabushiki Kaisha | Resin sealing type semiconductor device having fixed inner leads |
| US6075423A (en) * | 1997-11-26 | 2000-06-13 | Intel Corporation | Controlling signal trace characteristic impedance via a conductive epoxy layer |
| US6958087B2 (en) | 2001-10-23 | 2005-10-25 | Ngk Insulators, Ltd. | Gas separator fixing structure and gas separating device using the same |
| JP2009174153A (ja) * | 2008-01-23 | 2009-08-06 | Shikoku Chem Corp | デッキ材固定金具およびデッキ材固定方法 |
-
1989
- 1989-10-04 JP JP25967789A patent/JP2740969B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406699A (en) * | 1992-09-18 | 1995-04-18 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing an electronics package |
| US5646829A (en) * | 1994-11-25 | 1997-07-08 | Sharp Kabushiki Kaisha | Resin sealing type semiconductor device having fixed inner leads |
| US6075423A (en) * | 1997-11-26 | 2000-06-13 | Intel Corporation | Controlling signal trace characteristic impedance via a conductive epoxy layer |
| US6958087B2 (en) | 2001-10-23 | 2005-10-25 | Ngk Insulators, Ltd. | Gas separator fixing structure and gas separating device using the same |
| JP2009174153A (ja) * | 2008-01-23 | 2009-08-06 | Shikoku Chem Corp | デッキ材固定金具およびデッキ材固定方法 |
| JP4675978B2 (ja) * | 2008-01-23 | 2011-04-27 | 四国化成工業株式会社 | デッキ材固定金具およびデッキ材固定方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2740969B2 (ja) | 1998-04-15 |
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