JPH05267497A - 電子部品パッケージ - Google Patents
電子部品パッケージInfo
- Publication number
- JPH05267497A JPH05267497A JP4095900A JP9590092A JPH05267497A JP H05267497 A JPH05267497 A JP H05267497A JP 4095900 A JP4095900 A JP 4095900A JP 9590092 A JP9590092 A JP 9590092A JP H05267497 A JPH05267497 A JP H05267497A
- Authority
- JP
- Japan
- Prior art keywords
- ceramic substrate
- pattern
- package
- layer ceramic
- conductive pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 パッケージに組み込んだ電子素子の静電気に
よる帯電防止、放電破壊を防止する。 【構成】 電子部品パッケージ内の第１層セラミック基
板１１と第２層セラミック基板１２との積層部におい
て、第１層セラミック基板１１の表面に約１ＫΩ〜５Ｍ
Ωの抵抗値を有する抵抗パターン２０を設ける。この抵
抗パターン２０によって、前記表面の接地用導電パター
ン１７と側部の信号用接続端子部１８との間を接続した
構成とする。
よる帯電防止、放電破壊を防止する。 【構成】 電子部品パッケージ内の第１層セラミック基
板１１と第２層セラミック基板１２との積層部におい
て、第１層セラミック基板１１の表面に約１ＫΩ〜５Ｍ
Ωの抵抗値を有する抵抗パターン２０を設ける。この抵
抗パターン２０によって、前記表面の接地用導電パター
ン１７と側部の信号用接続端子部１８との間を接続した
構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、表面弾性波（ＳＡＷ）
素子、ＭＯＳ−ＩＣ及びＣＭＯＳ−ＩＣ等の電子素子を
気密封止するために用いるパッケージに関する。
素子、ＭＯＳ−ＩＣ及びＣＭＯＳ−ＩＣ等の電子素子を
気密封止するために用いるパッケージに関する。
【０００２】
【従来の技術】従来から用いられているパッケージの破
断面斜視図を図４に示す。第１層目、第２層目、第３層
目の各セラミック基板１，２，３が図４に示すように積
層され、第３層セラミック基板３の上には金属リング４
が積層されている。
断面斜視図を図４に示す。第１層目、第２層目、第３層
目の各セラミック基板１，２，３が図４に示すように積
層され、第３層セラミック基板３の上には金属リング４
が積層されている。
【０００３】図５は、従来のパッケージの第１層セラミ
ック基板１上に形成した接地用導電パターン７及び端部
の接地用電極８ａ、信号用電極８'ａ を示す。これらの
パターンはタングステン等の高融点金属を用いて印刷法
で塗布形成され、接地用導電パターン７はパッケージ外
側面に設けられた接続端子部８と接続されている。
ック基板１上に形成した接地用導電パターン７及び端部
の接地用電極８ａ、信号用電極８'ａ を示す。これらの
パターンはタングステン等の高融点金属を用いて印刷法
で塗布形成され、接地用導電パターン７はパッケージ外
側面に設けられた接続端子部８と接続されている。
【０００４】図６は、図４に示す従来のパッケージの第
２層セラミック基板２に形成した導電パターン９及び開
口部２' を示す。開口部２' 周辺にはタングステン等の
高融点金属で導電パターン９が印刷法で形成され、パッ
ケージ外側端部に設けられた接地用電極１０ａ、信号用
電極１０'ａ と接続されている。これらの接地用電極１
０ａ、信号用電極１０'ａ は、第１層セラミック基板１
の接地用電極８ａ、信号用電極８'ａ と基板端部で各々
接続されている。
２層セラミック基板２に形成した導電パターン９及び開
口部２' を示す。開口部２' 周辺にはタングステン等の
高融点金属で導電パターン９が印刷法で形成され、パッ
ケージ外側端部に設けられた接地用電極１０ａ、信号用
電極１０'ａ と接続されている。これらの接地用電極１
０ａ、信号用電極１０'ａ は、第１層セラミック基板１
の接地用電極８ａ、信号用電極８'ａ と基板端部で各々
接続されている。
【０００５】図４の第３層セラミック基板３は、外形寸
法が第２層セラミック基板２と同等であるが、その開口
部はより大きな形状に形成されている。
法が第２層セラミック基板２と同等であるが、その開口
部はより大きな形状に形成されている。
【０００６】第１層、第２層、第３層の積層されたセラ
ミック基板１，２，３は、約１０００℃以上の温度で熱
処理することにより、その積層面では気密性を有する接
合が得られる。金属リング４は、第３層セラミック基板
３の上にろう付けされる。この金属リングの材料として
は、セラミックの熱膨張差による歪み、クラックを防ぐ
ためにコバールが用いられる。各セラミック基板１，
２，３及び金属リング４をそれぞれ熱処理により接合し
て積層した後、導電パターン９部の配線電気抵抗を下げ
るため、パッケージ全体を金めっきしてパッケージが完
成する。
ミック基板１，２，３は、約１０００℃以上の温度で熱
処理することにより、その積層面では気密性を有する接
合が得られる。金属リング４は、第３層セラミック基板
３の上にろう付けされる。この金属リングの材料として
は、セラミックの熱膨張差による歪み、クラックを防ぐ
ためにコバールが用いられる。各セラミック基板１，
２，３及び金属リング４をそれぞれ熱処理により接合し
て積層した後、導電パターン９部の配線電気抵抗を下げ
るため、パッケージ全体を金めっきしてパッケージが完
成する。
【０００７】このような構成を持つパッケージに対し、
ＳＡＷ素子、ＭＯＳ−ＩＣ等の電子素子５は、図４に示
すように第２層セラミック基板２の開口部２' に接着固
定される。第２層セラミック基板２上の導電パターン９
と電子素子５とは、直径約２５μｍのボンディングワイ
ヤ６で接続される。
ＳＡＷ素子、ＭＯＳ−ＩＣ等の電子素子５は、図４に示
すように第２層セラミック基板２の開口部２' に接着固
定される。第２層セラミック基板２上の導電パターン９
と電子素子５とは、直径約２５μｍのボンディングワイ
ヤ６で接続される。
【０００８】この後、金属の蓋２１を金属リング４の上
にかぶせ、金属リング４周辺で溶接し電子素子５を気密
封止して機能を有する部品が完成する。
にかぶせ、金属リング４周辺で溶接し電子素子５を気密
封止して機能を有する部品が完成する。
【０００９】
【発明が解決しようとする課題】このようなパッケージ
に、ＳＡＷ素子、ＭＯＳ−ＩＣ、ＣＭＯＳ−ＩＣ等の電
子素子を組み込みプリント基板等に実装する場合、工程
中で受ける機械的応力、熱履歴による静電気が発生し、
電子素子上の配線部間で放電が生じ、電子素子の破損、
電気特性の劣化原因となることがあった。
に、ＳＡＷ素子、ＭＯＳ−ＩＣ、ＣＭＯＳ−ＩＣ等の電
子素子を組み込みプリント基板等に実装する場合、工程
中で受ける機械的応力、熱履歴による静電気が発生し、
電子素子上の配線部間で放電が生じ、電子素子の破損、
電気特性の劣化原因となることがあった。
【００１０】
【課題を解決するための手段】本発明はこれらの欠点を
解決するため、パッケージの信号配線と接地配線間に１
ＫΩ〜５ＭΩの範囲の抵抗値を有する電気抵抗膜をあら
かじめパッケージ内のセラミック基板（アルミナ基板）
の積層部に設け両者を接続した構成とするもので、以下
実施例につき図面により詳細に説明する。
解決するため、パッケージの信号配線と接地配線間に１
ＫΩ〜５ＭΩの範囲の抵抗値を有する電気抵抗膜をあら
かじめパッケージ内のセラミック基板（アルミナ基板）
の積層部に設け両者を接続した構成とするもので、以下
実施例につき図面により詳細に説明する。
【００１１】
【実施例】図１は本発明によるパッケージの一実施例
で、その破断面形状を示す。第１層セラミック基板１１
と第２層セラミック基板１２との積層部に設けた抵抗パ
ターン２０によって、接地用導電パターン１７と側部に
設けた信号用接続端子部１８とを接続している。図２は
図１に示した実施例の第１層セラミック基板１１の表面
に形成した抵抗膜の印刷パターンである抵抗パターン２
０を示す。
で、その破断面形状を示す。第１層セラミック基板１１
と第２層セラミック基板１２との積層部に設けた抵抗パ
ターン２０によって、接地用導電パターン１７と側部に
設けた信号用接続端子部１８とを接続している。図２は
図１に示した実施例の第１層セラミック基板１１の表面
に形成した抵抗膜の印刷パターンである抵抗パターン２
０を示す。
【００１２】第１層セラミック基板１１と第２層セラミ
ック基板１２との積層部分に、幅約５０μｍ、長さ約５
ｍｍの曲線状の抵抗パターン２０をタングステンを用い
て印刷法で形成し、信号用電極１８'ａ と接地用導電パ
ターン１７との間を接続しておく。印刷法で形成したタ
ングステンの抵抗パターン２０のシート抵抗は約１０Ω
であるから、この形成したパターンの電気抵抗値は約１
ＫΩとなる。すなわち、信号配線と接地配線間が約１Ｋ
Ωで接続されていることになる。
ック基板１２との積層部分に、幅約５０μｍ、長さ約５
ｍｍの曲線状の抵抗パターン２０をタングステンを用い
て印刷法で形成し、信号用電極１８'ａ と接地用導電パ
ターン１７との間を接続しておく。印刷法で形成したタ
ングステンの抵抗パターン２０のシート抵抗は約１０Ω
であるから、この形成したパターンの電気抵抗値は約１
ＫΩとなる。すなわち、信号配線と接地配線間が約１Ｋ
Ωで接続されていることになる。
【００１３】ここで形成する抵抗パターン２０の抵抗値
の範囲は、放電破壊の防止のために５ＭΩ以下とし、一
方、電子素子を使用する回路に影響を与えないために１
ＫΩ以上となるように選ぶ。
の範囲は、放電破壊の防止のために５ＭΩ以下とし、一
方、電子素子を使用する回路に影響を与えないために１
ＫΩ以上となるように選ぶ。
【００１４】本実施例における第２層目、第３層目の各
セラミック基板１２，１３、金属リング１４は、従来の
パッケージ構造で用いるものと基本的に同様であり、従
来工程と同様の工程で積層し組み立てる。
セラミック基板１２，１３、金属リング１４は、従来の
パッケージ構造で用いるものと基本的に同様であり、従
来工程と同様の工程で積層し組み立てる。
【００１５】この後、接続端子部１８及び導電パターン
１７，１９の電気抵抗を低くし、さらにボンディングワ
イヤ６との接続を安定化するため、パッケージ全体を金
めっきしパッケージとして完成する。このとき、接続端
子部１８と接地用導電パターン１７との間に形成した線
状の抵抗パターン２０は、第１層セラミック基板１１と
第２層セラミック基板１２との積層部に形成しているの
で金めっきされることはなく、その抵抗値はめっきの前
後で変わらない。
１７，１９の電気抵抗を低くし、さらにボンディングワ
イヤ６との接続を安定化するため、パッケージ全体を金
めっきしパッケージとして完成する。このとき、接続端
子部１８と接地用導電パターン１７との間に形成した線
状の抵抗パターン２０は、第１層セラミック基板１１と
第２層セラミック基板１２との積層部に形成しているの
で金めっきされることはなく、その抵抗値はめっきの前
後で変わらない。
【００１６】図３に他の実施例を示す。同図では第２層
セラミック基板以外は従来構造と同様とし、第２層セラ
ミック基板３２上で第２層セラミック基板３２と第３層
セラミック基板との積層部に前述の実施例と同様の抵抗
パターン３０を形成し、信号用導電パターン３９' と接
地用導電パターン３９とを接続する構造に形成する。こ
の場合においても、従来と同様の製造工程で製作でき、
またパッケージの導電パターンに金めっき処理をする工
程で抵抗パターン３０は金めっきされず、抵抗値は変わ
らないので本発明の目的とする機能を有するパッケージ
が得られる。
セラミック基板以外は従来構造と同様とし、第２層セラ
ミック基板３２上で第２層セラミック基板３２と第３層
セラミック基板との積層部に前述の実施例と同様の抵抗
パターン３０を形成し、信号用導電パターン３９' と接
地用導電パターン３９とを接続する構造に形成する。こ
の場合においても、従来と同様の製造工程で製作でき、
またパッケージの導電パターンに金めっき処理をする工
程で抵抗パターン３０は金めっきされず、抵抗値は変わ
らないので本発明の目的とする機能を有するパッケージ
が得られる。
【００１７】本実施例でタングステンを抵抗パターン材
料として用いたが、モリブデン等の高融点を持つ材料で
あれば本発明の目的とする効果が得られる。これらの実
施例では、従来の製作工程を変えずに製作できる利点が
ある。
料として用いたが、モリブデン等の高融点を持つ材料で
あれば本発明の目的とする効果が得られる。これらの実
施例では、従来の製作工程を変えずに製作できる利点が
ある。
【００１８】
【発明の効果】以上説明したように本発明によるパッケ
ージは、従来の製作工程を変えることなく、信号配線と
接地配線間に電気抵抗パターンを形成でき、本パッケー
ジを用いることによりＳＡＷ素子、ＩＣ等の電子素子の
放電破壊が防止できる効果がある。
ージは、従来の製作工程を変えることなく、信号配線と
接地配線間に電気抵抗パターンを形成でき、本パッケー
ジを用いることによりＳＡＷ素子、ＩＣ等の電子素子の
放電破壊が防止できる効果がある。
【図１】本発明の実施例の断面構造図である。
【図２】図１に示す第１層セラミック基板上の配線パタ
ーンを示す図である。
ーンを示す図である。
【図３】他の実施例の第２層セラミック基板上の配線パ
ターンを示す図である。
ターンを示す図である。
【図４】従来例のパッケージ断面構造図である。
【図５】従来例の第１層セラミック基板上の導電パター
ンを示す図である。
ンを示す図である。
【図６】従来例の第２層セラミック基板上の導電パター
ンを示す図である。
ンを示す図である。
１１ 第１層セラミック基板 １２，３２ 第２層セラミック基板 １７ 接地用導電パターン １８，１８' 接続端子部 １９，３９，３９' 導電パターン ２０，３０ 抵抗パターン
Claims (1)
- 【請求項１】 セラミック基板を積層して構成される電
子部品パッケージにおいて、前記セラミック基板の積層
部に抵抗膜パターンを形成し、該抵抗膜パターンにより
信号配線パターンまたはその接続端子部と接地配線パタ
ーンまたはその接続端子部との間を接続したことを特徴
とする電子部品パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095900A JPH05267497A (ja) | 1992-03-23 | 1992-03-23 | 電子部品パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095900A JPH05267497A (ja) | 1992-03-23 | 1992-03-23 | 電子部品パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267497A true JPH05267497A (ja) | 1993-10-15 |
Family
ID=14150177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4095900A Pending JPH05267497A (ja) | 1992-03-23 | 1992-03-23 | 電子部品パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267497A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005302942A (ja) * | 2004-04-09 | 2005-10-27 | Murata Mfg Co Ltd | 多層配線基板及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045045A (ja) * | 1983-08-23 | 1985-03-11 | Shinko Electric Ind Co Ltd | 多層セラミックパッケ−ジ |
| JPH03165102A (ja) * | 1989-11-22 | 1991-07-17 | Fujitsu Ltd | マイクロ波回路モジュール |
-
1992
- 1992-03-23 JP JP4095900A patent/JPH05267497A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045045A (ja) * | 1983-08-23 | 1985-03-11 | Shinko Electric Ind Co Ltd | 多層セラミックパッケ−ジ |
| JPH03165102A (ja) * | 1989-11-22 | 1991-07-17 | Fujitsu Ltd | マイクロ波回路モジュール |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005302942A (ja) * | 2004-04-09 | 2005-10-27 | Murata Mfg Co Ltd | 多層配線基板及びその製造方法 |
| JP4513389B2 (ja) * | 2004-04-09 | 2010-07-28 | 株式会社村田製作所 | 多層配線基板及びその製造方法 |
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