JP2013528946A - 異種３ｄスタックにおける改良されたモジュラリティ - Google Patents

異種３ｄスタックにおける改良されたモジュラリティ Download PDF

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Abstract

【課題】異種の３Ｄスタックにおける改良されたモジュラリティを提供する。
【解決手段】異種の三次元コンピュータ処理チップ・スタックにおける改良されたモジュラリティには、製造方法が含まれる。本方法は、ホスト層を前加工するステップ、およびそのホスト層を少なくとも一つの他の層とともにスタック中に集積するステップを含む。ホスト層は、相互に対し異種の特性を使って事前作製されたチップ群を受けるためのキャビティをホスト層上に形成し、チップをホスト層上の対応するキャビティに配置し、チップをキャビティのそれぞれの表面に接合させ、これによりホスト層およびチップを通して円滑な表面を有するエレメントを形成することによって前加工される。
【選択図】図１（１Ａおよび１Ｂ）

Description

本発明は一般にコンピューティング環境内の処理に関し、さらに具体的には、異種３Ｄスタックにおけるモジュラリティの改良に関する。
コンピュータ・チップ製造において、三次元（３Ｄ）スタックには、データが進まなければならないコンポーネント間の距離を短縮するような方法で組み合わされた処理チップおよびメモリなどのコンポーネントの層が用いられる。コンポーネント間の短縮された距離は、より速いデータ速度と、低減された電気抵抗の結果としてより少ない熱とをもたらす。
モジュラリティおよび異種集積は、３Ｄ技術の重要な利点であるが、これらは同一サイズのチップに限られている。異種チップ・サイズの場合、アクセラレータ・チップを包含するチップの層または冗長層におけるシリコンの効率的な使用は難しい。というのは、これらの層は主プロセッサ・チップ自体よりも小さい傾向があるからである。主プロセッサ・チップよりも小さいチップを集積することにより、そのチップを主プロセッサと同じ寸法に拡張するためのフィラーとしてのシリコンの使用、もしくは、これらより小さなチップを包含する層の中にエア・ギャップがもたらされる。余分なシリコンの使用は非効率的であり、エア・ギャップの放置は、不均等な熱放散を生成し、チップ中にホット・スポットをもたらす。しかしながら、チップ・サイズおよび複雑性は、歩留まり上の主要決定因子なので、アクセラレータ／冗長付与など、より小型で複雑性の低い層を集積することは歩留まりおよびコスト上で明確な利点がある。ヒート・シンクと主プロセッサとの間にそれらより小さなチップが配置された場合、シリコン層と蓋との間またはシリコン層とヒート・シンクとの間の熱接合材料が全体をカバーできない可能性がある。さらに、これらより小型のチップの整列は、下側層の主プロセッサが、通常これら小型のチップよりかなり大きく、異なるサイズのチップの層アライメント手順に容易に適応しないため、問題を生じることがある。
ある例示的な実施形態は、三次元コンピュータ処理チップ・スタックを製造する方法を含む。本方法は、ホスト層を前加工するステップ、およびホスト層を少なくとも一つの他の層とともにスタックに集積するステップを含む。ホスト層は、相互に対し異種の特性を使って事前作製されたチップ群を受けるためのキャビティをホスト層上に形成し、チップをホスト層上の対応するキャビティに配置し、チップをキャビティのそれぞれの表面に接合させ、これによりホスト層およびチップを通して円滑な表面を有するエレメントを形成することによって前加工される。
さらなる例示的な実施形態は、三次元コンピュータ処理チップ・スタックを含む。該三次元コンピュータ処理チップ・スタックは、スタック内に、少なくとも一つの他の層上に配置されたホスト層を含む。ホスト層は、その上に、相互に対し異種の特性を使って事前作製されたチップ群を受けるためのキャビティを含む。キャビティは、異種の特性のチップを収容するように形成される。チップはキャビティのそれぞれの表面に接合され、これによりホスト層およびチップを通して円滑な表面を有するエレメントが形成される。
さらなる例示的な実施形態は、三次元（３Ｄ）コンピュータ処理チップ・スタック・プランを生成し実装する方法を含む。本方法は、複数のクライアントからシステム要求事項を受信するステップと、該システム要求事項から共通の処理構造体および技術を識別するステップと、該共通の処理構造体および技術を、３Ｄコンピュータ処理チップ・スタック・プラン中のある層に割り当てるステップとを含む。共通の処理構造体および技術は、所定数のクライアントに共通な処理構造体および技術の特徴を特定する。また、本方法は、システム要求事項から非共通の処理構造体および技術を識別するステップと、該非共通の処理構造体および技術を３Ｄコンピュータ処理チップ・スタック・プラン中のホスト層に割り当てるステップとを含む。非共通の処理構造体および技術は、所定数のクライアントに共通性のない処理構造体および技術の特徴を特定する。また、本方法は、ホスト層上の非共通の構造体の配置および配線を決定するステップと、配置情報をプラン中に格納し、該プランを製造設備に送信するステップとを含む。製造設備は、共通の構造体および技術を含む層と、非共通の構造体および技術を含むホスト層との両方を生成する。また、製造設備は、割り当て事項および配置情報に従って、ホスト層および他の層を集積し、３Ｄコンピュータ処理チップ・スタックを形成する。
さらなる例示的な実施形態は、三次元（３Ｄ）コンピュータ処理チップ・スタック・プランを生成し実装するためのコンピュータ・プログラム製品を含む。本コンピュータ・プログラム製品は、コンピュータ・プログラム・コードが具現されたコンピュータ可読ストレージ媒体を含み、該コードはコンピュータによって実行されたとき、そのコンピュータに方法を実施させる。本方法は、複数のクライアントからシステム要求事項を受信するステップと、該システム要求事項から共通の処理構造体および技術を識別するステップと、該共通の処理構造体および技術を、３Ｄコンピュータ処理チップ・スタック・プラン中の少なくとも一つの層に割り当てるステップとを含む。共通の処理構造体および技術は、所定数のクライアントに共通な処理構造体および技術の特徴を特定する。また、本方法は、システム要求事項から非共通の処理構造体および技術を識別するステップと、該非共通の処理構造体および技術を３Ｄコンピュータ処理チップ・スタック・プラン中のホスト層に割り当てるステップとを含む。非共通の処理構造体および技術は、所定数のクライアントに共通性のない処理構造体および技術の特徴を特定する。また、本方法は、非共通の構造体のホスト層上の配置および配線を決定するステップと、配置情報をプラン中に格納し、該プランを製造設備に送信するステップとをさらに含む。製造設備は、共通の構造体および技術を含む層と、非共通の構造体および技術を含むホスト層とを生成し、割り当て事項および配置情報に従って、ホスト層および他の層を集積し、３Ｄコンピュータ処理チップ・スタックを形成する。
本発明の技法を介して、さらなる特質および利点が実現される。本発明の他の実施形態および態様が本明細書で詳細に説明され、これらは請求される発明の一部と見なされる。本発明の利点および特質をよりよく理解するため、説明および図面を参照されたい。
ここで図面を参照すると、いくつかの図面において同様なエレメントには同様な番号が付されている。
図１Ａは、ある例示的な実施形態による、三次元コンピュータ処理チップ・スタックの側面ブロック図を示し、図１Ｂは、ある例示的な実施形態による、図１Ａの三次元コンピュータ処理チップ・スタックの平面ブロック図を示す。 別の例示的な実施形態による、三次元コンピュータ処理チップ・スタックの側面ブロック図を示す。 ある例示的な実施形態における、三次元コンピュータ処理チップ・スタックを形成するためのプロセスを表した流れ図を示す。 ある例示的な実施形態における、三次元コンピュータ処理チップ・スタックを形成するためのプロセスを表した流れ図を示す。 ある例示的な実施形態による、クライアント要求事項のサンプル、およびこれらのクライアント要求事項から展開された三次元コンピュータ処理チップ・スタック・プランを表したブロック図を示す。 ある例示的な実施形態における、三次元コンピュータ処理チップ・スタックの製造および設計プランを実装することが可能なシステムのブロック図を示す。 ある例示的な実施形態におけるコンピュータ・プログラム製品を示す。
本発明のある例示的な実施形態は、改良された三次元（３Ｄ）コンピュータ処理チップ・スタックを提供する。本例示的な３Ｄコンピュータ処理チップ・スタックは、改良された設計モジュラリティを提供し、該３Ｄコンピュータ処理チップ・スタック中で用いられる異種の集積層を収容する。
ここで図１Ａおよび図１Ｂに転じ、例示的な３Ｄコンピュータ処理チップ・スタック１００Ａの側面図および平面図それぞれについて以下に説明する。この３Ｄコンピュータ処理チップ・スタック１００Ａとは、ある集積回路チップのシステムをいい、複数の層（例、層１１０、１１２、および１１４）を含む。層１１０、１１２、および１１４は、半導体材料で形成し、ロジック、メモリ、およびコア・プロセッサなど、多様なコンポーネントまたは構造体を含めることができる。層１１０、１１２、および１１４は、集積（例、積層）されて３Ｄコンピュータ処理チップ・スタック１００Ａの一部を形成する。例えば、層１１２を層１１４の上に配置することができ、層１１０を層１１２の上に配置することができる。図１では、３つの層１１０、１１２、および１１４が、３Ｄコンピュータ処理チップ・スタック１００Ａの一部を形成するように示されているが、当然のことながら、例示的な諸実施形態の利点を実現するために、追加の（またはより少ない）層を用いることが可能である。
また、ある例示的な実施形態において、３Ｄコンピュータ処理チップ・スタック１００Ａは、いくつかのチップ１０８を受けるための専用領域１０６が上に形成されたホスト層１０４Ａ（本明細書では「キャリヤ層」ともいう）も含む。これらのチップ１０８（本明細書では「チップレット」ともいう）は、これらチップレットの選択された組分けから、コアの多様なバリエーションが構成され、カスタム化された機能が生成できるようにモジュール化された、マイクロプロセッサ・コアのサブシステムとして定義することができる。一つの例示として図１Ｂに示されるように、ホスト層１０４Ａは７個のチップ１０８を含む。ただし、典型的な諸実施形態の利点を実現するために、追加の（またはより少ない）チップ１０８を用いることも当然のことながら可能である。
ある例示的な実施形態において、チップ１０８の各々は、専用の電源および専用のクロックグリッドを含み、これらの各々は他のものとは独立して動作する。ある例示的な実施形態において、チップ１０８は、さまざまな電圧源およびクロックグリッドに対応し、相互に互換性である必要はない（例えば、電力およびクロック配分ネットワークおよび動作仕様が他のチップと互換性がない）。スタック１００Ａに集積された後、チップ１０８は、例えば配線または配線メッシュを介して、層１１０、１１２、および１１４に通信可能に連結される。ただし、チップ１０８は、ホスト層１０４Ａには電気的に接続されない。代わりに、３Ｄコンピュータ処理チップ・スタック１００Ａは、チップ１０８が３Ｄ処理チップ・スタック１００Ａの他の層１１０、１１２、および１１４と通信することを可能にする、配線格子（図示せず）などのプログラム可能な接続も含む。ある例示的な実施形態において、チップ１０８の各々は、層１１０、１１２、および１１４の任意の層中の他のコンポーネントとも通信可能に連結することができる。
さまざまな種類のチップ１０８を製造し、ホスト層１０４Ａ上に配置されたチップ１０８の少なくとも一つがチップ１０８の他のチップの特性とは異なる特性を有するようにできる。これらの異種の特性には、例えば、チップ・サイズ、アスペクト比、厚さ、動作点仕様（例、クロック周波数、供給電圧など）、配線層の数および特性、並びに別種の技術の使用のバリエーションを含めることができる。チップ１０８に用いられる別種の技術の例には、例えば、２２、３２、および４５ナノメータ（ｎｍ）チップを含めることができる。チップ１０８は、多様な機能に対して作製することができる（例えば、チップ１０８は、キャッシュ・チップ、浮動小数点アクセラレータ、暗号化および解読アクセラレータ、または当該技術分野で周知の他の任意のコンピュータ・チップとすることができる）。
ホスト層１０４Ａをエッチングして、ホスト層１０４Ａ上に専用領域（ＤＲ：ｄｅｄｉｃａｔｅｄ ｒｅｇｉｏｎ）１０６を形成し、特定のチップのサイズおよび厚さを収容するのに十分なサイズの開口部またはキャビティを生成することができる。ホスト層１０４Ａ上のエッチングの寸法（例、長さ、幅、および深さ）は、所望のチップ１０８の長さ、幅、および厚さの寸法に対応する。さらに、ホスト層１０４Ａをエッチングしてエッチング停止部を形成し、専用領域１０６に対する境界を生成することができる。
ある例示的な実施形態において、ホスト層１０４Ａは、チップ１０８および下側の層１１０、１１２、および１１４に対して増強された冷却を提供するために、熱伝導性材料（例、シリコン）で作製することができる。３Ｄコンピュータ処理チップ・スタック１００Ａの熱放散は、熱伝導性材料の使用によって改善することが可能である。チップ１０８は、ホスト層１０４Ａに電気的に接続されていない（代わりに、例えば、チップ１０８は、これらがホスト層１０４Ａ上に集積された後、ホスト層１０４Ａ上に設けられたプログラム可能配線または配線メッシュを介し、他の層１１０、１１２、および１１４に通信可能に連結される）。
さらに、ホスト層１０４Ａには、熱伝導性を向上させるための（例えば、チップ１０８および他のスタック・エレメントから蓋１０２への熱伝導を向上させるための、Ｃｕ熱ビア、内蔵冷却チャネル、金属メッシュ構造体、および特殊界面材料などの）インフラストラクチャまたは材料（図示せず）を含めることができ、それによって、ホスト層１０４Ａ上に配置されたチップ１０８は、ホスト層１０４Ａの作製に使われた熱伝導性材料を介して該インフラストラクチャまたは材料との一様なコンタクトを備え、これにより、３Ｄコンピュータ処理チップ・スタック１００Ａの熱伝導性が向上する。ホスト層１０４Ａ上に配置されたチップ１０８は、ホスト層１０４Ａへのこのインフラストラクチャの適用を介し、それらの対応する専用領域１０６のそれぞれの表面に接合され、これにより、ホスト層１０４Ａおよびチップ１０８によるモノリシックなエレメントが形成される。このモノリシックな態様は、図１Ａの例示的なホスト層１０４Ａに示されるように、円滑でシームレスな表面を備えている。
別の諸実施形態において、（熱伝導性材料もしくは熱伝導性を向上させるための内蔵金属構造体またはその両方を有する）ホスト層１０４Ａは、下側層１１０、１１２、および１１４に対し冷却もしくは遮蔽またはその両方を提供するために、チップ１０８のない状態で使うことも可能である。ホスト層１０４Ａの材料の遮蔽特性は、それがなければ干渉を生じさせる可能性のあるアルファ線に対して保護をする。
また、３Ｄコンピュータ処理チップ・スタック１００Ａには蓋１０２が含まれており、これは、層１０４Ａ、１１０、１１２、および１１４によって生成された熱の放散を促進するためのヒート・シンクとすることができる。蓋１０２は、例えば、図１Ａで示されるように、ホスト層１０４Ａの上面に配置することができる。
また、３Ｄコンピュータ処理チップ・スタック１００Ａには、３Ｄコンピュータ処理チップ・スタック１００Ａを、これが中で動作することになるハードウェア・デバイス（図示せず）に接続する機能をする接続ピン１１６（図１Ａ）も含めることができる。
図１Ｂに示されるように、ホスト層１０４Ａは、アライメント・マーク１１８をさらに含む。アライメント・マーク１１８は、ホスト層１０４Ａを他の層１１０、１１２、および１１４と整列させるのに役立つ。例示的な実施形態において、当業者には明らかなように、アライメント・マーク１１８は、レーザ・アライメントまたは他のアライメント技法を用いて層１０４Ａ、１１０、１１２、および１１４を集積するために使われる。
ホスト層１０４Ａを他の層１１０、１１２、および１１４とともに集積する過程で、ホスト層１０４Ａは、他の層１１０、１１２、および１１４の上に配置される（図１Ａに示されるように、層１１０、１１２、および１１４は垂直に積み重ねられる）。層１１０、１１２、および１１４の各々は、ホスト層１０４Ａのアライメント・マーク部１１８の配置に一致するアライメント穴を含む。層１０４Ａ、１１０、１１２、および１１４のアライメントは、レーザ・ビームを、アライメント・マーク１１８を通してポイントすることによってチェックすることができる。レーザ・ビームが層１０４Ａ、１１０、１１２、および１１４の全てを通って通過すれば、３Ｄ処理チップ・スタック１００Ａはうまく整列されている。チップ１０８はホスト層１０４Ａに搭載されているので、ホスト層１０４Ａが、他の層１１０、１１２、および１１４と整列されれば、チップ１０８も同様に適切に配列されたことになる。
ここで、図２に転じ、３Ｄコンピュータ処理チップ・スタック１００Ｂの側面図について以下に説明する。３Ｄコンピュータ処理チップ・スタック１００Ｂには、図１Ａで前述した多くのエレメントを含めることができる。これらのエレメントついての重複する部分はここでさらなる説明はしない。この例示的な３Ｄコンピュータ処理チップ・スタック１００Ｂとは、ある集積回路チップのシステムをいい、複数の層（層１１０〜１１４として示す）を含む。これらの層には、図１Ａで前述したのと同様な構造体および材料を含めることができる。層１１０〜１１４は集積（例、積層）され、３Ｄコンピュータ処理チップ・スタック１００Ｂの一部を形成する。図２に示された例示的な実施形態において、例えば、層１１２を層１１４の上に配置することができ、ホスト層１０４Ｂを層１１２の上に配置することができ、層１１０をホスト層１０４Ｂの上に配置することができる。
ある例示的な実施形態において、ホスト層１０４Ｂは、第一平面側１６０（底面部ともいう）および第二平面側１５０（上面部ともいう）を含み、その両方の面上に、いくつかのチップ１０８を受けるための専用領域１０６が形成される。第一平面側１６０および第二平面側１５０は、ホスト層１０４Ｂの相互に反対側の面に水平に配置されている。チップ１０８については図１Ａで十分に説明したので、ここでさらなる説明はしない。前述したのと同じまたは類似のエッチング技法を用いて、例えば図２に示したように、専用キャビティ１０６を、ホスト層１０４Ｂの両側の平面（すなわち、上側部分１５０および下側部分１６０）上に形成することができる。スタック１００Ｂに集積された後、チップ１０８は、例えば配線または配線メッシュを介して、層１１０〜１１４と通信可能に連結される。さらに、図１Ａで前述したように、ホスト層１０４Ｂのチップ１０８は、ホスト層１０４Ｂには電気的に接続されない。代わりに、３Ｄコンピュータ処理チップ・スタック１００Ｂは、チップ１０８が３Ｄ処理チップ・スタック１００Ｂの他の層１１０〜１１４と通信することを可能にする、配線格子（図示せず）などのプログラム可能な接続も含む。ある例示的な実施形態において、チップ１０８の各々は、層１１０、１１２、および１１４の任意の層中の他のコンポーネントとも通信可能に連結することができる。
さまざまな種類のチップ１０８を製造し、ホスト層１０４Ｂ上に配置されたチップ１０８の少なくとも一つがチップ１０８の他のチップの特性とは異なる特性を有するようにできる。これらの異種の特性には、例えば、チップ・サイズ、アスペクト比、厚さ、動作点仕様（例、クロック周波数、供給電圧など）、配線層の数および特性、並びに別種の技術の使用のバリエーションを含めることができる。ホスト層１０４Ｂをエッチングして、ホスト層１０４Ｂ上に専用領域１０６を形成し、特定のチップのサイズおよび厚さを収容するのに十分なサイズの開口部またはキャビティを生成することができる。ホスト層１０４Ｂ上のエッチングの寸法（例、長さ、幅、および深さ）は、所望のチップ１０８の長さ、幅、および厚さの寸法に対応する。さらに、ホスト層１０４をエッチングしてエッチング停止部を形成し、専用領域１０６に対する境界を生成することができる。
チップ１０８は、ホスト層１０４（例えば、ホスト層１０４Ａまたは１０４Ｂの実施形態の一つ）上に配置するため、協働して各種の機能を遂行するように設計されたチップの種類のセットから選択される。ある例示的な実施形態において、チップ１０８が製造、試験され、チップ設計者は、例えば、顧客またはクライアントから提示されたカスタマイズ要求事項に基づいて、ホスト層１０４に含めるためのいくつかのチップ１０８を選択することができる。さらに、ホスト層１０４のモジュール式設計によって、モジュール・コンポーネントの動作または作製方法の開示を必要とせずに、多様なモジュール式コンポーネントを使ったコンピュータ・プロセッサの効率的作製が可能になる。このようにして、製造者は、例えば軍用アプリケーションなどの制限的環境において、コンピュータ・プロセッサを安全に製造することができる。
上記で示されたように、チップ１０８は、後工程での３Ｄコンピュータ処理チップ・スタック１００への配置のために製造し、試験することができる。チップ１０８は、いずれか将来時に（例えば、クライアントまたは顧客の要求事項の指示に応じて）ホスト層１０４に搭載できるので、チップ１０８は、大量のバッチで従って歩留まりを上げて、効率的に製造することができる。ホスト層１０４は、多様なチップ・サイズに対して構成されるので、チップ１０８はできるだけ小型に製作し、これにより、さらに歩留まりを向上させ、製造コストを低減することができる。さらに、チップ１０８は、独立した、スタンドアローン・コンポーネントとして設計されるので、さらなる効率を実現することが可能である。これらの結果、各チップ１０８は個別に試験することが可能で、一切の欠陥チップを、３Ｄ処理チップ・スタック１００の他のコンポーネントを犠牲にすることなく除去することができる。この特色は、３Ｄ処理チップ・スタック１００の最終組み立ての前に、全コンポーネントが機能するのを確実にすることによって、３Ｄ処理チップ・スタック１００の歩留まりをさらに向上させる。
図３〜図４は、ある例示的な実施形態における三次元コンピュータ処理チップ・スタックを形成するためのプロセスを表した流れ図を示し、図５は、ある例示的な実施形態による、クライアント要求事項のサンプル、およびこれらのクライアント要求事項から展開された三次元コンピュータ処理チップ・スタック・プランを表したブロック図を示し、図６は、ある例示的な実施形態にいて、製造およびプラニングを実装できるシステムのブロック図を示す。
図６のシステム４００は、一つ以上のネットワーク４０６と通信する、コンピュータ・システム４０２および製造設備４０４を含む。コンピュータ・システム４０２は、（例えば、デスクトップ・コンピュータなどの）汎用コンピュータ処理デバイスとすることも、またはメインフレーム・コンピュータなどの高性能のシステムとすることもできる。ネットワーク（群）４０６は、例えば、インターネット、ローカル・エリア・ネットワーク、広域ネットワーク、または各種ネットワークの組み合わせなど、当該技術分野で周知の任意のネットワークを含み得る。ある別の実施形態において、製造設備４０４は、例えばケーブル配線を介して、コンピュータ・システム４０２と直接通信することができる。製造設備４０４には、図１で説明した３Ｄコンピュータ処理チップ・スタック１００を含むコンピュータ処理チップを製造するためのさまざまな種類の処理設備を含めることができる。コンピュータ・システム４０２は、本明細書で説明する例示的なプロセスを実装するためのロジック４０８を実行する。また、コンピュータ・システム４０２は、（例えば、製造業システム・ソフトウェア、製造リソース計画アプリケーションなど（図示せず）の）主に製造業に関連する多様なアプリケーションを実行することも可能である。さらに、コンピュータ・システム４０２には、本明細書で説明する例示的なプロセスを実装するのに使われるデータを格納するための内部および外部メモリを含めることもできる。コンピュータ・システムのメモリに格納が可能なデータの種類には、例えば、クライアント要求事項４１０および製造プラン４１２（本明細書では３Ｄコンピュータ処理チップ・スタック・プランともいう）を含めることができ、この両者についてはさらに後記で説明する。製造プロセス、三次元コンピュータ処理チップ・スタック・プラニング、およびシステムを、図３〜図４、図５、および図６に関連させて以下に説明する。
ブロック２０２で、コンピュータ・システム４０２において、いくつかのコンピュータ処理デバイスに対するシステム要求事項が受信され、ロジック４０８を介して分析される。例えば、図５に示されるように、クライアント１、２、および３のそれぞれに対し、システム要求事項の３つのセットがある。これらの要求事項は、ストレージ（例えば、コンピュータ・システム４０２のメモリ中に格納されたクライアント要求事項４１０）から読み出すことが可能である。
ブロック２０４で、ロジック４０８は、分析から得られた一切の共通の処理構造体および技術を識別する。共通の構造体および技術とは、所定の数または割合のクライアントの間で共有されるクライアント要求事項（例えば、クライアントの９５〜１００％は、要求する製品（例、スタック１００）に対し８つ以上の処理コアを要求する、など）に対するコンポーネントおよび関係する技術をいう。また、これらの共通の構造体および技術は、ベースライン要求事項ともいわれ、（例えば、クライアント１、２、および３からの）集合的クライアント要求事項から補外推定される。ベースライン要求事項は、一つ以上の共用層１１０、１１２、および１１４への配置のため割り当て／保留される。図５に示されるように、全３つのクライアント１〜３に共用される共通技術に２２ｎｍ技術がある。ベースライン要求事項の他の例が、図５のボックス３０２に示されている。
ブロック２０６で、ロジック４０８は、上記分析から、一切の非共通もしくは非互換性またはその両方の構造体を識別する。非共通の構造体とは、どのクライアントの間でも共用されていない、あるいはクライアントの少数または少ない割合で共用が可能な、クライアント要求事項に対するコンポーネントおよび技術をいう。非互換性の構造体および技術とは、これら要求事項の共通の構造体のいずれとも互換性のない、クライアント要求事項に対するコンポーネントおよび技術をいう。構造体／技術の種類の例は、例えば、修復またはパッチ・チップ、アクセラレータ、暗号化／解読、および冗長付与を含み得る。これらの非共通もしくは非互換性またはその両方の構造体は、ホスト層１０４上への配置のため割り当て／保留される（すなわち、前述のチップ１０８は、これらの非共通もしくは非互換性またはその両方の構造体または技術を反映している）。非共通もしくは非互換性またはその両方の構造体および技術の例が、図５のボックス３０４に示されている。ボックス３０２および３０４中のデータは、合わさって、クライアント１〜３から要求されたシステム要求事項の集合的構造体および技術３０６を形成する。
ブロック２０８で、ロジック４０８は、ボックス３０４中の非共通／非互換性構造体に対するサイズおよびアスペクト比を計算する。例えば、チップ１０８が、同じ製造業者によって製造される場合（しかして、製造業者がこれらのチップのサイズ／アスペクト比に対し全面的な統制を有する場合）、サイズ取り計算は、可能性あるチップの使用面積の査定を行い、チップ１０８によって利用される面積を最大化する構成を選択することができる。
ブロック２１０で、ロジック４０８は、ボックス３０４中の非共通もしくは非互換性またはその両方の構造体に対する相互接続要求事項を識別する。
ブロック２１２で、ロジック４０８は、（例えば、ボックス３０４中の非共通もしくは非互換性またはその両方の構造体および技術から）クライアント要求事項を満たすために必要な、ホスト層１０４の数を算定する。この算定は、アスペクト比の計算、相互接続要求事項、およびホスト層１０４の寸法を使って行うことができる。
ブロック２１４で、ロジック４０８は、ボックス３０２中のベースライン・データを、例えば製造プラン４１２の一つとして、製造設備４０４に（例えばネットワーク４０６を介して）送信し、製造設備４０４は、そのベースライン・データから（例えば、層１１０、１１２、および１１４の各々の多様なインスタンスなどの）共通の構造体並びに共用層を製造する。この製造プロセスには、集積プロセスの過程で、後工程での整列のための穴を層１１０、１１２、および１１４に設けるステップを含めることができる。また、これらの構造体は、集積プロセスの実施の前に試験をすることが可能である。
ブロック２１６で、ロジック４０８は、ボックス３０４中の非共通もしくは非互換性またはその両方の構造体に対するクロックおよび電力配送要求事項を（例えば、Ｖｄｄ、Ｖｃｓ、Ｆｃｌｋ範囲およびターゲット・レベルに関し、さまざまなチップ１０８の仕様書を調べ、これらの値の互換性を判定するなどして）査定する。例えば、Ｖｄｄターゲットおよびクロック範囲がオーバーラップする場合、ホスト層設計プランにおいて、ブロック３０２／３０４中の項目を切り替えることが可能である。あるいは、チップ１０８の一つ以上が、クロックおよび電圧配送インフラストラクチャを共用しまたは切り替えることができよう。
ブロック２１８で、ロジック４０８は、ボックス３０４中の非共通／非互換性構造体のデータを（例えばネットワーク４０６を介して）製造設備４０４に送信し、製造設備４０４は、これら非共通もしくは非互換性またはその両方の構造体（これらの構造体は、例えば前述のチップ１０８をいう）を製造する。これらの構造体も、集積プロセスの実施の前に試験することができる。
ブロック２２０で、ロジック４０８は、ホスト層１０４上の非共通もしくは非互換性またはその両方の構造体、および相互接続ブロック（例、配線）の配置を決定する。チップ１０８の配置は、さまざまな分析技法を使って決定することが可能である。例として、検討対象の因子には、ある層のコンポーネントを下側層の別のコンポーネントとオーバーラップさせる必要があるか、あるいは、コンポーネントを別のコンポーネントとオーバーラップさせる必要はないが、いくつかの他のエレメントと隣接している必要があるか、といったことが含まれよう。さらに、ロジック４０８は、共通エレメントの使用を共有する複数のチップ１０８を一緒に近接配置することによって、共用エレメントを十分に活用するように構成することができる。
ロジック４０８は、この情報を（例えば、ネットワーク４０６を介して）製造設備４０４に送信し、製造設備４０４はホスト層１０４を前加工する。これについては以下に説明する。ホスト層１０４は、熱伝導性材料で形成され、該熱伝導性材料を通して、ホスト層１０４上のチップ１０８、および共用層（例えば、層１１０、１１２、および１１４）のコンポーネント（例、共通の構造体）によって生成された熱の放散を促進する。ある例示的な実施形態において、ホスト層１０４は、これらチップ１０８および他の層をアルファ放射線から保護するよう構成される。
ブロック２２２で、異種の特性を使って事前作製されたチップ１０８を受けるために、ホスト層１０４上に専用領域１０６が形成される。これら異種の特性の一つには、サイズのバリエーションが含まれる。他の異種の特性には、厚さ、アスペクト比、配線層の配線特性／枚数、供給電圧およびクロックの仕様、並びに別種の技術の使用を含めることができる。前述のように、この別種の技術には、例えば、２２ｎｍ、３２ｎｍ、および４５ｎｍ技術を含めることができる。専用領域１０６（キャビティ）は、異種の特性のチップを収容するように形成される（例えば、専用領域１０６は、それぞれのチップ１０８のサイズに対応するサイズに形成される）。専用領域１０６は、ホスト層１０４をエッチングすることによって形成することができる。例示的な諸実施形態において、ホスト層１０４が、チップ１０８および他の層１１０、１１２、および１１４とは別に製造されることは理解されよう。例示的な諸実施形態において、ホスト層１０４をエッチングしてチップ１０８のための開口部を生成することができる。さらなる例示的な諸実施形態では、ホスト層１０４をエッチングしてエッチング停止部を形成し、専用領域１０６に対する境界を生成することができる。
ブロック２２４で、ホスト層１０４上にアライメント・マーク部１１８が設置される。アライメント・マーク部１１８は、ホスト層１０４を少なくとも一つの他の層（例えば、層１１０、１１２、および１１４の一つ以上）に整列させるよう構成される。ホスト層１０４は、ホスト層１０４を貫通して指向されるレーザ・ビームを介して、他の層と整列させることができる。レーザ・ビームが（アライメント・マーク部１１８経て）層１０４、および他の層（１１０、１１２、１１４）に設けられたアライメント穴を通過すれば、ホスト層１０４と他の層とはうまく整列されている。
ブロック２２６で、ホスト層１０４は、チップ１０８を、ホスト層１０４の対応する専用領域１０６に配置することによりさらに前加工される。上記で述べたように、チップ１０８の各々は、ホスト層１０４上に配置されたとき、ホスト層１０４上の他のチップ１０８との電気的および機能的接続を欠いている。さらに、前述のように、ホスト層１０４上に配置されたチップ１０８は、このインフラストラクチャのホスト層１０４への適用を介して、それらに対応する専用領域１０６のそれぞれの表面に接合され、これにより、ホスト層１０４とチップ１０８とのモノリシックなエレメントが形成される。このモノリシックな態様は、図１Ａの例示的なホスト層１０４Ａに示されるように、円滑でシームレスな表面を備えている。
ブロック２２８で、ホスト層１０４は、上記ブロック２２４で説明したように、一つ以上の他の層（例えば、層１１０、１１２、および１１４）に整列される。
ブロック２３０で、ホスト層１０４は、他の層（例えば、層１１０、１１２、および１１４）とともに集積または接合されて、スタック１００を形成する。
技術的な効果および利点には、効率的熱放散およびアルファ放射線からの保護の両方を提供する熱伝導性のホスト層１０４が含まれる。さらに、ホスト層１０４は、ホスト層１０４上に形成された専用領域１０６を介して、チップ１０８の配置およびアライメントのためのベース層を提供し、これは、３Ｄコンピュータ処理チップ・スタック１００のための異種のチップ１０８の効率的な分離された製造を可能にする。
本明細書で使用する用語は、単に特定の実施形態を説明する目的のためのものであり、本発明を限定することは意図されていない。本明細書で用いられる、単数形「ある（“ａ”、“ａｎ”）」、および「該（“ｔｈｅ”）」は、文脈上明確に別途に示されていなければ、複数形も同じように含むことが意図されている。さらに、当然のことながら、本明細書で用いられる「含む（“ｃｏｍｐｒｉｓｅ”）」もしくは「含んでいる（“ｃｏｍｐｒｉｓｉｎｇ”）」またはその両方は、述べられた機能、完全体、ステップ、オペレーション、エレメント、もしくはコンポーネント、またはこれらの組み合わせの存在を特定するが、一つ以上の他の機能、完全体、ステップ、オペレーション、エレメント、コンポーネント、もしくはこれらの群、または上記の組み合わせの存在を排除するものではない。
添付の請求項中のミーンズ・プラス・ファンクションまたはステップ・プラス・ファンクションの要素全ての、対応する構造、材料、動作および均等物は、具体的に請求された他の請求要素と組み合わせて機能を遂行するための、一切の構造、材料または動作を包含することが意図されている。本発明の記述は、例示および説明の目的で提示されたもので、網羅的であることも、または本発明を開示した形態に限定することも意図されていない。当業者には、本発明の範囲および思想から逸脱することのない多くの修改および変形が明白であろう。本実施形態は、本発明の原理および実際的な応用を最善に説明し、他の当業者が、意図する特定の用途に適したさまざまな修改を加えたさまざまな実施形態に関して、本発明を理解できるように選択し説明されたものである。
当業者には明らかなように、本発明の態様は、システム、方法、またはコンピュータ・プログラム製品として具現することができる。従って、本発明の態様は、全体がハードウェアの実施形態、全体がソフトウェアの実施形態（ファームウエア、常駐ソフトウェア、マイクロコードなどを含む）、あるいは、ソフトウェアおよびハードウェア態様を組み合わせた実施形態の形を取ることができ、本明細書ではこれらは全て一般的に「回路」、「モジュール」、または「システム」といわれることもある。さらに、本発明の態様は、コンピュータ可読プログラム・コードが具体化された、一つ以上のコンピュータ可読媒体（群）において具現化されるコンピュータ・プログラム製品の形を取ることもできる。
一つ以上のコンピュータ可読媒体（群）の任意の組み合わせを用いることができる。コンピュータ可読媒体は、コンピュータ可読信号媒体、またはコンピュータ可読記憶媒体とすることができる。コンピュータ可読記憶媒体は、例えば、以下に限らないが、電子的、磁気的、光学的、電磁気的、赤外的、または半導体の、システム、装置、もしくはデバイス、あるいはこれらの任意の適切な組み合わせとすることができる。コンピュータ可読記憶媒体のさらに具体的な例（非包括的リスト）には、一つ以上の配線を有する電気接続、携帯型コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ：ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、読み取り専用メモリ（ＲＯＭ：ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、消去可能プログラム可能読み取り専用メモリ（ＥＰＲＯＭ（ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）またはフラッシュ・メモリ）、光ファイバ、携帯型コンパクト・ディスク読み取り専用メモリ（ＣＤ−ＲＯＭ：ｃｏｍｐａｃｔ ｄｉｓｃ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、光記憶デバイス、磁気記憶デバイス、またはこれらの任意の適切な組み合わせが含まれよう。本文書の文脈において、コンピュータ可読記憶媒体は、命令実行システム、装置、またはデバイスによってまたはこれらに関連させて使用するためのプログラムを、包含または格納できる任意の有形媒体とすることもできる。
コンピュータ可読信号媒体には、例えばベースバンド中にまたは搬送波の一部として具現されたコンピュータ可読のプログラム・コードを有する、伝播データ信号を含めることができる。かかる伝播信号は、以下に限らないが、電磁気的、光学的、またはこれらの任意の適切な組み合わせを含め、さまざまな形態の任意の形を取ることができる。コンピュータ可読信号媒体は、コンピュータ可読記憶媒体ではないが、命令実行システム、装置、またはデバイスによってまたはこれらに関連させて使用するためのプログラムを通信、伝播、または伝送が可能な任意のコンピュータ可読媒体であり得る。
コンピュータ可読媒体中に具現されたプログラム・コードは、以下に限らないが、無線、有線、光ファイバ・ケーブル、ＲＦなど、またはこれらの任意の適した組み合わせを含め、任意の適切な媒体を用いて送信することができる。
本発明の態様のオペレーションを実行するためのコンピュータ・プログラム・コードは、Ｊａｖａ（Ｒ）、Ｓｍａｌｌｔａｌｋ（Ｒ）、Ｃ＋＋などのオブジェクト指向プログラミング言語、および、“Ｃ”プログラミング言語または類似のプログラミング言語などの従来式手続き型プログラミング言語を含め、一つ以上のプログラミング言語の任意の組み合わせで記述することができる。このプログラム・コードは、スタンドアロン・ソフトウェア・パッケージとしてユーザのコンピュータで全体的に実行することも、ユーザのコンピュータで部分的に実行することもでき、一部をユーザのコンピュータで一部を遠隔コンピュータで実行することもでき、あるいは遠隔のコンピュータまたはサーバで全体的に実行することもできる。後者のシナリオでは、ローカル・エリア・ネットワーク（ＬＡＮ：ｌｏｃａｌ ａｒｅａ ｎｅｔｗｏｒｋ）または広域ネットワーク（ＷＡＮ：ｗｉｄｅ ａｒｅａ ｎｅｔｗｏｒｋ）を含む任意の種類のネットワークを介して、遠隔コンピュータをユーザのコンピュータに接続することもでき、あるいは（例えばインターネット・サービス・プロバイダを使いインターネットを介し）外部のコンピュータへの接続を行うこともできる。
本発明の実施形態による方法、装置（システム）およびコンピュータ・プログラム製品のフローチャート図もしくはブロック図またはその両方を参照しながら、本発明の態様を上記で説明した。当然のことながら、フローチャート図もしくはブロック図またはその両方の各ブロック、および、フローチャート図もしくはブロック図またはその両方中のブロックの組み合わせは、コンピュータ・プログラム命令によって実装可能である。これらのコンピュータ・プログラム命令を、汎用コンピュータ、特殊用途コンピュータ、またはマシンを形成する他のプログラム可能データ処理装置のプロセッサに供給することによって、そのコンピュータまたは他のプログラム可能データ処理装置のプロセッサを介して実行されるこれらの命令が、フローチャートもしくはブロック図またはその両方のブロックまたはブロック群中に規定された機能群／動作群を実装するための手段を生成するようにすることができる。
また、これらのコンピュータ・プログラム命令を、コンピュータ、他のプログラム可能データ処理装置、または他のデバイスに対し特定の仕方で機能するよう命令することができるコンピュータ可読媒体に格納することによって、そのコンピュータ可読媒体に格納された命令が、フローチャートもしくはブロック図またはその両方のブロックまたはブロック群中に規定された機能／動作を実装する命令群を包含する製造品を生成するようにすることができる。
さらに、コンピュータ・プログラム命令を、コンピュータ、他のプログラム可能データ処理装置、または他のデバイスにロードすることによって、これらコンピュータ上、他のプログラム可能装置上、または他のデバイス上で一連のオペレーション・ステップを実行させることにより、これらコンピュータ上または他のプログラム可能装置上で実行されるこれらの命令が、フローチャートもしくはブロック図またはその両方のブロックまたはブロック群中に規定された機能群／動作群を実装するためのプロセスを提供するような、コンピュータに実装されるプロセスを生成することもできる。
前述のように、諸実施形態は、コンピュータに実装されるプロセスおよびこれらのプロセスを実行する装置の形で具現することができる。例示的な諸実施形態において、本発明は、一つ以上のネットワーク・エレメントによって実行されるコンピュータ・プログラム・コード中に具現される。諸実施形態は、製造品として有形な媒体中に具現された命令を包含するコンピュータ・プログラム・コード・ロジック５０４を有する、コンピュータ可用媒体５０２上のコンピュータ・プログラム製品５００を含む。コンピュータ可用媒体５０２に対する例示的な製造品には、フレキシブル・ディスケット、ＣＤ−ＲＯＭ、ハード・ドライブ、ユニバーサル・シリアル・バス（ＵＳＢ：ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）フラッシュ・ドライブ、または他の任意のコンピュータ可読ストレージ媒体を含めることができ、コンピュータ・プログラム・コード・ロジック５０４がコンピュータ４０２にロードされ実行されたとき、コンピュータ４０２は、本発明を実行するための装置となる。諸実施形態は、例えば、ストレージ媒体に格納されるか、コンピュータにロードもしくは実行またはその両方がおこなわれるか、あるいは、電気配線または電気ケーブルを介する、光ファイバを通す、または電磁放射を介するなど、何らかの送信媒体を介して送信されるかの如何を問わず、コンピュータ・プログラム・コード・ロジックを含み、該コンピュータ・プログラム・コード・ロジックがコンピュータにロードされ実行されたとき、該コンピュータは、本発明を実行するための装置となる。汎用マイクロプロセッサに実装されたとき、該コンピュータ・プログラム・コード・ロジックのセグメントは、該マイクロプロセッサを特定のロジック回路を生成するように構成する。
図中のフローチャートおよびブロック図は、本発明のさまざまな実施形態による、システム、方法、およびコンピュータ・プログラム製品の実装可能なアーキテクチャ、機能、およびオペレーションを例示している。この点に関し、フローチャートまたはブロック図中の各ブロックは、規定の論理機能（群）を実装するための一つ以上の実行可能命令を含む、モジュール、セグメント、またはコードの部分を表し得る。また、一部の別の実装においては、ブロック中に記載された機能が、図に記載された順序を外れて行われることがあり得ることに留意すべきである。例えば、連続して示された２つのブロックが、実際にはほぼ同時に実行されることがあり、関与する機能によって、時にはこれらのブロックが逆の順序で実行されることもあり得る。さらに、ブロック図もしくはフローチャート図またはその両方の各ブロック、およびブロック図もしくはフローチャート図またはその両方中のブロック群の組み合わせは、特定の機能または動作を実施する、専用ハードウェア・ベースのシステム、または専用ハードウェアとコンピュータ命令との組み合わせによって実装可能なことにも留意すべきである。

Claims (31)

  1. 三次元コンピュータ処理チップ・スタックを製造する方法であって、前記方法は、
    ホスト層を前加工するステップであって、
    前記ホスト層の第一平面側に、相互に対し異種の特性を有する事前作製されたチップを受けるためのキャビティを形成するステップであって、前記キャビティは前記異種の特性の前記チップを収容するように形成される、前記形成するステップ、
    前記チップを前記ホスト層上の対応するキャビティ中に配置するステップ、および
    前記チップを前記キャビティのそれぞれの表面に接合し、これにより、前記ホスト層および前記チップを通して円滑な表面を有するエレメントを形成するステップ、
    を含む、前記前加工するステップと、
    前記ホスト層を少なくとも一つの他の層とともに前記スタック中に集積するステップと、
    を含む方法。
  2. 前記ホスト層中に配置された前記チップの間で通信が可能になるように、前記エレメント上にプログラム可能配線を構成するステップ、
    をさらに含む、請求項１に記載の方法。
  3. 前記異種の特性は、アスペクト比のバリエーションを含む、請求項１に記載の方法。
  4. 前記異種の特性は、サイズのバリエーションを含む、請求項１に記載の方法。
  5. 前記異種の特性は、厚さのバリエーションを含む、請求項１に記載の方法。
  6. 前記異種の特性は、供給電圧のバリエーションを含む、請求項１に記載の方法。
  7. 前記異種の特性は、クロック仕様のバリエーションを含む、請求項１に記載の方法。
  8. 前記チップの各々は、相異なる供給電圧およびクロックグリッドを含むように構成され、電力およびクロックの分配ネットワークおよび動作仕様が他のチップと互換性がない、請求項１に記載の方法。
  9. 前記キャビティは、前記ホスト層の少なくとも一つの側をエッチングすることによって形成される、請求項１に記載の方法。
  10. 前記ホスト層上に前記キャビティを形成するステップは、前記チップを受けるための前記キャビティを前記ホスト層上にエッチングするステップを含み、前記チップは、前記スタックの個別要求事項に基づいて前記ホスト層上に包含するため選択され、前記ホスト層は、前記チップを受けた後、前記少なくとも一つの他の層とともに集積されて前記スタックを形成し、集合的に機能して前記スタックの前記個別要求事項を満たす、請求項１に記載の方法。
  11. 前記ホスト層は熱伝導性材料で形成され、前記ホスト層は、前記ホスト層上の前記チップおよび前記少なくとも一つの他の層のコンポーネントによって生成された熱を前記熱伝導性材料を通して放散する、請求項１に記載の方法。
  12. 前記ホスト層は内蔵の金属構造体を含み、前記ホスト層は、前記チップによって生成された熱を前記内蔵の金属構造体を通して放散する、請求項１に記載の方法。
  13. 前記ホスト層はメッシュ構造体を含んで構成され、前記ホスト層は、前記メッシュ構造体を介し、前記三次元コンピュータ処理チップ・スタックをアルファ放射線から遮蔽する、請求項１に記載の方法。
  14. 前記チップは少なくとも一つのパッチ・チップを含む、請求項１に記載の方法。
  15. 前記チップは、所定の機能を有する、事前製造され事前試験されたモジュール式コンピュータ・チップのセットから選択され、前記所定の機能は、
    アクセラレイションと、
    暗号化と、
    冗長付与と、
    を含む、請求項１に記載の方法。
  16. 前記ホスト層を前加工するステップは、
    前記ホスト層を前記少なくとも一つの他の層と整列させるため、前記ホスト層上にアライメント・マーク部を設けるステップであって、前記ホスト層は、前記ホスト層を貫通して指向されるレーザ・ビームを介して前記少なくとも一つの他の層と整列され、前記ホスト層と前記少なくとも一つの他の層とは、前記レーザ・ビームが、前記ホスト層および前記少なくとも一つの他の層に設けられたアライメント穴を通過すれば、うまく整列されている、前記設けるステップ、
    をさらに含む、請求項１に記載の方法。
  17. 前記ホスト層を前加工するステップは、
    前記ホスト層の第二平面側上にキャビティを形成するステップであって、前記ホスト層の前記第二平面側は前記ホスト層の前記第一平面側の反対側に水平に対置され、前記ホスト層の前記第二平面側上の前記キャビティは、異種の特性を使って事前作製されたチップを受けるように形成され、前記ホスト層の前記第二平面側上の前記キャビティは前記異種の特性の前記チップを収容するように形成され、
    前記第一平面側は前記ホスト層の底面部に相当し、前記第二平面側は前記ホスト層の上面部に相当する、前記形成するステップ、
    をさらに含む、請求項１に記載の方法。
  18. 前記チップの各々は、前記ホスト層に配置されたときは、前記ホスト層上の他の前記チップとの電気的および機能的接続を欠いている、請求項１に記載の方法。
  19. 三次元コンピュータ処理チップ・スタックであって
    前記スタック中に、少なくとも一つの他の層の上に配置されたホスト層であって、前記ホスト層は、その上面に、相互に対し異種の特性で事前作製されたチップを受けるためのキャビティを含み、前記キャビティは前記異種の特性の前記チップを収容するように形成され、
    前記チップは、前記キャビティのそれぞれの表面に接合され、これにより、前記ホスト層および前記チップを通して円滑な表面を有するエレメントが形成される、
    前記ホスト層を含む、
    前記三次元コンピュータ処理チップ・スタック。
  20. 前記ホスト層上に配置された前記チップの間で通信が可能になるように、前記エレメント上に構成されたプログラム可能配線、
    をさらに含む、請求項１９に記載の三次元コンピュータ処理チップ・スタック。
  21. 前記異種の特性は、
    サイズのバリエーション、
    厚さのバリエーション、
    供給電圧のバリエーション、
    クロック仕様のバリエーション、
    アスペクト比のバリエーション、
    技術世代のバリエーション、および
    別種の技術、
    の少なくとも一つを含む、請求項１９に記載の三次元コンピュータ処理チップ・スタック。
  22. 前記チップの各々が、専用の電源および専用のクロックグリッドを含むよう構成される、請求項１９に記載の三次元コンピュータ処理チップ・スタック。
  23. 前記キャビティは、前記ホスト層をエッチングすることによって形成される、請求項１９に記載の三次元コンピュータ処理チップ・スタック。
  24. 前記ホスト層上の前記キャビティは、前記チップを受けるようにエッチングされ、前記チップは、前記スタックの個別要求事項に基づいて前記ホスト層上に包含するために選択され、前記ホスト層は、前記チップを受けた後、前記少なくとも一つの他の層とともに集積され前記スタックを形成し、集合的に機能して前記スタックの前記個別要求事項を満たす、請求項１９に記載の三次元コンピュータ処理チップ・スタック。
  25. 前記ホスト層は熱伝導性材料で形成され、前記ホスト層は、前記ホスト層上の前記チップおよび前記少なくとも一つの他の層のコンポーネントによって生成される熱を前記熱伝導性材料を通して放散する、請求項１９に記載の三次元コンピュータ処理チップ・スタック。
  26. 前記ホスト層はメッシュ構造体を含んで構成され、前記ホスト層は、前記メッシュ構造体を介し、前記三次元コンピュータ処理チップ・スタックに対してアルファ放射線からの遮蔽を提供する、請求項１９に記載の三次元コンピュータ処理チップ・スタック。
  27. 前記チップは少なくとも一つのパッチ・チップを含む、請求項１９に記載の三次元コンピュータ処理チップ・スタック。
  28. 前記チップは、所定の機能を有する、事前製造され事前試験されたモジュール式コンピュータ・チップのセットから選択され、前記所定の機能は、
    アクセラレイションと、
    暗号化と
    冗長付与と、
    を含む、請求項１９に記載の三次元コンピュータ処理チップ・スタック。
  29. 前記ホスト層は、前記ホスト層を前記少なくとも一つの他の層と整列させるためのアライメント・マーク部をさらに含み、前記ホスト層は、前記ホスト層を貫通して指向されるレーザ・ビームを介して前記少なくとも一つの他の層と整列され、前記ホスト層と前記少なくとも一つの他の層とは、前記レーザ・ビームが、前記ホスト層および前記少なくとも一つの他の層に設けられたアライメント穴を通過すれば、うまく整列されている、請求項１９に記載の三次元コンピュータ処理チップ・スタック。
  30. 三次元（３Ｄ）コンピュータ処理チップ・スタック・プランを生成し実装する方法であって、前記方法は、
    複数のクライアントからシステム要求事項を受信するステップと、
    前記システム要求事項から共通の処理構造体および技術を識別し、前記共通の処理構造体および技術を、前記３Ｄコンピュータ処理チップ・スタック・プラン中の少なくとも一つの層に割り当てるステップであって、前記共通の処理構造体および技術は、所定数の前記クライアントに共通な処理構造体および技術の特徴を特定する、前記ステップと、
    前記システム要求事項から非共通の処理構造体および技術を識別し、前記非共通の処理構造体および技術を前記３Ｄコンピュータ処理チップ・スタック・プラン中のホスト層に割り当てるステップであって、前記非共通の処理構造体および技術は、所定数の前記クライアントに共通性のない処理構造体および技術の特徴を特定する、前記ステップと、
    前記ホスト層上の前記非共通の構造体の配置および配線を決定し、配置情報を前記プラン中に格納するステップと、
    前記プランを製造設備に送信するステップであって、前記製造設備は、前記共通の構造体および技術を含む前記少なくとも一つの層と、前記非共通の構造体および技術を含む前記ホスト層との両方を生成し、割り当て事項および前記配置情報に従って、前記ホスト層および前記少なくとも一つの層を集積し、前記３Ｄコンピュータ処理チップ・スタックを形成する、前記送信するステップと、
    を含む、方法。
  31. 三次元（３Ｄ）コンピュータ処理チップ・スタック・プランを生成し実装するためのコンピュータ・プログラム製品であって、前記コンピュータ・プログラム製品は、コンピュータ・プログラム・コードが具現されたコンピュータ可読ストレージ媒体を含み、前記コンピュータ・プログラム・コードは、コンピュータに実行されたとき、前記コンピュータに方法を実装させ、前記方法は、
    複数のクライアントからシステム要求事項を受信するステップと、
    前記システム要求事項から共通の処理構造体および技術を識別し、前記共通の処理構造体および技術を、前記３Ｄコンピュータ処理チップ・スタック・プラン中の少なくとも一つの層に割り当てるステップであって、前記共通の処理構造体および技術は、所定数の前記クライアントに共通な処理構造体および技術の特徴を特定する、前記ステップと、
    前記システム要求事項から非共通の処理構造体および技術を識別し、前記非共通の処理構造体および技術を前記３Ｄコンピュータ処理チップ・スタック・プラン中のホスト層に割り当てるステップであって、前記非共通の処理構造体および技術は、所定数の前記クライアントに共通性のない処理構造体および技術の特徴を特定する、前記ステップと、
    前記ホスト層上の前記非共通の構造体の配置および配線を決定し、配置情報を前記プラン中に格納するステップと、
    前記プランを製造設備に送信するステップであって、前記製造設備は、前記共通の構造体および技術を含む前記少なくとも一つの層と、前記非共通の構造体および技術を含む前記ホスト層との両方を生成し、割り当て事項および前記配置情報に従って、前記ホスト層および前記少なくとも一つの層を集積し、前記３Ｄコンピュータ処理チップ・スタックを形成する、前記送信するステップと、
    を含む、方法。
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