JP2003197850A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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徹也 森
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Abstract

(57)【要約】 【課題】 半導体回路素子を支持する支持基板の厚みを
当該半導体回路素子の厚みまで薄く加工できるようにす
ると共に、半導体装置の外形を小型、薄型化できるよう
にする。 【解決手段】 ＳＩＰ半導体装置１００を製造する際
に、この半導体ＩＣ１５Ａ及び１５Ｂの大きさに対応す
る開口部３５Ａ及び３５Ｂを半導体ウェハ１の一方の側
に形成する工程と、この開口部３５Ａ及び３５Ｂに半導
体ＩＣ１５Ａ及び１５Ｂを嵌設する工程と、この半導体
ＩＣ１５Ａ及び１５Ｂが嵌設された半導体ウェハ１の開
口部形成面５にＡｌ膜を形成する工程と、このＡｌ膜を
所定形状に加工して、少なくともこの半導体ＩＣ１５Ａ
及び１５Ｂに至る再配線層２０を形成する工程と、この
再配線層２０が形成された半導体ウェハ１の開口部形成
面５の反対側を研削する工程とを有することを特徴とす
るものである。半導体ウェハ１の厚みを半導体ＩＣ１５
Ａ及び１５Ｂの厚みまで薄く加工できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、メモリーＩＣ
（Integrated circuit）やドライバーＩＣ等の異なる機
能を有する複数の半導体回路素子を組み合わせて同一基
板に搭載したＳＩＰ（System In Package）半導体装置
や、これらのＳＩＰ半導体装置を組み合わせて３次元的
に配置したＳＩＰ積層半導体装置等に適用して極めて好
適な半導体装置及びその製造方法に関するものである。
【０００２】詳しくは、支持基板の一方の側の開口部に
嵌設された半導体回路素子から当該支持基板の開口部を
有した面に至る領域に配線パターンを備えることによっ
て、この支持基板の開口部を有さない面側を半導体回路
素子が露出するまで研削できるようにしたものである。
【０００３】また、支持基板の一方の側に形成された開
口部に半導体回路素子を嵌設した後、この支持基板の開
口部形成面に半導体回路素子に至る配線パターンを形成
し、その後、この支持基板の開口部形成面の反対側を研
削して、支持基板の厚みを半導体回路素子の厚みまで薄
く加工できるようにしたものである。
【０００４】
【従来の技術】近年、パーソナルコンピュータ等の電気
製品はますます薄型、小型化が進みつつある。これに伴
って、これらの電気製品に搭載される半導体装置には、
さらなる薄型、小型化が要求されつつある。
【０００５】図９は従来例に係る半導体装置９０の構成
例を示す断面図である。この半導体装置９０は、メモリ
ーＩＣや、ドライバーＩＣ等の複数の半導体ＩＣを組み
合わせて、同一のインターポーザ（プリント基板）に搭
載したＳＩＰ半導体装置である。
【０００６】図９に示すように、この半導体装置９０
は、半導体ＩＣ９１Ａ及び９１Ｂと、これらの半導体Ｉ
Ｃ９１Ａ及び９１Ｂを支持するためのインターポーザ９
２を備えている。このインターポーザ９２は、配線板技
術によって形成されたものである。このインターポーザ
９２の内部には、複数の配線パターン９３が設けられて
いる。そして、これらの配線パターン９３の一端は、イ
ンターポーザ９２に搭載された半導体ＩＣのいずれかと
接続するようになされている。
【０００７】また、一部の配線パターン９３は、その一
端がメモリーＩＣ９１Ａと接続し、その他端がドライバ
ーＩＣ９１Ｂと接続するようになされている。これによ
り、半導体装置９０は所定のシステム機能を発揮するよ
うになされている。図９において、半導体ＩＣ９１Ａ及
び９１Ｂの厚みは、例えば５０μｍ程度であり、インタ
ーポーザ９２の厚みは１ｍｍ程度である。
【０００８】また、この半導体装置９０は、インターポ
ーザ９２の下面に複数個のボール電極９６を備えてい
る。これらのボール電極９６は、半導体装置９０への信
号入力用、或いは半導体装置９０からの信号出力用の端
子として使用されるものである。これらのボール電極９
６は、配線パターン９３の他端と接続するようになされ
ている。
【０００９】さらに、この半導体装置９０は、樹脂パッ
ケージ９５Ａ及び９５Ｂを備えている。これらの樹脂パ
ッケージ９５Ａ及び９５Ｂによって、半導体ＩＣ９１Ａ
及び９１Ｂは封止されている。
【００１０】また、このような半導体装置９０を積層す
ることによってＳＩＰ積層半導体装置を形成する方法が
知られている。このＳＩＰ積層半導体装置は、半導体装
置９０と比べて、半導体ＩＣを３次元的に配置できるの
で、集積度を増加させることができる。
【００１１】
【発明が解決しようとする課題】ところで、従来方式の
半導体装置９０によれば、集積度を増加させるために、
この半導体装置９０を積層してＳＩＰ積層半導体装置を
形成していた。
【００１２】このため、ＳＩＰ積層半導体装置を小型、
薄型化するためには、半導体装置９０の厚みの多くを占
めるインターポーザ９２を薄型化する必要があった。し
かしながら、このインターポーザ（以下で、支持基板と
もいう）９２の内部には複数の配線パターン９３が縦横
に設けられており、このインターポーザの厚みを十分に
低減できないという問題があった。
【００１３】そこで、この発明はこのような問題を解決
したものであって、半導体回路素子を支持する支持基板
の厚みを当該半導体回路素子の厚みまで薄く加工できる
ようにすると共に、外形を小型、薄型化できるようにし
た半導体装置及びその製造方法の提供を目的とする。
【００１４】
【課題を解決するための手段】上述した課題は、一方の
側に開口部を有する支持基板と、この支持基板の開口部
に嵌設された半導体回路素子と、この半導体回路素子か
ら支持基板の開口部を有した面に至る領域に設けられた
配線パターンとを備えたことを特徴とする半導体装置に
よって解決される。
【００１５】本発明に係る半導体装置によれば、半導体
回路素子は支持基板の一方の側の開口部に嵌設され、配
線パターンは、支持基板の開口部に嵌設された半導体回
路素子から当該支持基板の開口部を有した面に至る領域
に設けられる。従って、支持基板の開口部を有さない面
側を配線パターン非形成領域とすることができるので、
開口部を有さない面側を研削することができる。
【００１６】また、本発明に係る半導体装置の製造方法
は、半導体回路素子を支持するための支持基板を有する
半導体装置の製造方法であって、この半導体回路素子の
大きさに対応する開口部を支持基板の一方の側に形成す
る工程と、この開口部に半導体回路素子を嵌設する工程
と、この半導体回路素子が嵌設された支持基板の開口部
形成面に導電性の膜を形成する工程と、この導電性の膜
を所定形状に加工して、少なくともこの半導体回路素子
に至る配線パターンを形成する工程と、この配線パター
ンが形成された支持基板の開口部形成面の反対側を研削
する工程とを有することを特徴とするものである。
【００１７】本発明に係る半導体装置の製造方法によれ
ば、支持基板の厚みを半導体回路素子の厚みまで薄く加
工できるので、外形を小型、薄型化した半導体装置を再
現性良く製造できる。
【００１８】例えば、ウェハプロセスの製造装置を使用
して、半導体ウェハの一方の側に開口部を形成した後、
この開口部に半導体回路素子を嵌設し、この半導体回路
素子を嵌設した半導体ウェハの開口部形成面に当該半導
体回路素子に至る配線パターンを形成し、その後、この
半導体ウェハの開口部形成面の反対側を研削することに
よって、半導体ウェハの厚みを半導体回路素子の厚みま
で薄く加工できる。
【００１９】また、薄く加工されたこの半導体ウェハを
２又は３以上積層することによって、積層構造を有する
半導体装置の薄型化を実現できる。
【００２０】
【発明の実施の形態】以下図面を参照しながら、この発
明の実施形態に係る半導体装置及びその製造方法につい
て説明する。図１Ａ及びＢは本発明の実施形態に係る半
導体装置１００の構成例を示す斜視図と、Ｘ1−Ｘ２矢
視断面図である。
【００２１】（１）実施形態 この実施形態では、支持基板の一方の側に形成された開
口部に半導体回路素子を嵌設した後、この支持基板の開
口部形成面に導電性の膜を形成して所定形状に加工し、
少なくとも半導体回路素子に至る配線パターンを形成
し、その後、この支持基板の開口部形成面の反対側を研
削して、支持基板の厚みを半導体回路素子の厚みまで薄
く加工できるようにすると共に、半導体装置の外形を小
型、薄型化できるようにしたものである。
【００２２】始めに、本発明の実施形態に係る半導体装
置１００について説明する。図１Ａに示す半導体装置１
００は、複数の半導体回路素子を組み合わせて同一基板
に搭載したＳＩＰ型の半導体集積回路である。
【００２３】まず、この半導体装置１００は、支持基板
の一例となる半導体基板１を有している。この半導体基
板１は、例えば、シリコン等の半導体材料からなるもの
である。この半導体基板１の大きさは、縦×横×高さ＝
２２ｍｍ×２３ｍｍ×５０μｍ程度である。この半導体
基板１の所定領域には、この半導体基板１に搭載する半
導体回路素子の形状と大きさに対応した開口部が複数個
設けられている。この開口部については、後で説明す
る。
【００２４】次に、この半導体装置１００は、半導体回
路素子の一例となるメモリーＩＣ１５Ａと、ドライバー
ＩＣ１５Ｂとを備えている。図１Ａにおいて、メモリー
ＩＣ１５Ａの大きさは、例えば、縦×横×高さ＝１０ｍ
ｍ×１０ｍｍ×５０μｍ程度である。また、ドライバー
ＩＣ１５Ｂの大きさは、縦×横×高さ＝４ｍｍ×１２ｍ
ｍ×５０μｍ程度である。以下で、メモリーＩＣ１５Ａ
と、ドライバーＩＣ１５Ｂとをまとめて、半導体ＩＣ１
５Ａ及び１５Ｂともいう。
【００２５】これらの半導体ＩＣ１５Ａ及び１５Ｂの回
路パターンを有する面、即ち、図１Ａにおける上方の面
には、シリコン酸化膜等からなるパッシベーション膜
（図示せず）が設けられている。このパッシベーション
膜によって、半導体ＩＣ１５Ａ及び１５Ｂは、機械的応
力や、外部からの不純物の侵入等から保護されている。
【００２６】また、このパッシベーション膜には複数の
開口部が設けられており、これらの開口部からは、半導
体ＩＣの電極部（以下で、ボンディングパッドともい
う）が露出するようになされている。
【００２７】例えば、図１Ａに示す半導体装置１００で
は、メモリーＩＣ１５Ａの上方の面の周辺部に１６個の
ボンディングパッドが設けられている。また、ドライバ
ーＩＣ１５Ｂの上方の面の周辺部にも、１２個のボンデ
ィングパッドが設けられている。これらのボンディング
パッドの形状と大きさは、例えば、矩形で、縦×横＝１
００μｍ×１００μｍである。
【００２８】ところで、これらの半導体ＩＣ１５Ａ及び
１５Ｂは、図１Ｂに示すように、半導体基板１に設けら
れた開口部に嵌設されている。また、半導体ＩＣ１５Ａ
及び１５Ｂの上面と、半導体基板１の上面５とは段差無
く同じ高さになされており、かつ、半導体ＩＣ１５Ａ及
び１５Ｂの下面と半導体基板１の下面６も段差無く同じ
高さになされている。
【００２９】また、図１Ｂに示すように、この半導体装
置１００は、半導体ＩＣ１５Ａ及び１５Ｂのボンディン
グパッド１０から半導体基板１の上面５に至る領域に、
配線パターンの一例となる再配線層２０を複数備えてい
る。
【００３０】図１Ａにおいて、これらの再配線層２０の
一部は、メモリーＩＣ１５Ａのボンディングパッド１０
と、ドライバーＩＣ１５Ｂのボンディングパッド１０と
を接続するようになされている。
【００３１】また、再配線層２０の他の一部は、メモリ
ーＩＣ１５Ａ、又はドライバーＩＣ１５Ｂのボンディン
グパッド１０から半導体基板１の上面５の周辺部にかけ
て配設されている。以下で、半導体基板１の周辺部にお
ける再配線層２０の端部を外部端子２２という。この外
部端子２２は、半導体装置１００の外部からこの半導体
装置１００への信号入力用、又は、この半導体装置１０
０から外部への信号出力用の端子として使用するもので
ある。
【００３２】さらに、図１Ｂに示すように、この半導体
装置１００は、半導体ＩＣ１５Ａ及び１５Ｂの回路パタ
ーンを有する面と、再配線層２０（外部端子２２を除
く）を覆う樹脂パッケージ４３を備えている。
【００３３】この樹脂パッケージ４３によって、半導体
ＩＣ１５Ａ及び１５Ｂと、外部端子を除く再配線層２０
は封止されている。図１Ｂにおいて、この樹脂パッケー
ジ４３の厚さは、例えば３０μｍ程度である。
【００３４】尚、図１Ａ及びＢに示した半導体基板１
は、その下面６側が研削（研磨）されて薄型加工がなさ
れたものである。この半導体基板１の研削処理について
は、後で説明する。
【００３５】次に、本発明の実施形態に係る半導体装置
の製造方法について説明する。図２〜図５は半導体装置
１００の形成例（その１〜４）を示す工程図である。こ
こでは、上述した半導体装置１００を製造する場合を想
定する。従って、同じ符号のものは同じ機能を有するの
で、その説明を省略する。
【００３６】まず、図２Ａに示すように、支持基板の一
例となる半導体基板１を準備する。図２Ａに示す半導体
基板１は、例えばウェハ形状を有しており、その大きさ
は、直径８インチ（約２００ｍｍ）、厚さ７２５μｍ程
度である。
【００３７】この半導体基板（以下で、半導体ウェハと
もいう）１は、例えば、鏡面状に研磨した（polished）
シリコンウェハである。従って、ウェハプロセス（半導
体製造工程における、いわゆる前工程）の製造装置を使
用して、この半導体ウェハ１に所定の処理を行うことが
できる。
【００３８】また、この半導体基板１は、シリコンウェ
ハ上に単結晶シリコンをエピタキシャル成長させたエピ
ウェハ、或いは、このシリコンウェハ上にシリコン酸化
膜を形成した酸化膜付きウェハ等でも良い。ウェハプロ
セスの製造装置や、これらの製造装置が設けられたクリ
ーンルームを汚染しない任意のウェハを使用できる。
【００３９】次に、図２Ｂに示すように、この半導体ウ
ェハ１の上面５にフォトレジスト３１を塗布する。この
フォトレジスト３１の塗布には、ウェハプロセスで一般
に使用されているスピンコータ（塗布装置）を使用す
る。そして、スピンコータで塗布されたフォトレジスト
３１をステッパ（縮小投影露光装置）等を用いて所定形
状に露光し、その後、デベロッパ（現像装置）で現像処
理する。
【００４０】即ち、周知のウェハプロセス技術であるフ
ォトリソグラフィによって、図２Ｃに示す第１のレジス
トパターン３３を半導体ウェハ１の上面（以下で、開口
部形成面ともいう）５に形成する。このレジストパター
ン３３から露出した開口部形成面５の特定領域が、半導
体ＩＣ１５Ａ及び１５Ｂ（図１参照）を嵌設する開口部
となる領域（以下で、開口部形成領域ともいう）４５Ａ
及び４５Ｂである。
【００４１】次に、レジストパターン３３を形成した
後、このレジストパターン３３をマスクにして、半導体
ウェハ１の開口部形成領域４５Ａ及び４５Ｂにエッチン
グ処理を施す。これにより、図３Ａに示すように、半導
体ウェハ１の開口部形成面５側に開口部３５Ａ及び３５
Ｂを形成できる。図３Ａにおいて、開口部３５Ａの大き
さは、例えば、縦×横×深さ＝１０ｍｍ×１０ｍｍ×６
０μｍ程度であり、メモリーＩＣ１５Ａの外形よりも若
干大きめになされている。また、開口部３５Ｂの大きさ
は、例えば、縦×横×深さ＝４ｍｍ×１２ｍｍ×６０μ
ｍ程度であり、ドライバーＩＣ１５Ｂの外形よりも若干
大きめになされている。
【００４２】これらの開口部３５Ａ及び３５Ｂを形成す
る際のエッチング処理は、例えば、Ｈ2ＳＯ4とＨＦの混
合溶液を用いたウエットエッチングにより行う。又は、
ＣＦ 4−Ｏ2混合ガス等を用いたドライエッチングにより
行っても良い。
【００４３】次に、このレジストパターン３３を有する
半導体ウェハ１に、周知のウェハプロセス技術であるア
ッシング処理を施す。これにより、図３Ｂに示すよう
に、半導体ウェハ１上のレジストパターンを除去でき
る。
【００４４】半導体ウェハ１上のレジストパターンを除
去した後、この半導体ウェハ１に形成した開口部３５Ａ
及び３５Ｂ内にＡｇペースト等の接着剤４７を塗布す
る。このときの接着剤４７の塗布厚は、１０μｍ〜３０
μｍ程度である。
【００４５】次に、図３Ｃに示すように、接着剤を塗布
した開口部３５ＡにメモリーＩＣ１５Ａを嵌入する。こ
のとき、開口部３５Ａに塗布された接着剤４７は、メモ
リーＩＣ１５Ａの回路パターンを有する面の反対側（図
３Ｃにおける下方の面）に押圧される。
【００４６】この押圧力によって、接着剤４７は、実線
矢印で示すように、開口部３５Ａの底面と側面に略均一
に広がるようになされる。従って、開口部３５Ａの底面
及び側面とメモリーＩＣ１５Ａとの間は、接着剤４７で
隙間無く充填される。同様にして、ドライバーＩＣ１５
Ｂを開口部３５Ｂに嵌入する。この際に、開口部３５Ｂ
に塗布された接着剤４７は、ドライバーＩＣ１５Ｂの押
圧力によって、開口部３５Ｂ内の底面及び側面に隙間無
く回り込むようになされる。その後、この接着剤４７に
キュア処理を施して、この接着剤４７を固化させる。こ
れにより、メモリーＩＣ１５ＡとドライバーＩＣ１５Ｂ
を、それぞれ開口部３５Ａ及び３５Ｂに嵌設できる。
【００４７】また、図３Ｃに示す開口部３５Ａの形状と
大きさは、メモリＩＣ１５Ａと略同一になされている。
従って、嵌設後のメモリーＩＣ１５Ａの回路パターンを
有する面は半導体ウェハ１の開口部形成面（以下で、開
口部を有する面ともいう）５と段差無く、同一の高さに
なされる。同様の理由で、ドライバーＩＣ１５Ｂの回路
パターンを有する面も、半導体ウェハ１の開口部を有す
る面５と段差無く同一の高さになされる。
【００４８】このような開口部３５Ａ及び３５Ｂ内への
半導体ＩＣ１５Ａ及び１５Ｂの、マウント（嵌め込み）
作業には、例えば、半導体回路素子の実装工程で一般に
使用されるダイボンディング装置等を使用することがで
きる。また、このダイボンディング装置等を使用する際
には、この装置を予めクリーンルーム内に設置しておく
と良い。これにより、半導体ウェハ１をクリーンルーム
の外に出さないで済むので、半導体ウェハ１へのパーテ
ィクル等の付着を回避できる。
【００４９】次に、図４Ａに示すように、半導体ＩＣ１
５Ａ及び１５Ｂが嵌設された半導体ウェハ１の上面５に
導電性の膜の一例となるＡｌ膜（第１のＡｌ膜）３７を
形成する。このＡｌ膜３７の形成には、例えば、スパッ
タ装置を使用する。形成後のＡｌ膜３７の膜厚は、例え
ば、５μｍ程度である。
【００５０】このとき、メモリーＩＣ１５Ａと開口部３
７Ａとの間の界面領域３９Ａと、ドライバーＩＣ１５Ｂ
と開口部３７Ｂとの間の界面領域３９Ｂは、接着剤（図
示せず）によって隙間無く充填され、かつ、段差が無い
ようになされている。従って、これらの界面領域３９Ａ
及び３９Ｂにおいて、Ａｌ膜３７は略平坦、且つ、略均
一な厚さになされている。
【００５１】次に、図４Ｂに示すように、このＡｌ膜３
７上に再配線層２０（図１Ｂ参照）に対応した第２のレ
ジストパターン４１を形成する。このレジストパターン
４１の形成は、例えば、第１のレジストパターンの形成
と同様にフォトリソグラフィによって行う。
【００５２】Ａｌ膜３７上にレジストパターン４１を形
成した後、このレジストパターン４１をマスクにして、
Ａｌ膜３７にドライエッチング処理を施す。これによ
り、図４Ｃに示すように、外部端子２２を有した再配線
層２０を形成できる。
【００５３】従来方式の半導体装置９０（図９参照）と
比べて、ウェハプロセス技術を用いて再配線層（配線パ
ターン）２０を形成できるので、そのパターン形状やパ
ターン幅等のバラツキを著しく低減できる。
【００５４】その後、図５Ａに示すように、再配線層形
成用のレジストパターンをアッシングして除去する。そ
して、図５Ｂの破線矢印で示すように、半導体ウェハ１
の下面６側を研削して、半導体ＩＣ１５Ａ及び１５Ｂの
裏面を半導体ウェハ１から露出させる（研削工程）。こ
れにより、半導体ウェハ１の厚みを約７２５μｍから５
０μｍ程度まで薄くできる。この半導体ウェハ１の研削
には、例えば、半導体製造工程で一般に使用されている
裏面研磨装置等を使用する。
【００５５】また、図５Ｂにおいて、半導体ＩＣ１５Ａ
及び１５Ｂは、接着剤（図示せず）を介して開口部３５
Ａ又は３５Ｂの側面と接合されている。従って、半導体
ＩＣ１５Ａ及び１５Ｂの裏面を露出させた場合でも、こ
れらの半導体ＩＣ１５Ａ及び１５Ｂが半導体ウェハ１か
ら脱落してしまうおそれは無い。
【００５６】半導体ウェハ１の下面６側を研削して、こ
の半導体ウェハ１をシート化した後、この半導体ウェハ
１を所定形状にダイシングして個片化する（ダイシング
工程）。
【００５７】また、この半導体ウェハ１のダイシング工
程又は研削工程と前後して、半導体ウェハ１の上面５に
樹脂パッケージを形成する。この樹脂パッケージによっ
て、半導体ＩＣ１５Ａ及び１５Ｂの回路パターンを有す
る面と、再配線層２０は封止される。これにより、図１
Ａ及び１Ｂに示した半導体装置１００を完成する。
【００５８】このように、本発明に係る半導体装置１０
０によれば、半導体ウェハ１の開口部３５Ａ及び３５Ｂ
に嵌設された半導体ＩＣ１５Ａ及び１５Ｂのボンディン
グパッド１０から当該半導体ウェハ１の開口部形成面５
に至る領域に再配線層２０を備えたものである。
【００５９】従って、半導体ウェハ１の下面６側を研削
することができるので、この半導体ウェハ１の厚みを半
導体ＩＣ１５Ａ及び１５Ｂの厚みまで薄く加工できる。
これにより、従来方式と比べて、小型、薄型化した半導
体装置を再現性良く製造できる。
【００６０】また、支持基板に半導体ウェハ１を使用す
ることができるので、ウェハプロセス（前工程）用のス
パッタ装置や、ステッパ等を使用して、半導体装置１０
０を製造できる。これにより、既存の製造設備を活用で
きるので、薄型化に伴って新たな製造設備を購入する必
要がなく、設備投資コストを抑制できる。それゆえ、薄
型化された半導体装置１００を安価に提供できる。
【００６１】さらに、ウェハプロセスの製造設備は、配
線板形成工程や、組立工程（半導体製造工程における、
いわゆる後工程）の製造設備と比べて、一般にパーティ
クル管理が厳しくなされているので、半導体ＩＣへのパ
ーティクルの付着量を低減できる。これにより、半導体
装置の歩留まりと、信頼性の向上に貢献できる。
【００６２】尚、この実施形態では、半導体ウェハ１の
開口部形成面５の反対側（下面６側）を半導体ＩＣ１５
Ａ及び１５Ｂが露出するまで研削する場合について説明
したが、これに限られることはなく、例えば、半導体Ｉ
Ｃ１５Ａ及び１５Ｂが露出する前にその研削を終了して
も良い。
【００６３】また、この実施形態では、支持基板の一例
として半導体基板（半導体ウェハ）を使用する場合につ
いて説明したが、これに限られることはない。例えば、
この支持基板には、ＴＦＴ（Thin Film Transistor）の
製造工程で使用されるような、石英からなるガラス基板
等を使用しても良い。ウェハプロセスを汚染しない任意
の部材を支持基板に使用できる。
【００６４】（２）実施例 次に、本発明の実施例に係る半導体装置２００について
説明する。図６Ａ及びＢは本発明の実施例に係る半導体
装置２００の構成例を示す平面図と、Ｘ３−Ｘ４矢視断
面図である。
【００６５】この実施例では、メモリーＩＣ１５Ａが多
ピン（端子）化されている場合に、このメモリーＩＣ１
５Ａから半導体ウェハ１の上面５側に至る配線パターン
を２層構造とすることを前提とする。他の条件は、前に
説明した半導体装置１００と同様の構成である。従っ
て、同じ符号のものは同じ機能を有するので、その説明
を省略する。
【００６６】まず始めに、本発明の実施例に係る半導体
装置２００について説明する。図６Ａに示すように、こ
の半導体装置２００は、メモリーＩＣ１５Ａとドライバ
ーＩＣ１５Ｂとを備えている。
【００６７】これらの中で、メモリーＩＣ１５Ａの回路
パターン側の面の周辺部には、複数のボンディングパッ
ド（以下で、第１のボンディングパッドともいう）が設
けられており、これらのボンディングパッドに再配線層
（以下で、第１の再配線層ともいう）２０が接続されて
いる。同様に、ドライバーＩＣ１５Ｂの回路パターン側
の面の周辺部にも、複数のボンディングパッドが設けら
れており、これらのボンディングパッドに再配線層２０
が接続されている。
【００６８】ところで、図６Ｂに示すように、この半導
体装置２００は、支持基板の一例となる半導体基板１の
上方５に絶縁性の膜（以下で、絶縁膜ともいう）６１を
備えている。そして、この絶縁膜６１によって、メモリ
ーＩＣ１５Ａと、ドライバーＩＣ１５Ｂと、再配線層２
０は覆われている。この絶縁膜６３の膜厚は、例えば、
６００ｎｍ程度である。
【００６９】また、この絶縁膜６３で覆われたメモリー
ＩＣ１５Ａの回路パターン側の面（図６Ｂにおける上方
の面）の中央部付近には、第２のボンディングパッド６
２が設けられている。これらのボンディングパッド６２
の形状と大きさは、例えば、矩形で、縦×横＝１００μ
ｍ×１００μｍである。
【００７０】これらのボンディングパッド６２の上方に
は絶縁膜６１を貫通する開口部が設けられている。そし
て、ボンディングパッド６２からこの開口部を通って絶
縁膜６１の上面に至る領域に、第２の再配線層６３が設
けられている。つまり、この再配線層６３によって、ボ
ンディングパッド６２は絶縁膜６１上へ引き出されてい
る。
【００７１】さらに、図６Ｂに示すように、外部端子２
２の上方にも絶縁膜６１を貫通する開口部が設けられて
いる。そして、外部端子２２からこの開口部を通って絶
縁膜６１の上面に至る領域に、引出端子６４が設けられ
ている。この引出端子６４によって、外部端子２２は絶
縁膜６１上へ引き出されている。
【００７２】図６Ａに示すように、絶縁膜６１上に設け
られた再配線層６３は、再配線層２０の上方を通って半
導体装置２００の周辺部まで延設されている。そして、
この再配線層６３の端部（以下で、第２の外部端子とも
いう）６７は引出端子６４と並ぶようになされている。
これらの引出端子６４を及び第２の外部端子６７を除い
て、半導体基板１の上方には封止用の樹脂パッケージ
（図示せず）が設けられている。
【００７３】このように、本発明の実施例に係る半導体
装置２００によれば、第１の再配線層２０と、メモリー
ＩＣ１５Ａの中央部付近に設けられたボンディングパッ
ド６２と接続する第２の再配線層６３と、これらの再配
線２０及び６２の間に介在するように設けられた絶縁膜
６１とを備えたものである。
【００７４】従って、第１の再配線層２０と、第２の再
配線層６３との短絡を絶縁膜６１で阻止できるので、図
６Ａに示すように、第１の再配線層２０と第２の再配線
層６３とを任意に交差させることができる。これによ
り、半導体装置のピン数が増加した場合でも、再配線層
のレイアウト（配置）を任意に設計できる。
【００７５】次に、本発明の実施例に係る半導体装置の
製造方法について説明する。図７Ａ〜Ｃは半導体装置２
００の形成例を示す工程図である。ここでは、上述した
半導体装置２００を製造する場合を想定する。従って、
同じ符号のものは同じ機能を有するので、その説明を省
略する。
【００７６】また、この半導体装置２００の製造方法で
は、第１の再配線層２０を形成する工程までは、前に説
明した半導体装置１００の製造方法と同様である。それ
ゆえ、図５Ａに示した再配線層２０の形成工程と、それ
以前の工程については、その説明を省略する。
【００７７】まず、図７Ａに示すように、半導体ＩＣ１
５Ａ及び１５Ｂのボンディングパッド１０から半導体基
板１の上面５に至る領域に第１の再配線層２０を形成す
る。ここまでは、図１Ａ〜図５Ａに示した半導体装置１
００の製造方法と同様である。
【００７８】次に、この再配線層２０を含む半導体基板
１の上方全面に絶縁膜６１を形成する。この絶縁膜６１
の形成は、例えばＣＶＤ（Chemical Vapor Depositio
n：化学気相成長）法によって行う。
【００７９】そして、図７Ｂに示すように、この絶縁膜
６１上に第３のレジストパターン６１を形成して、外部
端子２２と、メモリーＩＣ１５Ａのボンディングパッド
６２を除く半導体ウェハ１の上方全面を覆う。このレジ
ストパターン６１の形成は、例えば、第１、第２のレジ
ストパターンと同様にフォトリソグラフィによって行
う。
【００８０】次に、このレジストパターン６１をマスク
にして、絶縁膜６１にエッチング処理を施し、外部端子
２２と、メモリーＩＣ１５Ａのボンディングパッド６２
とを絶縁膜６１から露出させる。このエッチング処理
は、例えば、ＣＦ4を用いたドライエッチングにより行
う。外部端子２２と、ボンディングパッド６２の上方に
開口部を形成した後、このレジストパターン６５をアッ
シングして除去する。
【００８１】そして、図７Ｃに示すように、外部端子２
２と、ボンディングパッド６２上を露出させた半導体ウ
ェハ１の上方全面に第２のＡｌ膜６６を形成する。この
Ａｌ膜６６の形成には、例えば、第１のＡｌ膜３７（図
４Ａ参照）と同様にスパッタ装置を使用する。このＡｌ
膜６６の形成後の膜厚は、例えば、５μｍ程度である。
【００８２】これ以降の工程は、図４Ｂ〜図５Ｂに示し
た半導体装置１００の製造方法と同様である。即ち、図
７Ｃに示すＡｌ膜６６上に所定のレジストパターンを形
成する。そして、このレジストパターンをマスクにし
て、Ａｌ膜６６にドライエッチングを施す。これによ
り、図６Ｂに示した再配線層６３と、引出端子６４を形
成する。
【００８３】次に、再配線層６３と引出端子６４を形成
した半導体ウェハ１に研削処理を施すと共に、ダイシン
グ処理を施す。また、このダイシング処理又は研削処理
と前後して、引出端子６４を除く半導体ウェハ１の上方
全面に封止用の樹脂パッケージ（図示せず）を形成す
る。これにより、図６Ａ及びＢに示した半導体装置２０
０を完成する。
【００８４】このように、本発明に係る半導体装置２０
０の製造方法によれば、周知のウェハプロセス技術を応
用して、第１の再配線層２０と、絶縁膜６１と、第２の
再配線層６３とを順次形成するようになされる。
【００８５】従って、配線板技術によって形成されたイ
ンターポーザと比べて、再配線層（配線パターン）のパ
ターン幅や、絶縁膜の厚さ等のバラツキを低減できるの
で、品質の高い半導体装置２００を再現性良く製造でき
る。
【００８６】また、再配線層と絶縁膜とを交互に多層形
成することによって、再配線層同士を短絡させることな
く立体交差させることができる。従って、半導体ＩＣの
さらなる多ピン化にも対応できる。
【００８７】尚、図６Ａ及びＢに示した半導体装置２０
０、又は、図１Ａ及びＢに示した半導体装置１００を複
数組み合わせて積層することで、積層型の半導体装置
（ＳＩＰ積層半導体装置）を形成することができる。
【００８８】図８は、ＳＩＰ積層半導体装置３００の構
成例を示す断面図である。図８に示すＳＩＰ積層半導体
装置３００は、半導体装置１００と、半導体装置２００
と、第３の半導体装置２５０とを備えている。
【００８９】この半導体装置２５０は、半導体装置１０
０及び半導体装置２００と同様に、半導体ＩＣを支持す
る支持基板の厚みがこの半導体ＩＣと同程度の厚みにな
されたＳＩＰ型の半導体集積回路である。図８に示すよ
うに、この半導体装置２５０は、半導体装置１００のド
ライバーＩＣ１５Ｂの上方に接着されており、電気的に
接続するようになされている。
【００９０】また、このＳＩＰ積層半導体装置３００
は、半導体装置１００及び２００を支持するための枠体
３０１を備えている。図８に示すように、この枠体３０
１には複数の溝部３０２が設けられており、この溝部３
０２に半導体装置１００及び２００の支持基板（半導体
基板）１が差し込まれている。
【００９１】また、これらの半導体装置１００及び２０
０の外部端子２２と接触する溝部３０２の上面には、配
線部材３０３Ａ及び３０３Ｂの一端が設けられている。
これらの配線部材３０３Ａ及び３０３Ｂは、それぞれが
互いに絶縁された状態で枠体３０１に沿って敷設されて
おり、その他端は所定の溝部３０２等に至るようになさ
れている。
【００９２】この配線部材３０３Ａ及び３０３Ｂによっ
て、半導体装置１００、２００及び２５０は電気的に接
続されている。これにより、半導体装置１００、２００
及び２５０とからなるＳＩＰ積層半導体装置３００は、
所定のシステム機能を有するするようになされている。
【００９３】ところで、このＳＩＰ積層半導体装置３０
０に組み込んだ半導体装置１００、２００及び２５０
は、従来型の半導体装置と比べて小型、薄型化されてい
る。従って、従来型の半導体装置を組み込む場合と比べ
て、ＳＩＰ積層半導体装置３００の外形をより一層小
型、薄型化できる。また、このＳＩＰ積層半導体装置３
００の積層数を増加させるにしたがって、この薄型化の
効果はより一層顕著となる。
【００９４】
【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、支持基板の一方の側の開口部に嵌設さ
れた半導体回路素子から当該支持基板の開口部を有した
面に至る領域に配線パターンを備えたものである。
【００９５】この構成によって、支持基板の開口部を有
さない面側を配線パターン非形成領域とすることができ
るので、開口部を有さない面側を研削することができ
る。従って、支持基板の厚みを半導体回路素子の厚みま
で薄く加工できるので、従来方式の半導体装置と比べ
て、積層構造を有する半導体装置のさらなる小型、薄型
化に貢献できる。
【００９６】また、本発明に係る半導体装置の製造方法
によれば、支持基板の一方の側に形成された開口部に半
導体回路素子を嵌設した後、この支持基板の上方全面に
導電性の膜を形成して所定形状に加工し、少なくとも半
導体回路素子に至る配線パターンを形成し、その後、こ
の支持基板の開口部形成面の反対側を研削するようにな
される。
【００９７】この構成によって、支持基板の厚みを半導
体回路素子の厚みまで薄く加工できる。従って、従来方
式と比べて、外形を小型、薄型化した半導体装置を再現
性良く製造でき、積層構造を有する半導体装置のさらな
る小型、薄型化に貢献できる。
【００９８】この発明は、メモリーＩＣやドライバーＩ
Ｃ等の異なる機能を有する複数の半導体回路素子を組み
合わせて同一基板に搭載したＳＩＰ半導体装置や、これ
らのＳＩＰ半導体装置を組み合わせて３次元的に配置し
たＳＩＰ積層半導体装置等に適用して極めて好適であ
る。
【図面の簡単な説明】
【図１】Ａ及びＢは本発明の実施形態に係る半導体装置
１００の構成例を示す斜視図と、Ｘ1−Ｘ２矢視断面図
である。
【図２】Ａ〜Ｃは半導体装置１００の形成例（その１）
を示す工程図である。
【図３】Ａ〜Ｃは半導体装置１００の形成例（その２）
を示す工程図である。
【図４】Ａ〜Ｃは半導体装置１００の形成例（その３）
を示す工程図である。
【図５】Ａ及びＢは半導体装置１００の形成例（その
４）を示す工程図である。
【図６】Ａ及びＢは本発明の実施例に係る半導体装置２
００の構成例を示す平面図と、Ｘ３−Ｘ４矢視断面図で
ある。
【図７】Ａ〜Ｃは半導体装置２００の形成例を示す工程
図である。
【図８】ＳＩＰ積層半導体装置３００の構成例を示す断
面図である。
【図９】従来例に係る半導体装置９０の構成例を示す断
面図である。
【符号の説明】
１・・・半導体基板（半導体ウェハ）、１０，６２・・
・ボンディングパッド、１５Ａ・・・メモリーＩＣ、１
５Ｂ・・・ドライバーＩＣ、２０，６３・・・再配線
層、３５Ａ，３５Ｂ・・・開口部、６１・・・絶縁膜、
１００，２００・・・半導体装置、３００・・・ＳＩＰ
積層半導体装置

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 一方の側に開口部を有する支持基板と、 前記支持基板の開口部に嵌設された半導体回路素子と、 前記半導体回路素子から前記支持基板の開口部を有した
    面に至る領域に設けられた配線パターンとを備えたこと
    を特徴とする半導体装置。
  2. 【請求項２】 前記半導体回路素子から前記支持基板の
    開口部を有した面に至る領域に設けられた第１の配線パ
    ターンと、 前記第１の配線パターンを覆うために前記支持基板の上
    方に設けられた絶縁性の膜と、 前記半導体回路素子から前記絶縁性の膜を貫通して当該
    絶縁性の膜の上方に至る領域に設けられた第２の配線パ
    ターンとを備えたことを特徴とする請求項１に記載の半
    導体装置。
  3. 【請求項３】 半導体回路素子を支持するための支持基
    板を有する半導体装置の製造方法であって、 前記半導体回路素子の大きさに対応する開口部を前記支
    持基板の一方の側に形成する工程と、 前記開口部に前記半導体回路素子を嵌設する工程と、 前記半導体回路素子が嵌設された支持基板の開口部形成
    面に導電性の膜を形成する工程と、 前記導電性の膜を所定形状に加工して、少なくとも前記
    半導体回路素子に至る配線パターンを形成する工程と、 前記配線パターンが形成された支持基板の開口部形成面
    の反対側を研削する工程とを有することを特徴とする半
    導体装置の製造方法。
  4. 【請求項４】 前記支持基板に半導体ウェハを使用する
    ことを特徴とする請求項３に記載の半導体装置の製造方
    法。
  5. 【請求項５】 前記支持基板に石英からなるガラス基板
    を使用することを特徴とする請求項３に記載の半導体装
    置の製造方法。
  6. 【請求項６】 前記半導体回路素子が嵌設された支持基
    板の開口部形成面に導電性の膜を形成した後、 前記導電性の膜上にフォトレジストを塗布し、 塗布された前記フォトレジストを所定形状に露光し、 露光された前記フォトレジストを現像処理して、所定形
    状のレジストパターンを形成し、その後、 前記レジストパターンをマスクにして、前記導電性の膜
    をエッチング処理することによって、 前記配線パターンを形成することを特徴とする請求項３
    に記載の半導体装置の製造方法。
  7. 【請求項７】 前記導電性の膜を第１の導電性の膜とす
    ると共に、前記配線パターンを第１の配線パターンとし
    たとき、 前記第１の導電性の膜を所定形状に加工して、少なくと
    も前記半導体回路素子に至る第１の配線パターンを形成
    した後、 前記支持基板の上方に絶縁性の膜を形成し、 前記絶縁性の膜に選択的に開口部を形成し、 前記開口部が形成された絶縁性の膜上に第２の導電性の
    膜を形成し、その後、 前記第２の導電性の膜を所定形状に加工して、少なくと
    も前記半導体回路素子に至る第２の配線パターンを形成
    することを特徴とする請求項３に記載の半導体装置の製
    造方法。
  8. 【請求項８】 前記絶縁性の膜をＣＶＤ（化学気相成
    長）法によって形成することを特徴とする請求項７に記
    載の半導体装置の製造方法。
  9. 【請求項９】 前記配線パターンが形成された支持基板
    の開口部形成面の反対側を研削した後、 前記開口部形成面の反対側が研削された支持基板を２又
    は３以上積層することを特徴とする請求項３に記載の半
    導体装置の製造方法。
JP2001394961A 2001-12-26 2001-12-26 半導体装置及びその製造方法 Pending JP2003197850A (ja)

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