JP2011249830A - マルチチップ・ウェハレベル・パッケージを形成する方法 - Google Patents

マルチチップ・ウェハレベル・パッケージを形成する方法 Download PDF

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Abstract

【課題】コプラナー・マルチチップ・ウェハレベル・パッケージを形成するための経済的な方法を提案する。
【解決手段】部分的ウェハ接合および部分的ウェハ・ダイシング技術が、チップ３１５Ａならびにポケットを形成するために用いられる。次に、完成チップがキャリア基板の対応するポケット内に取り付けられ、チップ間のグローバル相互接続部が、完成チップの一番上の平坦表面上に形成される。提案された方法は、異なるプロセス・ステップおよび材料で製造されたチップの集積を容易にする。チップ３１５Ａの最表面を平坦化するために化学機械研磨のような平坦化プロセスを用いる必要は皆無である。チップ３１５Ａは互いに正確に整列されており、すべてのチップ３１５Ａが上向きに取り付けられているので、モジュールはグローバル配線の用意ができており、これにより、チップ３１５Ａを上下逆の位置から裏返す必要がなくなる。
【選択図】図１５

Description

本発明は、マルチチップ・ウェハ・レベル・パッケージに関し、より具体的には、部分的ウェハ接合および部分的ウェハ・ダイシング技術を用いてマルチチップ・ウェハ・レベル・パッケージを形成する方法に関する。
原子の物理的寸法を超えるＣＭＯＳ（相補型金属酸化物）半導体プロセスのスケール変更を妨げる根本的な限界が、ＶＬＳＩ（超大規模集積）回路の設計のための低コストで高性能のマルチチップ・パッケージの重要性の増加という結果になっている。埋込み型システム・オン・チップ（ＳｏＣ）設計において、同じ基板上の異なるメモリおよび論理回路は、異なる処理ステップを必要とすることがよくある。例えば、不揮発性フラッシュ・メモリは、超薄型トンネル酸化物を有する二重ポリシリコン・フローティング・ゲートを用いるが、これは、論理回路を組み立てるための従来のＣＭＯＳプロセスとは両立しない。
加えて、シリコン、ガラス、炭化ケイ素（ＳｉＣ）、ガリウムヒ素（ＧａＡｓ）、およびＩＩＩ−Ｖ族の他の化合物のような種々の基板材料上で組み立てられるチップを集積することは困難である。磁気ランダム・アクセス・メモリ（ＭＲＡＭ）および微小電気機械システム（ＭＥＭＳ）のような特定用途向けＩＣ（ＡＳＩＣ）の集積は、マルチチップ・パッケージのデザインにおけるさらなる難題を提示する。
例えば、２次元マルチチップ・パッケージにおいて、チップはキャリア上に水平に置かれ、グローバル相互接続部がチップ上、または第２レベル・パッケージ上に形成される。しかしながら、チップ厚さの変動のため、接合チップ表面、およびチップと包囲エリアとの間のギャップを平坦化することがしばしば必要である。平らな表面なしでは、ダマシン方法に基づく相互接続プロセスは、接合チップ表面上で適切に実行できない。さらに、厳しい位置合わせ制御がなければ、各キャリアは、グローバル相互接続を形成するために特注のマスク・セットを必要とし、このことは製造コストを増大させる。
さらに、２つ以上のチップが垂直に積み重ねられる３次元スタック型チップ・パッケージにおいて、スタック型チップ間の相互接続部は、ワイヤ・ボンドまたはタグ・ボンドを用いて各チップのエッジにおいて形成される。携帯型デバイスにおいて用いられるスタック型チップは、利用可能な限られた空間に納まるために薄化されなければならない。スタック型チップの数が増加するにつれて、チップの厚さは低減されなければならない。スタックできるチップの数は、最大利用可能空間および最小チップ厚さにより決定される。
従って、グローバル相互接続部を形成するために接合チップ表面を平坦化することを必要とせずにマルチチップ・ウェハ・レベル・チップ・パッケージを形成する経済的で費用効果の高い方法ならびに異なる処理ステップおよび異なる材料により製造されたチップの集積を容易にすることが必要とされている。
本発明の代表的な実施形態は、グローバル相互接続部を形成するために接合チップ表面を平坦化することを必要とせずにマルチチップ・ウェハ・レベル・チップ・パッケージを形成し、異なる加工ステップおよび異なる材料により製造されたチップの集積を容易にするための方法を含む。
代表的な実施形態は、マルチチップ・ウェハ・レベル・パッケージを形成する方法に関する。この方法は、複数のチップ基板上に複数の異種チップを形成するステップであって、複数のチップ基板の各々はただ１種のチップを形成するために用いられるステップと、複数のチップ基板から複数の異種チップを取り外すステップと、キャリア基板中にポケットを形成するステップであって、各々のポケットは複数の異種チップの１つを保持するステップと、複数のチップをキャリア基板中のそれらの対応するポケット内に、複数のチップの最表面がキャリア基板の最表面と実質的に同一平面（ｃｏ−ｐｌａｎａｒ）になるように取り付けるステップとを含む。異種チップは、メモリ・チップ、論理チップ、ＭＥＭＳ素子、ＲＦ回路または受動素子であり得る。
複数のチップ基板上に複数のチップを形成するステップは、ウェハを各チップ基板中の浅いトレンチ分離（ＳＴＩ）領域に、ＳＴＩ領域に隣接しかつウェハとチップ基板との間に空隙（ｖｏｉｄ）が形成されるように接合するステップも含むことができ、ＳＴＩ領域上方のウェハ中のエリアがチップ間エリアを画定し、空隙上方のウェハ中のエリアがチップ・エリアを画定する。加えて、個別（ディスクリート）デバイスをチップ基板のチップ間エリアに形成することができ、個別デバイスは、インダクタ、デカップリング・キャパシタ、または静電放電（ＥＳＤ）ダイオードであり得る。
上記の方法において、ウェハをＳＴＩ領域に接合するステップの前に、この方法は、チップ基板上の誘電体層をパターン形成するステップと、オフチップ・エリアを画定するためにパターン形成された誘電体層をエッチングするステップと、オフチップ・エリア中にＳＴＩ領域を形成するステップと、オフチップ・エリア間の誘電体層を除去するステップとを含むこともできる。
この方法は、ウェハを薄化するステップと、薄化されたウェハ中にデバイスを形成するステップと、薄化されたウェハ上に後工程（ＢＥＯＬ）相互接続部を形成するステップと、チップ・エリア中に最終仕上げデバイスおよび相互接続部を形成して、複数のチップの形成を完了するステップとを含むこともできる。
複数のチップを複数のチップ基板から取り外すステップは、薄化されたウェハの最表面をパッシベーション層でコーティングするステップと、薄化されたウェハのチップ・エリアを通り空隙までチャネルをダイシングまたはエッチングし、それによって複数のチップを複数のチップ基板から取り外すステップとを含むこともできる。
キャリア基板中にポケットを形成するステップは、ウェハをキャリア基板中のＳＴＩ領域に、ＳＴＩに隣接しかつウェハとチップ基板との間に空隙が形成されるように接合するステップを含むことができ、ＳＴＩ領域上方のウェハ中のエリアはチップ間エリアを画定し、空隙上方のウェハ中のエリアはチップ・エリアを画定する。
複数のチップをそれらの対応するポケット内に取り付けるステップは、空隙と実質的に同じ厚さを有するチップ・エリアに誘電体層を設けるステップと、複数のチップをそれらの対応するポケット内に整列させるステップとを含むこともできる。
もう１つの代表的な実施形態は、マルチチップ・ウェハ・レベル・パッケージを形成する方法に関する。この方法は、複数の同種または異種チップを対応するチップ基板上に形成するステップと、複数のチップを対応するチップ基板から取り外すステップと、複数のポケットをキャリア基板上に、複数のポケットの各々が所定の種類のチップ保持するように形成するステップと、複数のポケットの各々について所定の種類のチップに対応する複数の同種または異種チップからチップを選択するステップと、選択されたチップをそれらの対応するポケット内に、選択されたチップの最表面がキャリア基板の最表面と実質的に同一平面になるように取り付けるステップとを含む。
好ましくは、マルチチップ・ウェハ・レベル・パッケージを形成するための方法が提供され、この方法は、キャリア基板中に浅いトレンチ分離（ＳＴＩ）領域を形成するステップと、ウェハをキャリア基板中のＳＴＩ領域に、ＳＴＩに隣接しかつウェハとチップ基板との間に空隙が形成されるように接合するステップであって、ＳＴＩ領域上方のウェハ中のエリアがチップ間エリアを画定し、空隙上方のウェハ中のエリアがチップエリアを画定するステップと、ウェハを薄化するステップと、薄化されたウェハ上に後工程相互接続部を形成するステップと、薄化されたウェハの最表面をパッシベーション層でコーティングするステップと、薄化されたウェハの所定部分が取り外され、それによって薄化されたウェハ内にポケットを形成するように薄化されたウェハのチップ・エリア中にチャネルをダイシングするステップとを含む。
本発明のこれらおよびその他の代表的な実施形態、特徴、態様、および利点が説明され、さらに添付図面と共に読まれる場合に、代表的な実施形態の詳細な説明からより明白になる。
本発明の代表的な実施形態による、マルチチップ・ウェハ・パッケージを形成するための方法を例示する。 本発明の別の代表的な実施形態による、ダミー・キャリア上にチップを形成するための方法を例示する。 本発明の代表的な実施形態による、マルチチップ・ウェハ・スケール・パッケージを形成するための方法を例示する。 本発明の代表的な実施形態による、マルチチップ・ウェハ・スケール・パッケージを形成するための方法を例示する。 本発明の代表的な実施形態による、マルチチップ・ウェハ・スケール・パッケージを形成するための方法を例示する。 本発明の代表的な実施形態による、マルチチップ・ウェハ・スケール・パッケージを形成するための方法を例示する。 本発明の代表的な実施形態による、マルチチップ・ウェハ・スケール・パッケージを形成するための方法を例示する。 本発明の代表的な実施形態による、マルチチップ・ウェハ・スケール・パッケージを形成するための方法を例示する。 本発明の代表的な実施形態による、マルチチップ・ウェハ・スケール・パッケージを形成するための方法を例示する。 本発明の代表的な実施形態による、マルチチップ・ウェハ・スケール・パッケージを形成するための方法を例示する。 本発明の代表的な実施形態による、マルチチップ・ウェハ・スケール・パッケージを形成するための方法を例示する。 本発明の代表的な実施形態による、マルチチップ・ウェハ・スケール・パッケージを形成するための方法を例示する。 本発明の代表的な実施形態による、マルチチップ・ウェハ・スケール・パッケージを形成するための方法を例示する。 本発明の代表的な実施形態による、マルチチップ・ウェハ・スケール・パッケージを形成するための方法を例示する。 部分的ウェハ・ダイシング技術が実行された後の、図１３に示されるチップの側面図である。 部分的ウェハ・ダイシング技術が実行された後の、図１３に示されるチップの平面図である。 本発明の代表的な実施形態による、キャリア基板上に形成されたチップを取り外すための方法を例示する。 本発明の代表的な実施形態による、マルチチップ・ウェハ・レベル・パッケージを形成するための方法を例示する流れ図である。 本発明の代表的な実施形態による、チップ基板上に複数のチップを形成するための方法を例示する流れ図である。 本発明の代表的な実施形態による、チップ・キャリア基板中に複数のポケットを形成するための方法を例示する流れ図である。 本発明の代表的な実施形態による、チップ基板からチップを取り外すための方法を例示する流れ図である。 本発明の代表的な実施形態による、チップ基板から取り外されたチップをキャリア基板中の所定のポケット内に取り付けるための方法を例示する流れ図である。
本明細書中で説明される本発明の代表的な実施形態は、マルチチップ・ウェハレベル・パッケージを製造するための低コストな方法を提供し、この方法において、チップおよびキャリア双方は、「部分的ウェハ接合」および「部分的ウェハ・ダイシング」技術を用いて形成される。本発明の代表的な実施形態によれば、一般に、部分的ウェハ接合の使用により、ウェハ・キャリア上の薄いシリコン層の非接合エリア中でのチップの形成およびキャリア基板上の一番上の薄いシリコン層の非接合エリア中でのポケットの形成が可能になる。チップ集積プロセスの間、部分的ダイシング技術を用いてチップがウェハ・キャリアからダイシングされ、同じ部分的ウェハ・ダイシング技術を用いてポケットがキャリア基板上に形成される。最後に、同じまたは異なるウェハ・キャリアからのチップが、それらの対応するポケット内に設置され、接合される。
図１（Ａ）〜図１（Ｅ）は、本発明の代表的な実施形態による、マルチチップ・ウェハ・パッケージを形成するための方法を例示する。より具体的には、図１（Ａ）〜図１（Ｅ）は、本発明の代表的な実施形態による、キャリア基板２（「ｃｓ」）中にポケットを形成し、キャリア基板のポケット内にチップを設置するプロセスを例示する。
図１（Ａ）を参照すると、キャリア基板２の表面にポケットを形成するためのシリコン層６が、キャリア基板２の酸化物部位８において部分的に接合されている。加えて、シリコン層６は、非酸化エリア３においてキャリア基板２に接合されておらず、それによって、シリコン層６下方の非酸化エリア３中に微視的空隙１６（図１（Ａ）の分解図に描かれるような）を形成する。さらに、空隙１６は、空気または窒化物層を含む。さらに、空隙１６が窒化物膜を含むようにＣＶＤ窒化物膜を堆積およびパターニングすることができる。要するに、微視的空隙、ＣＶＤ窒化物膜、または粗面により、キャリア基板の表面における接合が妨げられる。
図１（Ａ）の部分の分解図を参照すると、この分解図は、キャリア基板２が、浅いトレンチ分離（ＳＴＩ）領域８、シリコン層６、シリコン層６とキャリア基板２との間でかつＳＴＩ領域８に隣接して形成された空隙１６の部分を含んでいるのを示している。好ましくは、空隙１６は、接合を妨げるために、空気、窒化物層、または粗シリコン表面を含む。
次に、図１（Ｂ）において従来のメタライゼーション・プロセスがシリコン層６上で実行され、それによって相互接続層１０を形成する。次に、図１（Ｃ）のポケット（１２、１３、１４、および１５）が、キャリア基板２中に形成される。キャリア基板２中にポケットを形成するために部分的ウェハ・ダイシング技術が用いられる。
図１（Ｄ）および図１（Ｅ）は、チップ１１Ａ、２４、２６、および２８の、複数のダミー・キャリアからキャリア基板２中のそれらの対応するポケット１２〜１５内への移送を例示する。チップ１１Ａ、２４、２６、および２８が異なるタイプのチップを表しており、各タイプのチップは、別個のキャリア基板上に形成されることが理解されるべきである。さらに、異なるダミー・キャリアからの複数のチップを所定位置に保持し、チップとＳＴＩ領域８との間に存在し得る空隙を満たし、図１（Ｅ）に示されるようにキャリア基板２上にグローバル相互接続部２２が形成できるように平坦化最表面を提供するために、キャリア基板２上に絶縁層２０を設けることができる。
図２（Ａ）〜図２（Ｃ）は、本発明の別の代表的な実施形態による、ダミー・キャリア上にチップを形成するための方法を例示する。図２（Ａ）を参照すると、チップを形成するための半導体層６’が、ＳＴＩ領域８’においてダミー・キャリア４に部分的に接合されている。半導体層６’は、シリコン、ゲルマニウム、ガリウムヒ素、ＣｄＳｅ、ＩＩ族元素とＩＶ族元素との化合物、またはＩＩＩ族とＶ族元素との化合物であり得る。言い換えれば、異なるチップを形成するために異なる材料を用いることができる。チップ１１Ａ〜１１Ｅをダミー・キャリア４からダイシングした後、少なくとも１つのチップ、例えば、チップ１１Ａを、キャリア基板２のその対応するポケット（例えば、ポケット１４）内に組み込むことができる。ここでは、ただ１つのダミー・キャリア４、すなわちｓ１が示してあるが、多くの異なるタイプのチップ、例えば、メモリ・チップ、論理回路、ＭＥＭＳデバイス、ＲＦ回路、または受動デバイスを製造するために同じまたは異なるタイプの半導体層を有する多くの他のダミー・キャリアがあり得ることが理解されるべきである。さらに、図２（Ｂ）に示されるように、各ダミー・キャリアは、複数の同一チップ１１Ａ〜１１Ｅを製造することができるであろう。図２（Ｂ）に示されるデバイス１１Ａ〜１１Ｅは、矩形の形状を有するが、チップ１１Ａ〜１１Ｅは、多くの異なる形状、例えば、正方形、多角形、Ｕ字形、Ｖ字形等を有するように形成できることが理解されるべきである。加えて、チップ１１Ａ〜１１Ｅは、サイズが様々な同じ形状を有するように形成できる。例えば、チップ１１Ａ〜１１Ｅは、長さが様々な矩形の形状を有するキャパシタであり得る。
加えて、半導体層６’は、非酸化エリア３’においてダミー・キャリア４に接合されておらず、それによって、図２（Ａ）の分解図に示されるように、非酸化エリア３’において空隙１６’が形成される。さらに、空隙１６’は、空気または窒化物層を含み得る。部分的ウェハ接合技術の使用により、図１（Ａ）および図２（Ａ）それぞれにおいて、シリコン層６および半導体層６’の厚さについてより厳密な制御がもたらされることが留意されるべきである。図２（Ａ）の一部の拡大図において、ダミー・キャリア４は、浅いトレンチ分離（ＳＴＩ）領域８’、半導体層６’、および半導体層６’とダミー・キャリア４との間でかつＳＴＩ領域８’に隣接して形成された領域１６’を含んでいる。好ましくは、領域１６’は、接合を妨げるために、空気、窒化物層、または粗シリコン表面を含む。
次に、ダミー・キャリア４上の半導体層６’中にデバイス（図示せず）が形成される。次に、図２（Ｂ）において従来のメタライゼーション・プロセスが半導体層６’上で実行され、それによって、図１（Ｂ）に示される相互接続層１０とほぼ同じ厚さを有する相互接続層１０’が形成される。次に、図２（Ｃ）のチップ１１Ａ〜１１Ｅがダミー・キャリア４から取り外される。チップ１１Ａ〜１１Ｅをダミー・キャリア４から取り外すために部分的ウェハ・ダイシング技術が用いられる。ダミー・キャリア４からのチップ１１Ａ〜１１Ｅのうちの少なくとも１つ、例えば、チップ１１Ａが、その対応するポケット、例えば、図１（Ｃ）のキャリア基板２中に形成されたポケット内に設置される。各ダミー・キャリアは、同じまたは異なる半導体最上層６’を有することができる。しかしながら、ダミー・キャリア内では、同一のチップが製造される。例えば、シリコン最上層を有する第１のダミー・キャリアｓ１は、複数のＤＲＡＭメモリ・チップを製造するために使用できる。磁性最上層を有する第２のダミー・キャリアｓ２は、複数のＭＲＡＭチップを製造するために使用できる。組み立ての間に、ダミー・キャリアｓ１〜ｓｎの各々からの少なくとも１つのチップを、キャリア基板ｃｓのその対応するポケット内に設置し得る。例えば、第２のダミー・キャリアｓ２からのＭＲＡＭチップ１個および第１のダミー・キャリアｓ１からのＤＲＡＭチップ４個を、マルチチップ・ウェハ・レベル・パッケージの組み立ての間に、キャリア基板ｃｓのそれらの対応するポケット内に設置し得る。
ポケット深さとチップ厚さとを一致させ得るように、ポケットを有するキャリア基板ｃｓおよびチップがその上で製造されるダミー・キャリア双方に、材料の堆積および厚さ制御を含む同じプロセスを適用することが重要である。言い換えれば、すべての最終チップは、ポケットの深さに等しい実質的に同一の厚さを有するべきである。部分的ウェハダイシングは、それらの対応するポケットのチップの間のサイズと整列を正確に制御するために、マスクおよびエッチング技術を使用して実行される。各チップは次に、適切な接着剤または熱ペーストを用いてその対応するポケット内に設置され、接着される。このプロセスは、平坦化またはキャリア移送のどのような付加的ステップも必要としない。なぜならば、キャリア基板上のチップを電気的に接続するためのグローバル相互接続部が形成できるように、すべてのチップがすでに上向きになっているからである。
さらに、部分的ウェハ・ダイシング技術により、ダミー・キャリアを破壊することなくダミー・キャリアからチップを切断および除去することが可能になる。チップは、ウェハ、好ましくはダミー・キャリア上の一番上の半導体層のみを部分的に貫通することによりダミー・キャリアから除去される。このエリアはダミー・キャリアに接合されていないので、ひとたびウェハが部分的に貫通されると、チップはダミー・キャリアから取り外される。言い換えれば、部分的ウェハ・ダイシング技術は、ウェハがダミー・キャリアに部分的に接合されている場合にのみ実行できる。部分的接合および部分的ダイシングの利点は、ひとたびチップがそれらの各々のダミー・キャリアから取り外される場合に、チップ厚さがキャリア基板のポケット深さに実質的に一致し、それによって、過酷な研磨ステップの必要が回避されることである。
図３〜１４は、本発明の代表的な実施形態による、マルチチップ・ウェハ・スケール・パッケージのためのチップおよびキャリア双方を形成するための方法を例示する。図３において、誘電体層３０１がダミー・キャリア３００の最表面に堆積される。誘電体層３０１の厚さは、その後のステップにおいて形成される空隙の深さを決める。図４において、誘電体層３０１は、フォトレジスト・マスク３０３を用いる従来のリソグラフィ方法を使用してパターン形成される。図５において、誘電体層３０１は、オフチップ・エリア３０４を画定するために、ドライ・エッチ・プロセスによってエッチングされ得る。オフチップ・エリア３０４は、その後のステップにおいて接合部位として使用される。図６において、浅いトレンチ分離（ＳＴＩ）領域３０５が、オフチップ領域３０４に形成される。図７において、誘電体層３０１は、ギャップ領域３０６を形成するために除去される。図８において、ウェハ３０７がＳＴＩ領域３０５においてダミー基板３００に接合され、それによって、ギャップ領域３０６中に空隙３０２を形成する。ウェハ３０７中の空隙３０２上方のエリアは、チップ・エリア３１２を画定し、ＳＴＩ領域３０５上方のウェハ３０７中のエリアは、チップ間エリア３１１を画定する。図９において、ウェハ３０７は薄化され、それによって、薄化されたウェハ（以降は薄化ウェハと呼称）３０８を形成する。好ましくは、薄化ウェハ３０８の厚さは、５０〜１００μｍである。この薄化技術および厚さ制御は十分に確立されており、従って、これ以上説明しない。図１０において、デバイス３１０が薄化ウェハ層３０８内部に形成される。図１１において、後工程（ＢＥＯＬ：Ｂａｃｋ−Ｅｎｄ−Ｏｆ−Ｌｉｎｅ）相互接続部３０９が薄化ウェハ層３０８上に形成される。さらに、ディスクリート・デバイスを、ダミー・キャリア３００の薄化ウェハ層３０８のチップ間エリア３１１に形成することができる。ディスクリート・デバイスは、インダクタ、デカップリング・キャパシタ、静電放電（ＥＳＤ）ダイオード、またはどのような他のディスクリート・デバイスも含み得る。すなわち、チップ３１５Ａおよび３１５Ｂの切り出し前に、これらのディスクリート・デバイスはチップ間エリアにあり、その中で形成されたチップの働きを試験および監視するために利用できる。さらに、後工程相互接続部３０９の形成後、図１２に示されるように、チップ３１５Ａおよび３１５Ｂの形成を完了するために、チップ・エリア３１２Ａおよび３１２Ｂは、完成したデバイスおよび相互接続部（図示せず）で満たされる。
図１２を参照すると、ダイシング用にウェハを準備するために、薄化ウェハ層３０８の最表面にパッシベーション層３１４がコーティングされる。薄化ウェハ層３０８が薄いので、図１５に示されるように、チップ３１５Ａおよび３１５Ｂ周囲にチャネル３１９を切ることにより、チップ３１５Ａおよび３１５Ｂを薄化ウェハ層３０８から切断および取り外すためにレーザー・ダイシング技術または反応性イオン・エッチングを用いることが可能である。好ましくは、チャネル幅は、１５μｍ〜４０μｍである。図１３は、薄化ウェハ層３０８を通って空隙３０２までダイシングし、それによってチップ３１５Ａおよび３１５Ｂを薄化ウェハ層３０８から取り外すための望ましい位置３２０を示す。さらに、ダミー・キャリアまたはチップキャリアのチップ間エリアにおいて形成されたデバイスは、その中で形成されたチップを試験および監視するためにのみ用いることができる。なぜならば、ひとたびチップがダミー・キャリアから除去されると、ダミー・キャリアは無用になり、廃棄されるからである。
さらに、上述のプロセスは、キャリア基板中にポケットを形成するためにも用いられる。加えて、薄いウェハ内でのチップの形成に関連したステップは、キャリア基板については実行されない。しかしながら、ディスクリート・デバイスは、キャリア基板のチップ間エリアに形成できる。ディスクリート・デバイスは、インダクタ、デカップリング・キャパシタ、静電放電（ＥＳＤ）ダイオード、またはどのような他のディスクリート・デバイスも含み得る。すなわち、チップが形成された後にこれらのディスクリート・デバイスがシステムの一部として利用されるように、ポケットが切り出される場合、これらのディスクリート・デバイスはチップ間エリアにある。
図１４は、本発明の代表的な実施形態によるキャリア基板の構造を例示する。より具体的には、図１４は、キャリア基板の非接合エリアからダミー・チップが除去された後のキャリア基板構造を示す。ここで図１４を参照すると、ダミー・チップ（図示せず）が切断されキャリア基板３００’から取り外された後、ポケット３１７Ａおよび３１７Ｂならびにチップ間エリア３１１に前もって作られた有用なデバイス３１６Ａ、３１６Ｂ、および３１６Ｃを含む構造３３０が形成される。
プロセス・ステップが同一であり、チップの厚さおよびポケットの深さは厳密に追跡されるので、ポケットおよびチップは、異なるウェハ上に異なる時点で、または異なるソースから、あるいはそれら両方において形成できることも留意されるべきである。チップをそれらの対応するポケット内に投入する前に、空隙３０２を満たすために、図３の誘電体層３０１と同じ厚さを有する誘電体層が設けられなければならない。好ましくは、空隙３０２は、チップをそれらの各々のポケット内に投入する前に、誘電体層、接着剤層、または熱ペーストで満たされる。結果として、すべてのチップがそれらの対応するポケット内に投入される場合、すべてのチップの最表面が、ポケットを有するウェハの最表面と実質的に同一平面であり、それによって、マルチチップ・ウェハレベル集積パッケージを形成するために必要とされるステップおよびプロセスの数が低減される。さらに、ダミー・キャリアのチップ間エリアに形成されたディスクリート・デバイスは、その上に形成されたチップの働きを試験および監視するために用いられる。それに対して、キャリア基板のチップ間エリアに形成されたディスクリート・デバイスは、マルチチップ・ウェハレベル・パッケージに一体化している部分である。
図１５は、部分的ウェハ・ダイシング技術が実行された後の、図１３に示されるチップの側面図である。図１５を参照すると、薄化ウェハ層３０８の所定部分が部分的ウェハ・ダイシング技術を用いて除去され、それによって、キャリア基板３００からチップ３１５Ａを取り外す。加えて、チップ３１５Ａの周囲にバッファ領域３１８が画定される。ダイシング技術が、薄化ウェハ層３０８を通って空隙３０２までダイシングすることによって実行され、それによって、基板からチップ３１５Ａを取り外すことをさらに留意すべきである。言い換えれば、チップ３１５Ａが空隙３０２において基板に取り付けられていないので、ひとたび薄化ウェハ層３０８がチップ３１５Ａ周囲で切断およびダイシングされると、チップ３１５Ａは取り外される。
図１６は、部分的ウェハ・ダイシング技術が実行された後の、図１３に示されるチップの平面図である。図１６を参照すると、チップ３１５Ａが、切断チャネル３１９に隣接するチップ３１５Ａの外周に沿ってバッファ領域３１８を有しているのが示される。
図１７（Ａ）〜図１７（Ｃ）は、本発明の代表的な実施形態による、キャリア基板上に形成されたチップを取り外すための方法を例示する。図１７（Ａ）において、厚さｄ１を有する薄いウェハ層５１０が、取り扱いおよび加工の間、機械的強度を維持するために、ｄ２の厚さを有する、より厚い基板５３０に接合される。好ましくは、ｄ１の厚さは、５０μｍ〜３００μｍである。接合エリア５２１は、パターン形成された酸化物層５４０に接合されるウェハ層５１０により形成される。非接合エリア５２２は、酸化物層の欠如の結果生じる。チップ５２０、またはダイは、非接合エリア内の薄いウェハ層５１０中に形成される。しかしながら、ウェハ層５１０は、シリコン、ゲルマニウム、ガリウムヒ素、ＣｄＳｅ、ＩＩ族元素とＶＩ族元素との化合物、またはＩＩＩ族元素とＩＶ族元素との化合物であり得ることが留意されるべきである。部分的ウェハ・ダイシング技術は、薄いウェハ層５１０上にフォトレジスト・マスク５００を形成し、そのフォトレジスト・マスク５００をリソグラフィ露光することによって実行できる。フォトマスク５００が画定された後、薄いウェハ層５１０をエッチングするために、ドライまたはウェット・エッチング・プロセスが実行される。代わりに、部分的ダイシングは、チップ５２０を取り外すために、マスクレス直接レーザ切断を用いて行うこともできる。図１７（Ｂ）は、トレンチ５５０を示しており、このトレンチは、薄いウェハ層５１０を貫通しチップ５２０を取り囲んでいる非接合エリア５２２までエッチングすることによって形成される。図１７（Ｃ）において、チップ５２０、またはダイは、非接合エリア５２２から除去され、それによって、ポケット５６０を形成する。トレンチ５５０をエッチングし、チップまたはダイを効果的に切断するために、高密度プラズマ、または反応性イオン・エッチングを用いることができる。同様に、ダミー・チップを基板から除去することによってポケットを形成できる。チップが取り付けられた後、チップの最表面がウェハの最表面と実質的に同一平面となるように、ポケットの深さは、現実のチップの厚さと実質的に同じ厚さを有するべきである。この方法を実行することにより、パッケージは、接合チップの最表面を平坦化するなどのどのような準備も必要とせずに、グローバル・チップ間（Ｃｈｉｐ−ｔｏ−Ｃｈｉｐ）配線の用意ができている。
本発明の代表的な実施形態は、異なるプロセス・ステップおよび材料を用いて製造されたチップの集積を経済的な方法で容易にするマルチチップ・ウェハ・レベル・パッケージを形成するための方法を含む。図１８は、本発明の代表的な実施形態による、マルチチップ・ウェハ・レベル・パッケージを形成するための方法を例示する流れ図である。ここで図１８を参照すると、複数のチップがチップ基板上に形成される（ステップ６０２）。次に、キャリア基板からダミー・チップを取り外すことにより、キャリア基板中にポケットが形成される（ステップ６０４）。次に、チップは、チップ基板から取り外される（ステップ６０６）。ステップ６０４および６０６は、同時または異なる順序で実行できることが理解されるべきである。チップ基板から取り外されたチップは次に、チップの最表面がキャリア基板の最表面と実質的に同一平面になるようにキャリア基板中の所定のポケット内に取り付けられる（ステップ６０８）。
図１９は、本発明の代表的な実施形態による、チップ基板上に複数のチップを形成するための方法を例示する流れ図である。特に、図１９は、チップ基板上でのチップの形成に関する図１８におけるステップ６０２の代表的な方法を例示する。ここで図１９を参照すると、チップ基板上の誘電体層がパターン形成される（ステップ７０２）。次に、パターン形成された誘電体層は、オフチップ・エリアを画定するためにエッチングされる（ステップ７０４）。浅いトレンチ分離（ＳＴＩ）領域がオフチップ・エリア中に形成される（ステップ７０６）。次に、オフチップ・エリア間の誘電体層が除去される（ステップ７０８）。次に、ＳＴＩ領域に隣接しかつウェハとチップ基板との間に空隙が形成されるようにウェハがＳＴＩ領域に接合され、ＳＴＩ領域上方のウェハ中のエリアがチップ間エリアを画定し、空隙上方のエリアがチップ・エリアを画定する（ステップ７１０）。次に、ウェハが薄化される（ステップ７１２）。次に、薄化されたウェハ中にデバイスが形成される（ステップ７１４）。次に、デバイスがその中に形成された薄化されたウェハ上に後工程相互接続部が形成される（ステップ７１６）。最後に、薄化されたウェハのチップ・エリア中に最終仕上げデバイスおよび相互接続部が形成されてチップの形成を完了する（ステップ７１８）。さらに、上述のプロセスは、異なるチップ基板上において多くの異なるタイプのチップを形成するために使用できることが理解されるべきである。
図２０は、本発明の代表的な実施形態による、キャリア基板中に複数のポケットを形成するための方法を例示する流れ図である。特に、図２０は、キャリア基板中でのポケットの形成に関する図１８におけるステップ６０４の代表的な方法を例示する。ここで図２０を参照すると、キャリア基板上の誘電体層がパターン形成される（ステップ８０２）。次に、パターン形成された誘電体層は、オフチップ・エリアを画定するためにエッチングされる（ステップ８０４）。次に、浅いトレンチ分離（ＳＴＩ）領域がオフチップエリア中に形成される（ステップ８０６）。次に、オフチップ・エリア間の誘電体層が除去される（ステップ８０８）。次に、ＳＴＩ領域に隣接しかつウェハとチップ基板との間に空隙が形成されるようにウェハがＳＴＩに接合され、ＳＴＩ領域上方のウェハ中のエリアがチップ間エリアを画定し、空隙上方のエリアがチップ・エリアを画定する（ステップ８１０）。次に、ウェハが薄化される（ステップ８１２）。次に、薄化されたウェハ上に後工程相互接続部が形成される（ステップ８１４）。薄化されたウェハの最表面がパッシベーション層でコーティングされる（ステップ８１６）。次に、ウェハの所定の部分、またはダミー・チップが取り外され、ウェハのチップ・エリア中にチャネルをダイシングし、それによってウェハ内にポケットが形成される（ステップ８１８）。
図２１は、本発明の代表的な実施形態による、チップ基板からチップを取り外すための方法を例示する流れ図である。特に、図２１は、チップ基板からのチップの取り外しに関する図１８におけるステップ６０６の代表的な方法を例示する。ここで図２１を参照すると、薄化されたウェハの最表面が、チップを保護するためにパッシベーション層でコーティングされる（ステップ９０２）。次に、ウェハのチップ・エリアを通り空隙までチャネルがダイシングされ、それによってチップ基板からチップを取り外す（ステップ９０４）。
図２２は、本発明の代表的な実施形態による、チップ基板から取り外されたチップをキャリア基板中の所定のポケット内に取り付けるための方法を例示する流れ図である。特に、図２２は、図１８におけるステップ６０８の代表的な方法を例示する。ここで図２２を参照すると、空隙と同じ厚さを有する接着剤層または熱ペーストが、ポケットの底部分に設けられる（ステップ１００２）。次に、チップがそれらの対応するポケット内に設置され、整列される（ステップ１００４）。さらに、空隙と同じ寸法を有する誘電体層が接着剤層または熱ペーストの代わりに使用され得る。
要約すると、本発明の代表的な実施形態は、ウェハの表面にチップならびにポケットを形成するために、部分的ウェハ接合および部分的ウェハ・ダイシング技術が用いられる、コプラナー（共平面）マルチチップ・ウェハ・レベル・パッケージを形成するための効率的な方法を提供する。完成チップは、ウェハの対応するポケット内に取り付けられ、チップ間のグローバル相互接続部が、接合チップの一番上の平坦表面上に形成される。これらの方法は、異なるプロセス・ステップおよび材料で製造されたチップの集積を容易にする。チップの最表面を平坦化するために化学機械研磨のような過酷な平坦化プロセスを用いる必要は皆無である。チップは互いに正確に整列されており、すべてのチップが上向きに取り付けられているので、モジュールはグローバル配線の用意ができており、これにより、チップを上下逆の位置から裏返す必要がなくなる。
本発明を、本発明の代表的な実施形態に関連して具体的に示しかつ説明してきたが、以下の特許請求の範囲により定義される本発明の範囲を逸脱することなく、形状および詳細の種々の変更をその中で行い得ることが当業者により理解されるであろう。

Claims (9)

  1. マルチチップ・ウェハレベル・パッケージを形成する方法であって、
    複数のチップ基板上に複数の異種チップを形成するステップであって、前記複数のチップ基板の各々はただ１種のチップを形成するために用いられるステップと、
    前記複数のチップ基板から前記複数の異種チップを取り外すステップと、
    キャリア基板中にポケットを形成するステップであって、各々のポケットは前記異種チップの１つを保持するステップと、
    前記複数のチップを前記キャリア基板中のそれらの対応するポケット内に、前記複数のチップの最表面が前記キャリア基板の最表面と実質的に同一平面になるように取り付けるステップとを含み、
    複数のチップ基板上に複数のチップを形成する前記ステップは、ウェハを各チップ基板中の浅いトレンチ分離（ＳＴＩ）領域に、前記ＳＴＩ領域に隣接しかつ前記ウェハとチップ基板との間に空隙が形成されるように接合するステップを含み、前記ＳＴＩ領域上方の前記ウェハ中のエリアがチップ間エリアを画定し、前記空隙上方の前記ウェハ中のエリアがチップ・エリアを画定し、
    前記チップ基板の前記チップ間エリア中にディスクリート・デバイスを形成するステップをさらに含む、
    方法。
  2. マルチチップ・ウェハレベル・パッケージを形成する方法であって、
    複数のチップ基板上に複数の異種チップを形成するステップであって、前記複数のチップ基板の各々はただ１種のチップを形成するために用いられるステップと、
    前記複数のチップ基板から前記複数の異種チップを取り外すステップと、
    キャリア基板中にポケットを形成するステップであって、各々のポケットは前記異種チップの１つを保持するステップと、
    前記複数のチップを前記キャリア基板中のそれらの対応するポケット内に、前記複数のチップの最表面が前記キャリア基板の最表面と実質的に同一平面になるように取り付けるステップとを含み、
    複数のチップ基板上に複数のチップを形成する前記ステップは、ウェハを各チップ基板中の浅いトレンチ分離（ＳＴＩ）領域に、前記ＳＴＩ領域に隣接しかつ前記ウェハとチップ基板との間に空隙が形成されるように接合するステップを含み、前記ＳＴＩ領域上方の前記ウェハ中のエリアがチップ間エリアを画定し、前記空隙上方の前記ウェハ中のエリアがチップ・エリアを画定し、
    前記チップ基板の前記チップ間エリアに形成されるデバイスは、前記空隙情報のウェハ中に形成されるデバイスの試験及び監視のためにのみ用いられる、
    方法。
  3. 前記ウェハを前記ＳＴＩ領域に接合するステップの前に、
    前記チップ基板上に誘電体層をパターン形成するステップと、
    オフチップ・エリアを画定するために前記パターン形成された誘電体層をエッチングするステップと、
    前記オフチップ・エリア中にＳＴＩ領域を形成するステップと、
    前記オフチップ・エリアの間の前記誘電体層を除去するステップとを含む、
    請求項１または２に記載の方法。
  4. 前記ウェハを薄化するステップと、
    前記薄化されたウェハ中にデバイスを形成するステップと、
    前記薄化されたウェハ上に後工程（ＢＥＯＬ）相互接続部を形成するステップと、
    前記チップ・エリア中に最終仕上げデバイスおよび相互接続部を形成して、前記複数のチップの形成を完了するステップとをさらに含む、
    請求項１または２に記載の方法。
  5. 前記複数のチップを前記複数のチップ基板から取り外す前記ステップは、
    前記薄化されたウェハの最表面をパッシベーション層でコーティングするステップと
    前記薄化されたウェハの前記チップ・エリアを通り前記空隙までチャネルをダイシングし、それによって前記複数のチップを前記複数のチップ基板から取り外すステップとを含む、
    請求項４に記載の方法。
  6. マルチチップ・ウェハレベル・パッケージを形成する方法であって、
    チップ基板中に浅いトレンチ分離（ＳＴＩ）領域を形成するステップと、
    ウェハを前記チップ基板中のＳＴＩ領域に、前記ＳＴＩ領域に隣接しかつ前記ウェハと前記チップ基板との間に空隙が形成されるように接合するステップであって、前記ＳＴＩ領域上方の前記ウェハ中のエリアはチップ間エリアを画定し、前記空隙上方の前記ウェハ中のエリアはチップ・エリアを画定するステップと、
    前記ウェハを薄化するステップと、
    前記薄化されたウェハ中にデバイスを形成するステップと、
    前記薄化されたウェハ上に後工程（ＢＥＯＬ）相互接続部を形成するステップと、
    前記チップ・エリア中に最終仕上げデバイスおよび相互接続部を形成し、複数のチップの前記形成を完了するステップとを含み、
    前記チップ基板の前記チップ間エリア中にディスクリート・デバイスを形成するステップをさらに含む、
    方法。
  7. 前記薄化されたウェハの最表面をパッシベーション層でコーティングするステップと
    前記薄化されたウェハの前記チップ・エリアを通り前記空隙までチャネルをダイシングし、それによって前記複数のチップを前記複数のチップ基板から取り外すステップとをさらに含む、
    請求項６に記載の方法。
  8. 前記薄化されたウェハの所定部分が取り外され、それによって前記薄化されたウェハ内にポケットを形成するように、前記薄化されたウェハの前記チップ・エリア中にチャネルをダイシングするステップをさらに含む、
    請求項７に記載の方法。
  9. マルチチップ・ウェハレベル・パッケージを形成する方法であって、
    チップ基板中に浅いトレンチ分離（ＳＴＩ）領域を形成するステップと、
    ウェハを前記チップ基板中のＳＴＩ領域に、前記ＳＴＩ領域に隣接しかつ前記ウェハと前記チップ基板との間に空隙が形成されるように接合するステップであって、前記ＳＴＩ領域上方の前記ウェハ中のエリアはチップ間エリアを画定し、前記空隙上方の前記ウェハ中のエリアはチップ・エリアを画定するステップと、
    前記ウェハを薄化するステップと、
    前記薄化されたウェハ中にデバイスを形成するステップと、
    前記薄化されたウェハ上に後工程（ＢＥＯＬ）相互接続部を形成するステップと、
    前記チップ・エリア中に最終仕上げデバイスおよび相互接続部を形成し、複数のチップの前記形成を完了するステップとを含み、
    前記チップ基板の前記チップ間エリア中にディスクリート・デバイスを形成するステップをさらに含む、
    方法。
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