JPH11354667A - 電子部品およびその実装方法 - Google Patents
電子部品およびその実装方法Info
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- JPH11354667A JPH11354667A JP17387298A JP17387298A JPH11354667A JP H11354667 A JPH11354667 A JP H11354667A JP 17387298 A JP17387298 A JP 17387298A JP 17387298 A JP17387298 A JP 17387298A JP H11354667 A JPH11354667 A JP H11354667A
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Abstract
(57)【要約】
【課題】 半導体集積回路を実装する場合、極めて高密
度に実装することができ、高性能な冷却構造をとること
が可能であり、しかも、異なるデバイスプロセス技術で
作製されたチップと、受動部品また光部品とを小さなエ
リアに混載させることが可能な電子部品およびその実装
方法を提供することを目的とするものである。 【解決手段】 半導体チップをシリコンウエハ基板に搭
載し、このシリコンウエハ基板に絶縁膜を形成し、半導
体チップの電極パッド部分にのみ対応する絶縁膜にスル
ーホールを設け、このスルーホールと絶縁膜とに導体膜
を堆積し、この導体膜をパタン形成することによって配
線パタンを形成するものである。
度に実装することができ、高性能な冷却構造をとること
が可能であり、しかも、異なるデバイスプロセス技術で
作製されたチップと、受動部品また光部品とを小さなエ
リアに混載させることが可能な電子部品およびその実装
方法を提供することを目的とするものである。 【解決手段】 半導体チップをシリコンウエハ基板に搭
載し、このシリコンウエハ基板に絶縁膜を形成し、半導
体チップの電極パッド部分にのみ対応する絶縁膜にスル
ーホールを設け、このスルーホールと絶縁膜とに導体膜
を堆積し、この導体膜をパタン形成することによって配
線パタンを形成するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップ、受
動部品および光部品等をウエハ基板に実装する方法およ
び装置に係り、特に、高速多ピンＬＳＩやレーザやフォ
トディテクタ等の高性能半導体チップの高密度ウエハ基
板実装方法および装置に関する。
動部品および光部品等をウエハ基板に実装する方法およ
び装置に係り、特に、高速多ピンＬＳＩやレーザやフォ
トディテクタ等の高性能半導体チップの高密度ウエハ基
板実装方法および装置に関する。
【０００２】
【従来の技術】図１０は、半導体チップを基板へ実装す
る場合における従来のパッケージングの例とＭＣＭ実装
の例とを示す図である。
る場合における従来のパッケージングの例とＭＣＭ実装
の例とを示す図である。
【０００３】半導体チップを実装する場合、従来は、図
１０（１）に示すＱＦＰ（Quad Flat Package ）実装
や、図１０（２）に示すＣＳＰ（Chip Scale Package）
や、ＢＧＡ（Ball Grid Array ）等のケースを用いてＰ
ＣＢ（Print Circuit Board ）に実装する方法が知ら
れ、また、図１（３）に示す各種基板を用いたＭＣＭ
（Multi Chip Module ）化する方法が知られている。な
お、ＭＣＭ（Multi Chip Module ）化するする場合、た
とえばＭＣＭ−Ｌ（MCM-Laminate）、ＭＣＭ−Ｄ（MCM-
Doposite）、ＭＣＭ−Ｃ（MCM-Co-fired）等が知られて
いる。また、最近は、ベアチップを、ビルドアップ基板
と呼ばれる多層基板に実装する方法も提案され、配線の
狭ピッチ化およびヴィアランドの小径化によってその実
装密度は小さくなっている。
１０（１）に示すＱＦＰ（Quad Flat Package ）実装
や、図１０（２）に示すＣＳＰ（Chip Scale Package）
や、ＢＧＡ（Ball Grid Array ）等のケースを用いてＰ
ＣＢ（Print Circuit Board ）に実装する方法が知ら
れ、また、図１（３）に示す各種基板を用いたＭＣＭ
（Multi Chip Module ）化する方法が知られている。な
お、ＭＣＭ（Multi Chip Module ）化するする場合、た
とえばＭＣＭ−Ｌ（MCM-Laminate）、ＭＣＭ−Ｄ（MCM-
Doposite）、ＭＣＭ−Ｃ（MCM-Co-fired）等が知られて
いる。また、最近は、ベアチップを、ビルドアップ基板
と呼ばれる多層基板に実装する方法も提案され、配線の
狭ピッチ化およびヴィアランドの小径化によってその実
装密度は小さくなっている。
【０００４】
【発明が解決しようとする課題】ところで、半導体チッ
プのパッドピッチの微細化や多ピン化に、パッケージや
実装基板の加工精度が追い付かず、また、半導体チップ
の信号入出力速度の高速化に伴い、終端抵抗を実装する
必要性が高まっている。電子機器に半導体チップを実装
する場合、ＬＳＩにおける機能集積が留まることなく続
いているのに対して、ＬＳＩの周辺の電源や基板実装や
その他の周辺部品の高密度化が遅れ気味であり、半導体
集積回路における機能集積技術の恩恵を受け難くなりつ
つある。
プのパッドピッチの微細化や多ピン化に、パッケージや
実装基板の加工精度が追い付かず、また、半導体チップ
の信号入出力速度の高速化に伴い、終端抵抗を実装する
必要性が高まっている。電子機器に半導体チップを実装
する場合、ＬＳＩにおける機能集積が留まることなく続
いているのに対して、ＬＳＩの周辺の電源や基板実装や
その他の周辺部品の高密度化が遅れ気味であり、半導体
集積回路における機能集積技術の恩恵を受け難くなりつ
つある。
【０００５】つまり、２〜３ｃｍ角の非常に高集積化し
た半導体チップを実装する場合、実装上の制約があり、
たとえば、パッケージングのためのピンピッチ、終端抵
抗の物理的な大きさ、インピーダンス設計された伝送線
路の占有面積、多層配線のためのヴィアホールの最少サ
イズ等を確保する必要があるので、これら確保すべきエ
リア（実装エリア）として、半導体チップ自体の面積よ
りもはるかに大きな面積を必要とするという問題があ
る。
た半導体チップを実装する場合、実装上の制約があり、
たとえば、パッケージングのためのピンピッチ、終端抵
抗の物理的な大きさ、インピーダンス設計された伝送線
路の占有面積、多層配線のためのヴィアホールの最少サ
イズ等を確保する必要があるので、これら確保すべきエ
リア（実装エリア）として、半導体チップ自体の面積よ
りもはるかに大きな面積を必要とするという問題があ
る。
【０００６】しかも、マイクロプロセッサの性能向上に
伴って、半導体チップの消費電力が確実に大きくなる傾
向にあるので、熱抵抗が大きい樹脂系のパッケージや実
装基板を用いると、冷却の観点からは望ましくないとい
う問題がある。
伴って、半導体チップの消費電力が確実に大きくなる傾
向にあるので、熱抵抗が大きい樹脂系のパッケージや実
装基板を用いると、冷却の観点からは望ましくないとい
う問題がある。
【０００７】本発明は、半導体集積回路を実装する場
合、極めて高密度に実装することができ、高性能な冷却
構造をとることが可能であり、しかも、異なるデバイス
プロセス技術で作製されたチップと、受動部品また光部
品とを小さなエリアに混載させることが可能な電子部品
およびその実装方法を提供することを目的とするもので
ある。
合、極めて高密度に実装することができ、高性能な冷却
構造をとることが可能であり、しかも、異なるデバイス
プロセス技術で作製されたチップと、受動部品また光部
品とを小さなエリアに混載させることが可能な電子部品
およびその実装方法を提供することを目的とするもので
ある。
【０００８】
【課題を解決するための手段】本発明は、半導体チップ
をシリコンウエハ基板に搭載し、このシリコンウエハ基
板に絶縁膜を形成し、半導体チップの電極パッド部分に
のみ対応する絶縁膜にスルーホールを設け、このスルー
ホールと絶縁膜とに導体膜を堆積し、この導体膜をパタ
ン形成することによって配線パタンを形成するものであ
る。
をシリコンウエハ基板に搭載し、このシリコンウエハ基
板に絶縁膜を形成し、半導体チップの電極パッド部分に
のみ対応する絶縁膜にスルーホールを設け、このスルー
ホールと絶縁膜とに導体膜を堆積し、この導体膜をパタ
ン形成することによって配線パタンを形成するものであ
る。
【０００９】
【発明の実施の形態および実施例】図１は、本発明の第
１の実施例である実装基板１００を製造する方法の説明
図である。
１の実施例である実装基板１００を製造する方法の説明
図である。
【００１０】まず、図１（１）に示すように、シリコン
ウエハ基板１０にフォトレジスト１１を塗付し、パタニ
ングを行った後、図１（２）に示すように、ＲＩＥ（Re
active Ion Etching）またはウエットエッチングによっ
て、シリコンウエハ基板１０に窪み２１、２２を形成す
る。この場合、シリコンウエハ基板１０に搭載すべきＬ
ＳＩチップ３１、３２のサイズよりもそれぞれやや大き
い窪み２１、２２を、シリコンウエハ基板１０に形成す
る。そして、図１（３）に示すように、レジスト１１を
除去する。
ウエハ基板１０にフォトレジスト１１を塗付し、パタニ
ングを行った後、図１（２）に示すように、ＲＩＥ（Re
active Ion Etching）またはウエットエッチングによっ
て、シリコンウエハ基板１０に窪み２１、２２を形成す
る。この場合、シリコンウエハ基板１０に搭載すべきＬ
ＳＩチップ３１、３２のサイズよりもそれぞれやや大き
い窪み２１、２２を、シリコンウエハ基板１０に形成す
る。そして、図１（３）に示すように、レジスト１１を
除去する。
【００１１】そして、必要に応じて裏面を予め研磨する
ことによって、シリコンウエハ基板１０よりもＬＳＩ半
導体チップ３１、３２を薄くし、図１（４）に示すよう
に、レジスト１１を除去した後に、シリコンウエハ基板
１０よりも薄い半導体チップ３１、３２をそれぞれ窪み
２１、２２に搭載する。半導体チップ３１、３２を窪み
２１、２２に搭載する場合、半導体プロセスにおけるウ
エハの張り合わせ技術等を用いて、半導体チップ３１、
３２をシリコンウエハ基板１０に接着する。
ことによって、シリコンウエハ基板１０よりもＬＳＩ半
導体チップ３１、３２を薄くし、図１（４）に示すよう
に、レジスト１１を除去した後に、シリコンウエハ基板
１０よりも薄い半導体チップ３１、３２をそれぞれ窪み
２１、２２に搭載する。半導体チップ３１、３２を窪み
２１、２２に搭載する場合、半導体プロセスにおけるウ
エハの張り合わせ技術等を用いて、半導体チップ３１、
３２をシリコンウエハ基板１０に接着する。
【００１２】次に、図１（５）に示すように、第１層間
膜となるＳｉＯ２（二酸化シリコン）４１を、ＣＶＤ
（Chemical Vapor Deposition ）等によって堆積する。
この場合、チップを埋め込んだ部分に段差が生じたら、
図１（６）に示すように、ＬＳＩの配線工程で用いられ
る平坦化技術によって平坦にする。そして、図１（７）
に示すように、上記と同様に、フォトリソグラフィーと
エッチングとによって第１層間膜４１を加工し、第１層
間膜４１にスルーホール６１を形成する。この場合、半
導体チップ３１、３２の電極パッド部分３１ｐ、３２ｐ
にのみ対応する絶縁膜４１にスルーホール６１を設け
る。
膜となるＳｉＯ２（二酸化シリコン）４１を、ＣＶＤ
（Chemical Vapor Deposition ）等によって堆積する。
この場合、チップを埋め込んだ部分に段差が生じたら、
図１（６）に示すように、ＬＳＩの配線工程で用いられ
る平坦化技術によって平坦にする。そして、図１（７）
に示すように、上記と同様に、フォトリソグラフィーと
エッチングとによって第１層間膜４１を加工し、第１層
間膜４１にスルーホール６１を形成する。この場合、半
導体チップ３１、３２の電極パッド部分３１ｐ、３２ｐ
にのみ対応する絶縁膜４１にスルーホール６１を設け
る。
【００１３】次に、第１配線層となるＡＬ５１を蒸着し
た後、フォトリソグラフィーとエッチングとによって加
工し、図１（８）に示すように、配線を作る。これによ
って、配線が１層である実装基板が完成する。
た後、フォトリソグラフィーとエッチングとによって加
工し、図１（８）に示すように、配線を作る。これによ
って、配線が１層である実装基板が完成する。
【００１４】その後、多層配線の実装基板を作る場合に
は、図１（９）、図１（１０）に示すように、層間膜４
１と配線層５１とを施す上記の方法と同様に、層間膜４
２と配線層５２との加工を繰り返し、これによって、多
層配線を実現する。つまり、上記加工された導体膜５１
と絶縁膜４１とに第２の絶縁膜４２を堆積する段階と、
配線パタン５１に到達するように第２のスルーホールを
設ける段階と、第２の絶縁膜４２と上記第２のスルーホ
ールとに第２の導体膜５２を堆積する段階と、この堆積
された導体膜をパタン形成することによって第２の配線
パタン５２を形成する段階とを繰り返し、これによっ
て、多層配線を形成し、半導体チップ３１、３２同士を
電気的に接続するか、または、配線層によって電極パッ
ドを構成する。
は、図１（９）、図１（１０）に示すように、層間膜４
１と配線層５１とを施す上記の方法と同様に、層間膜４
２と配線層５２との加工を繰り返し、これによって、多
層配線を実現する。つまり、上記加工された導体膜５１
と絶縁膜４１とに第２の絶縁膜４２を堆積する段階と、
配線パタン５１に到達するように第２のスルーホールを
設ける段階と、第２の絶縁膜４２と上記第２のスルーホ
ールとに第２の導体膜５２を堆積する段階と、この堆積
された導体膜をパタン形成することによって第２の配線
パタン５２を形成する段階とを繰り返し、これによっ
て、多層配線を形成し、半導体チップ３１、３２同士を
電気的に接続するか、または、配線層によって電極パッ
ドを構成する。
【００１５】最後にシリコンウエハ基板１０をダイシン
グし、所望の大きさの基板に加工する。
グし、所望の大きさの基板に加工する。
【００１６】上記実施例において、ＬＳＩチップ３１、
３２自体は既に製造されていることが前提であり、した
がって、上記実施例における半導体プロセス技術として
は、配線技術のみを使用するので、ＬＳＩにおけるトラ
ンジスタを作る場合よりも、実装基板１００の製造が容
易であり、また、トランジスタ活性層部分には影響を与
えないので、ナトリウム等の汚染の問題が生じない。
３２自体は既に製造されていることが前提であり、した
がって、上記実施例における半導体プロセス技術として
は、配線技術のみを使用するので、ＬＳＩにおけるトラ
ンジスタを作る場合よりも、実装基板１００の製造が容
易であり、また、トランジスタ活性層部分には影響を与
えないので、ナトリウム等の汚染の問題が生じない。
【００１７】図２は、実装基板１００と同様の実装基板
１０１を示す平面図である。
１０１を示す平面図である。
【００１８】この実装基板１０１の大きさに規格を持た
せれば、実装基板１０１の外部の実装に対して汎用性を
確保することができる。図２に示す例では、多層配線プ
ロセスで形成した電極パッドを、実装基板１０１の周辺
に形成してある。
せれば、実装基板１０１の外部の実装に対して汎用性を
確保することができる。図２に示す例では、多層配線プ
ロセスで形成した電極パッドを、実装基板１０１の周辺
に形成してある。
【００１９】図３は、実装基板１００と同様の実装基板
１０２から所定の基板を切り出す例を示す図である。
１０２から所定の基板を切り出す例を示す図である。
【００２０】実装基板１０２を切り出す場合、ダイシン
グによって実装基板を分離し、図３において、この分離
位置を破線で示してある。
グによって実装基板を分離し、図３において、この分離
位置を破線で示してある。
【００２１】実装基板１００〜１０２によれば、半導体
プロセス技術としては配線技術のみを使用すれば足りる
ので、プロセスルールが異なるＬＳＩや化合物半導体Ｉ
Ｃ、ＣＭＯＳＬＳＩ、バイポーラＬＳＩ等を互いに混載
することができ、また、半導体配線プロセスを用いて実
装基板１００〜１０２を製造するので、極めて高密度に
半導体チップ３１、３２を実装することができ、しかも
半導体チップ３１、３２の裏面がＳｉ基板であるので、
放熱特性が極めて優れ、また、実装した半導体チップ３
１、３２からの電極を、ＬＳＩチップ３１、３２の中央
部や、Ｓｉ基板１０の中央部等、Ｓｉ基板１０上の所望
のあらゆる場所から取り出せるので、半導体チップの大
きさが同じである場合、半導体チップが内蔵されている
従来のパッケージからピンを取り出す場合よりも、上記
実施例におけるピンピッチが緩和される。
プロセス技術としては配線技術のみを使用すれば足りる
ので、プロセスルールが異なるＬＳＩや化合物半導体Ｉ
Ｃ、ＣＭＯＳＬＳＩ、バイポーラＬＳＩ等を互いに混載
することができ、また、半導体配線プロセスを用いて実
装基板１００〜１０２を製造するので、極めて高密度に
半導体チップ３１、３２を実装することができ、しかも
半導体チップ３１、３２の裏面がＳｉ基板であるので、
放熱特性が極めて優れ、また、実装した半導体チップ３
１、３２からの電極を、ＬＳＩチップ３１、３２の中央
部や、Ｓｉ基板１０の中央部等、Ｓｉ基板１０上の所望
のあらゆる場所から取り出せるので、半導体チップの大
きさが同じである場合、半導体チップが内蔵されている
従来のパッケージからピンを取り出す場合よりも、上記
実施例におけるピンピッチが緩和される。
【００２２】図４は、本発明の第２の実施例である実装
基板１０３を製造する方法の説明図である。
基板１０３を製造する方法の説明図である。
【００２３】実装基板１０３は、基本的には、実装基板
１００と同じ方法で製造されるが、抵抗体７１を形成す
る点が、実装基板１００とは異なる。つまり、図４
（５）に示すように、ＳｉＯ2 膜４１を堆積した後に、
図４（６）に示すように、不純物ドープ多結晶シリコン
膜７０をＣＶＤで堆積した後に、図４（８）、（９）に
示すように、フォトリソグラフィーとエッチングとによ
って加工を行い、抵抗体７１を形成する。
１００と同じ方法で製造されるが、抵抗体７１を形成す
る点が、実装基板１００とは異なる。つまり、図４
（５）に示すように、ＳｉＯ2 膜４１を堆積した後に、
図４（６）に示すように、不純物ドープ多結晶シリコン
膜７０をＣＶＤで堆積した後に、図４（８）、（９）に
示すように、フォトリソグラフィーとエッチングとによ
って加工を行い、抵抗体７１を形成する。
【００２４】図５は、実装基板１０３において、配線層
を利用してインダクタＬ、キャパシタＣを形成する方法
を示す図である。
を利用してインダクタＬ、キャパシタＣを形成する方法
を示す図である。
【００２５】図５に示すように、多層配線プロセスによ
って、インダクタＬやキャパシタＣのような受動部品を
作り込む。実装基板１０３によれば、チップ内終端抵抗
を持たない多ピンの高速入出力端子を有するＬＳＩを実
装する際に実装面積の増大を招いていた終端抵抗を半導
体プロセスで作ることによって、ＳＭＤ（Surface Moun
t Device）で現在最も小型な１．０ｍｍ×０．５ｍｍの
終端抵抗の１／５００以下の大きさで、終端抵抗を実装
することができる。
って、インダクタＬやキャパシタＣのような受動部品を
作り込む。実装基板１０３によれば、チップ内終端抵抗
を持たない多ピンの高速入出力端子を有するＬＳＩを実
装する際に実装面積の増大を招いていた終端抵抗を半導
体プロセスで作ることによって、ＳＭＤ（Surface Moun
t Device）で現在最も小型な１．０ｍｍ×０．５ｍｍの
終端抵抗の１／５００以下の大きさで、終端抵抗を実装
することができる。
【００２６】図６は、本発明の第３の実施例である実装
基板１０４を製造する方法の説明図である。
基板１０４を製造する方法の説明図である。
【００２７】実装基板１００、１０３を製造する方法に
よって、図６に示すように、ＰＤ（Photo Detector）８
１〜８４、ＬＤ（Laser Diode ）９１〜９４等の多品種
の部品を混載した実装基板１０４、つまり、光の入出力
インタフェースを作ることができる。なお、実装基板１
００、１０３を製造する場合、レーザ、フォトディテク
タの代わりに、波長ルータ等の他の光部品を混載するよ
うにしてもよい。また、レーザ、フォトディテクタとと
もに、波長ルータ等の他の光部品を混載するようにして
もよい。
よって、図６に示すように、ＰＤ（Photo Detector）８
１〜８４、ＬＤ（Laser Diode ）９１〜９４等の多品種
の部品を混載した実装基板１０４、つまり、光の入出力
インタフェースを作ることができる。なお、実装基板１
００、１０３を製造する場合、レーザ、フォトディテク
タの代わりに、波長ルータ等の他の光部品を混載するよ
うにしてもよい。また、レーザ、フォトディテクタとと
もに、波長ルータ等の他の光部品を混載するようにして
もよい。
【００２８】実装基板１０４によれば、光部品を混載す
ることによって、実装基板の入出力インタフェースとし
て、電極パッドを使用せずに、光を用いたもので実現す
ることができる。
ることによって、実装基板の入出力インタフェースとし
て、電極パッドを使用せずに、光を用いたもので実現す
ることができる。
【００２９】図７は、本発明の第４の実施例である実装
基板１０５を製造する方法の説明図である。
基板１０５を製造する方法の説明図である。
【００３０】実装基板１０５は、シリコンバイポーラＬ
ＳＩ３１、ＣＭＯＳ（Complementary Metal Oxide Semi
conductor ）ＬＳＩ３２〜３４と、化合物半導体ＬＳＩ
３５と、ＬＤ９１〜９４と、抵抗体７２と、多層配線プ
ロセスで作成されたインダクタＬと、多層配線プロセス
で作成されたキャパシタＣとを混載した例である。
ＳＩ３１、ＣＭＯＳ（Complementary Metal Oxide Semi
conductor ）ＬＳＩ３２〜３４と、化合物半導体ＬＳＩ
３５と、ＬＤ９１〜９４と、抵抗体７２と、多層配線プ
ロセスで作成されたインダクタＬと、多層配線プロセス
で作成されたキャパシタＣとを混載した例である。
【００３１】実装基板１０５における高速信号伝送線路
として、図８に示すマイクロストリップ線路、図９に示
すコプレーナ線路のいずれも、容易に形成が可能であ
り、Ｓｉ基板の比誘電率εr （＝１２）、ＳｉＯ2 の比
誘電率εr （＝３．５）、堆積できる層間膜厚、加工可
能な配線幅は、一般的に広く用いられている特性インピ
ーダンス５０Ωの線路を形成する場合に、現実的な値で
あり、その実現が容易である。なお、実装基板１０５に
おける高速信号伝送線路として、マイクロストリップ線
路、コプレーナ線路の代わりに、ストリップ線路を採用
するようにしてもよい。
として、図８に示すマイクロストリップ線路、図９に示
すコプレーナ線路のいずれも、容易に形成が可能であ
り、Ｓｉ基板の比誘電率εr （＝１２）、ＳｉＯ2 の比
誘電率εr （＝３．５）、堆積できる層間膜厚、加工可
能な配線幅は、一般的に広く用いられている特性インピ
ーダンス５０Ωの線路を形成する場合に、現実的な値で
あり、その実現が容易である。なお、実装基板１０５に
おける高速信号伝送線路として、マイクロストリップ線
路、コプレーナ線路の代わりに、ストリップ線路を採用
するようにしてもよい。
【００３２】実装基板１０５によれば、配線基板構造
が、特性インピーダンス設計に対する自由度を持つの
で、実装基板上で極めて高速な信号を伝送する場合に、
容易に対応できる。
が、特性インピーダンス設計に対する自由度を持つの
で、実装基板上で極めて高速な信号を伝送する場合に、
容易に対応できる。
【００３３】上記各実施例は、従来の半導体チップのよ
うに、半導体チップの電極パッドからワイヤボンディン
グ等によって各種ＬＳＩパッケージに電気接続し、プリ
ントボード上に展開する方法、またはワイヤボンディン
グ等によってＭＣＭ基板上に展開する方法とは異なり、
半導体チップの電極パッドから信号を取り出すものであ
り、この場合、全て半導体プロセス技術を用いることに
よって、上記電極パッドからの信号取り出しを行うもの
である。また、上記実施例は、異なるデバイスプロセス
技術の融合とチップレベルでの歩留まりとを確保できさ
えすれば、ウエハレベルでの完全動作が要求されるＷＳ
Ｉよりは、製造歩留まりが格段に緩和される。
うに、半導体チップの電極パッドからワイヤボンディン
グ等によって各種ＬＳＩパッケージに電気接続し、プリ
ントボード上に展開する方法、またはワイヤボンディン
グ等によってＭＣＭ基板上に展開する方法とは異なり、
半導体チップの電極パッドから信号を取り出すものであ
り、この場合、全て半導体プロセス技術を用いることに
よって、上記電極パッドからの信号取り出しを行うもの
である。また、上記実施例は、異なるデバイスプロセス
技術の融合とチップレベルでの歩留まりとを確保できさ
えすれば、ウエハレベルでの完全動作が要求されるＷＳ
Ｉよりは、製造歩留まりが格段に緩和される。
【００３４】なお、上記各実施例において、半導体チッ
プをウエハ基板に搭載する場合、半導体プロセス技術に
よってウエハ基板に窪みを形成し、この形成された窪み
へ半導体チップを載せる段階を採用する代わりに、機械
的加工によってウエハ基板に窪みまたは穴を設け、この
設けられた窪みまたは穴に半導体チップを組み込み固定
する段階を採用するようにしてもよく、また、ウエハ基
板に窪みまたは穴を設けずにそのまま半導体チップを接
着して搭載する段階を採用するようにしてもよい。
プをウエハ基板に搭載する場合、半導体プロセス技術に
よってウエハ基板に窪みを形成し、この形成された窪み
へ半導体チップを載せる段階を採用する代わりに、機械
的加工によってウエハ基板に窪みまたは穴を設け、この
設けられた窪みまたは穴に半導体チップを組み込み固定
する段階を採用するようにしてもよく、また、ウエハ基
板に窪みまたは穴を設けずにそのまま半導体チップを接
着して搭載する段階を採用するようにしてもよい。
【００３５】なお、実装基板１００〜１０５は、電子部
品の例である。
品の例である。
【００３６】
【発明の効果】本発明によれば、半導体集積回路の実装
において、極めて高密度に実装することができ、高性能
な冷却構造をとることが可能であり、しかも、異なるデ
バイスプロセス技術で作製されたチップと、受動部品ま
たは光部品とを小さなエリアに混載させることが可能で
あるという効果を奏する。
において、極めて高密度に実装することができ、高性能
な冷却構造をとることが可能であり、しかも、異なるデ
バイスプロセス技術で作製されたチップと、受動部品ま
たは光部品とを小さなエリアに混載させることが可能で
あるという効果を奏する。
【図１】本発明の第１の実施例である実装基板１００の
製造方法の説明図である。
製造方法の説明図である。
【図２】実装基板１００と同様の実装基板１０１の平面
図である。
図である。
【図３】実装基板１００と同様の実装基板１０２から所
定の基板を切り出す例を示す図である。
定の基板を切り出す例を示す図である。
【図４】本発明の第２の実施例である実装基板１０３の
製造方法の説明図である。
製造方法の説明図である。
【図５】実装基板１０３において、配線層を利用してイ
ンダクタ、キャパシタを形成する方法を示す図である。
ンダクタ、キャパシタを形成する方法を示す図である。
【図６】本発明の第３の実施例である実装基板１０４の
製造方法の説明図である。
製造方法の説明図である。
【図７】本発明の第４の実施例である実装基板１０５の
製造方法の説明図である。
製造方法の説明図である。
【図８】上記実施例に使用するマイクロストリップ線路
の説明図である。
の説明図である。
【図９】上記実施例に使用するコプレーナ線路の説明図
である。
である。
【図１０】半導体チップを基板へ実装する場合における
従来のパッケージングの例とＭＣＭ実装の例とを示す図
である。
従来のパッケージングの例とＭＣＭ実装の例とを示す図
である。
１００〜１０５…実装基板、 １０…Ｓｉ基板、 ２１、２２…窪み、 ３１〜３５…ＬＳＩチップ、 ３１ｐ、３２ｐ…ＬＳＩパット、 ４１、４２…ＳｉＯ2 膜、 ５１、５２…配線、 ６１、６２…スルーホール、 ７０…ポリシリコン膜、 ７１、７２…抵抗体、 ８１〜８４…ＰＤ、 ９１〜９４…ＬＤ、 Ｌ…インダクタ、 Ｃ…キャパシタ。
Claims (9)
- 【請求項１】 半導体チップをウエハ基板に搭載する半
導体チップ搭載段階と；上記半導体チップと上記ウエハ
基板との上に、半導体プロセス技術を用いて絶縁膜を形
成する絶縁膜形成段階と；半導体プロセスのフォトリソ
グラフィー工程とエッチング工程とによって、上記半導
体チップの電極パッド部分にのみスルーホールを設ける
スルーホール設置段階と；上記スルーホール設置段階の
後に、上記絶縁膜と上記スルーホールとに導体膜を堆積
する導体膜体積段階と；リソグラフィー工程によって、
上記堆積された導体膜をパタン形成することによって配
線パタンを形成する配線パタン形成段階と；を有するこ
とを特徴とする電子部品の実装方法。 - 【請求項２】 請求項１において、 上記半導体チップ搭載段階は、 半導体プロセス技術によって上記ウエハ基板に窪みを形
成し、この形成された窪みへ上記半導体チップを載せる
段階か、機械的加工によって上記ウエハ基板に窪みまた
は穴を設け、この設けられた窪みまたは穴に上記半導体
チップを組み込み固定する段階か、または、上記ウエハ
基板に窪みまたは穴を設けずにそのまま上記半導体チッ
プを接着して搭載する段階であることを特徴とする電子
部品の実装方法。 - 【請求項３】 請求項１において、 導体膜と絶縁膜とに第２の絶縁膜を堆積する段階と、配
線パタンに第２のスルーホールを設ける段階と、上記第
２の絶縁膜と上記第２のスルーホールとに第２の導体膜
を堆積する段階と、この堆積された導体膜をパタン形成
することによって第２の配線パタンを形成する段階とを
繰り返し、この繰り返しによって、多層配線を形成し、
上記半導体チップ同士を電気的に接続するか、または、
配線層によって電極パッドを構成することを特徴とする
電子部品の実装方法。 - 【請求項４】 請求項３において、 上記多層配線層は、上記絶縁膜厚と上記導体膜加工寸法
とによって、インピーダンス設計された伝送路を有する
ものであることを特徴とする電子部品の実装方法。 - 【請求項５】 請求項４において、 上記インピーダンス設計された伝送路は、ストリップ線
路、マイクロストリップ線路、コプレーナ線路の少なく
とも１つであることを特徴とする電子部品の実装方法。 - 【請求項６】 請求項１において、 上記絶縁膜と上記導体膜とによって形成されたキャパシ
タ、上記導体膜をパタニングによってスパイラル状に加
工して形成されたインダクタ、半導体プロセス技術によ
って上記多層配線層中に形成された抵抗体等の受動部品
を、上記ウエハ基板中に作り込むことを特徴とする電子
部品の実装方法。 - 【請求項７】 請求項１において、 レーザ、フォトディテクタ、波長ルータ等の光部品を混
載することを特徴とする電子部品の実装方法。 - 【請求項８】 ウエハ基板と；上記ウエハ基板に搭載さ
れている半導体チップと；上記ウエハ基板と上記半導体
チップとの上に形成されている絶縁膜と；上記半導体チ
ップの電極パッド部分にのみ設けられているスルーホー
ルと；上記絶縁膜と上記スルーホールとの上に形成され
ている配線パタンと；を有することを特徴とする電子部
品。 - 【請求項９】 請求項８において、 上記半導体チップは、上記ウエハ基板に形成されている
窪みに搭載されているか、上記ウエハ基板に設けられて
いる窪みまたは穴に固定されているか、または、上記ウ
エハ基板に窪みまたは穴を設けずにそのまま上記ウエハ
基板に接着されている半導体チップであることを特徴と
する電子部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17387298A JPH11354667A (ja) | 1998-06-05 | 1998-06-05 | 電子部品およびその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17387298A JPH11354667A (ja) | 1998-06-05 | 1998-06-05 | 電子部品およびその実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11354667A true JPH11354667A (ja) | 1999-12-24 |
Family
ID=15968705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17387298A Pending JPH11354667A (ja) | 1998-06-05 | 1998-06-05 | 電子部品およびその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11354667A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001217337A (ja) * | 2000-01-31 | 2001-08-10 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| WO2003023745A1 (fr) * | 2001-09-07 | 2003-03-20 | Matsushita Electric Industrial Co., Ltd. | Appareil d'affichage et son procede de fabrication |
| KR20030075814A (ko) * | 2002-03-20 | 2003-09-26 | 주식회사 씨큐브디지탈 | 반도체 멀티칩 모듈 패키지 및 그 제조 방법 |
| JP2006054310A (ja) * | 2004-08-11 | 2006-02-23 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2008521228A (ja) * | 2004-11-20 | 2008-06-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | コプラナー・ウェハスケール・チップ・パッケージを形成するための方法 |
| WO2015043495A1 (zh) * | 2013-09-30 | 2015-04-02 | 南通富士通微电子股份有限公司 | 晶圆封装结构和封装方法 |
-
1998
- 1998-06-05 JP JP17387298A patent/JPH11354667A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001217337A (ja) * | 2000-01-31 | 2001-08-10 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| WO2003023745A1 (fr) * | 2001-09-07 | 2003-03-20 | Matsushita Electric Industrial Co., Ltd. | Appareil d'affichage et son procede de fabrication |
| KR20030075814A (ko) * | 2002-03-20 | 2003-09-26 | 주식회사 씨큐브디지탈 | 반도체 멀티칩 모듈 패키지 및 그 제조 방법 |
| JP2006054310A (ja) * | 2004-08-11 | 2006-02-23 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2008521228A (ja) * | 2004-11-20 | 2008-06-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | コプラナー・ウェハスケール・チップ・パッケージを形成するための方法 |
| JP2011249830A (ja) * | 2004-11-20 | 2011-12-08 | International Business Maschines Corporation | マルチチップ・ウェハレベル・パッケージを形成する方法 |
| WO2015043495A1 (zh) * | 2013-09-30 | 2015-04-02 | 南通富士通微电子股份有限公司 | 晶圆封装结构和封装方法 |
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