JPH0714875A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0714875A JPH0714875A JP5155684A JP15568493A JPH0714875A JP H0714875 A JPH0714875 A JP H0714875A JP 5155684 A JP5155684 A JP 5155684A JP 15568493 A JP15568493 A JP 15568493A JP H0714875 A JPH0714875 A JP H0714875A
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Abstract
(57)【要約】
【目的】 配線パターンの影響を受けることなく、ボン
ディングパッドを任意の位置に配置できるようにして、
配線長を最適にすることにより半導体装置の高速動作を
可能にする。 【構成】 シリコン基板上５に形成された配線層１１の
上に絶縁層１２を形成し、この絶縁層１２の任意の位置
に穴９をあけた後、上記絶縁層１２の上にボンディング
パッド２のみからなる層を形成し、上記穴９を介して上
記ボンディングパッド９を上記配線層１１と接続する。
ディングパッドを任意の位置に配置できるようにして、
配線長を最適にすることにより半導体装置の高速動作を
可能にする。 【構成】 シリコン基板上５に形成された配線層１１の
上に絶縁層１２を形成し、この絶縁層１２の任意の位置
に穴９をあけた後、上記絶縁層１２の上にボンディング
パッド２のみからなる層を形成し、上記穴９を介して上
記ボンディングパッド９を上記配線層１１と接続する。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣ、ＬＳＩ等の半導
体装置及びその製造方法に関するものであり、特に、Ｉ
Ｃ、ＬＳＩ等のパッケージの外部端子と半導体装置とを
接続するために、半導体装置に設けられるボンディング
パッドに関するものである。
体装置及びその製造方法に関するものであり、特に、Ｉ
Ｃ、ＬＳＩ等のパッケージの外部端子と半導体装置とを
接続するために、半導体装置に設けられるボンディング
パッドに関するものである。
【０００２】
【従来の技術】半導体装置の製造は、シリコンウエハ上
に、拡散、フォトエッチング等の工程により、複数の半
導体装置を形成した後、このシリコンウエハを、電子回
路が形成されたひとつひとつの半導体装置（チップ）に
分割し、この半導体装置（チップ）を、所定のパッケー
ジに組み込み、ワイヤボンディングにより、パッケージ
の接続用端子とチップの電極（ボンディングパッド）と
を接続し、ＩＣ、ＬＳＩとして完成する。ここで、ワイ
ヤボンディングとは、金やアルミの細線を用いて、チッ
プの電極部（ボンディングパッド）とパッケージの接続
用端子の導体部とを接続することをいう。
に、拡散、フォトエッチング等の工程により、複数の半
導体装置を形成した後、このシリコンウエハを、電子回
路が形成されたひとつひとつの半導体装置（チップ）に
分割し、この半導体装置（チップ）を、所定のパッケー
ジに組み込み、ワイヤボンディングにより、パッケージ
の接続用端子とチップの電極（ボンディングパッド）と
を接続し、ＩＣ、ＬＳＩとして完成する。ここで、ワイ
ヤボンディングとは、金やアルミの細線を用いて、チッ
プの電極部（ボンディングパッド）とパッケージの接続
用端子の導体部とを接続することをいう。
【０００３】図３は、従来の半導体装置及びその製造方
法により製造された半導体装置の上面図であり、同図に
おいて、１は電子回路が形成されたシリコン基板からな
る半導体装置（チップ）、２はチップ１の最上配線層に
形成され、ボンディングワイヤ４を接続するためのボン
ディングパッド、３は最上配線層に形成された電子回路
を接続するための配線パターンである。図３は模式的に
表現している。４はボンディングパッド２とパッケージ
の接続用端子（図示しない）とを電気的に接続する金線
（ボンディングワイヤ）である。
法により製造された半導体装置の上面図であり、同図に
おいて、１は電子回路が形成されたシリコン基板からな
る半導体装置（チップ）、２はチップ１の最上配線層に
形成され、ボンディングワイヤ４を接続するためのボン
ディングパッド、３は最上配線層に形成された電子回路
を接続するための配線パターンである。図３は模式的に
表現している。４はボンディングパッド２とパッケージ
の接続用端子（図示しない）とを電気的に接続する金線
（ボンディングワイヤ）である。
【０００４】また、図４は、例えば２層の配線層を有す
る半導体装置についての、従来の半導体装置の製造方法
の一例を模式的に示したものである。図４は半導体装置
の断面図を示しており、同図において、５は電子回路が
形成されるシリコン（Ｓｉ）基板、６はシリコン基板５
上に形成され、電極や配線を相互に、あるいは重ねて形
成される配線パターン７から絶縁するための絶縁膜、７
は絶縁膜６上に形成され、シリコン基板上に形成される
半導体素子（図示せず）を接続し、電子回路を構成する
下層配線層、８は下層配線層上に形成され、下層配線層
７の配線の絶縁のための絶縁膜、９はボンディングパッ
ド２を下層配線層７の配線と接続するために絶縁膜８に
あけられたビアホール、１０は絶縁膜８上に形成され、
配線パターン３とボンディングパッド２を形成する最上
配線層である。
る半導体装置についての、従来の半導体装置の製造方法
の一例を模式的に示したものである。図４は半導体装置
の断面図を示しており、同図において、５は電子回路が
形成されるシリコン（Ｓｉ）基板、６はシリコン基板５
上に形成され、電極や配線を相互に、あるいは重ねて形
成される配線パターン７から絶縁するための絶縁膜、７
は絶縁膜６上に形成され、シリコン基板上に形成される
半導体素子（図示せず）を接続し、電子回路を構成する
下層配線層、８は下層配線層上に形成され、下層配線層
７の配線の絶縁のための絶縁膜、９はボンディングパッ
ド２を下層配線層７の配線と接続するために絶縁膜８に
あけられたビアホール、１０は絶縁膜８上に形成され、
配線パターン３とボンディングパッド２を形成する最上
配線層である。
【０００５】従来の半導体装置の製造方法においては、
複数のリソグラフィプロセス、すなわち、各種の「成膜
→写真製版→エッチング」プロセスにより、絶縁膜６、
８、下層配線層７、及び最上配線層１０等の各種の層が
形成される。まず、図４(a)のシリコン基板５に所定の
ｐｎ接合を形成し、トランジスタを作成する。次に、シ
リコン基板５の絶縁をするために、シリコン基板５上に
所定のパターンをもつ絶縁膜６を形成し、そして、絶縁
膜６上に、シリコン基板５に形成された素子を相互に接
続する下層配線層７を形成する（図４(b)）。
複数のリソグラフィプロセス、すなわち、各種の「成膜
→写真製版→エッチング」プロセスにより、絶縁膜６、
８、下層配線層７、及び最上配線層１０等の各種の層が
形成される。まず、図４(a)のシリコン基板５に所定の
ｐｎ接合を形成し、トランジスタを作成する。次に、シ
リコン基板５の絶縁をするために、シリコン基板５上に
所定のパターンをもつ絶縁膜６を形成し、そして、絶縁
膜６上に、シリコン基板５に形成された素子を相互に接
続する下層配線層７を形成する（図４(b)）。
【０００６】さらに、下層配線層７の上に、配線を絶縁
するための絶縁膜８を形成する。この絶縁膜８には、ボ
ンディングパッド２を下層配線層７と接続するための穴
（ビアホール）をリソグラフィにより設ける（図４
(c)）。そして、絶縁膜８上に、最上配線層１０を形成
する。最上配線層１０は、半導体素子を相互に接続し電
子回路を構成する配線パターン３を構成するとともに、
ボンディング用のボンディングパッド２をも構成する。
写真製版、エッチングプロセスにより、ボンディングパ
ッド２及び配線パターン３とは同時形成される（図４
(d)）。
するための絶縁膜８を形成する。この絶縁膜８には、ボ
ンディングパッド２を下層配線層７と接続するための穴
（ビアホール）をリソグラフィにより設ける（図４
(c)）。そして、絶縁膜８上に、最上配線層１０を形成
する。最上配線層１０は、半導体素子を相互に接続し電
子回路を構成する配線パターン３を構成するとともに、
ボンディング用のボンディングパッド２をも構成する。
写真製版、エッチングプロセスにより、ボンディングパ
ッド２及び配線パターン３とは同時形成される（図４
(d)）。
【０００７】ここで、ボンディングパッド２は、所定の
素子、回路と接続するために、写真製版、エッチングプ
ロセスにより所定のパッド形成位置に形成された絶縁膜
８の穴（ビアホール）９を通して所定の素子、回路と接
続される。すなわち、ボンディングパッド２は、ビアホ
ール９を介して、下層配線層７と接続される。
素子、回路と接続するために、写真製版、エッチングプ
ロセスにより所定のパッド形成位置に形成された絶縁膜
８の穴（ビアホール）９を通して所定の素子、回路と接
続される。すなわち、ボンディングパッド２は、ビアホ
ール９を介して、下層配線層７と接続される。
【０００８】上述の説明の通り、従来の半導体装置にお
いて、ボンディングパッド２は最上配線層１０により形
成される。つまり、最上配線層１０は、ボンディングパ
ッド２の形成と同時に、配線パターン３形成にも用いら
れる。ところで、配線パターン３には、半導体装置の回
路を形成するための多数の配線があるため、最上配線層
１０の表面面積の大部分は配線パターン３のために使用
されることになる。したがって、ワイヤボンディングの
ためのボンディングパッド２は、配線パターン３の影響
を受け、任意の位置に配置することができず、通常、図
３に示すようにチップ周辺に集中して配置することがほ
とんどである。
いて、ボンディングパッド２は最上配線層１０により形
成される。つまり、最上配線層１０は、ボンディングパ
ッド２の形成と同時に、配線パターン３形成にも用いら
れる。ところで、配線パターン３には、半導体装置の回
路を形成するための多数の配線があるため、最上配線層
１０の表面面積の大部分は配線パターン３のために使用
されることになる。したがって、ワイヤボンディングの
ためのボンディングパッド２は、配線パターン３の影響
を受け、任意の位置に配置することができず、通常、図
３に示すようにチップ周辺に集中して配置することがほ
とんどである。
【０００９】図３は、ボンディングパッド２形成後の半
導体装置の上面図を示しているが、多数の配線パターン
３が装置中央部に形成され、ボンディングパッド２は装
置周辺にのみ形成されている。ところで、実際、装置が
動作する場合、ボンディングパッド２に金線（ボンディ
ングワイヤ）４を介して外部から信号が与えられ、その
信号が、さらに同一層内の配線や、ビアホール９を介し
て下層配線層７に伝達されることにより所定の電子回路
に供給されるのであるが、その信号を必要とする場所
（回路）が、例えば半導体装置（チップ）中央付近にあ
ると、ボンディングパッド２からその回路までの信号の
伝達経路は長くなり、伝達時間が長くなってしまう。そ
して、その結果、信号が遅延することになる。
導体装置の上面図を示しているが、多数の配線パターン
３が装置中央部に形成され、ボンディングパッド２は装
置周辺にのみ形成されている。ところで、実際、装置が
動作する場合、ボンディングパッド２に金線（ボンディ
ングワイヤ）４を介して外部から信号が与えられ、その
信号が、さらに同一層内の配線や、ビアホール９を介し
て下層配線層７に伝達されることにより所定の電子回路
に供給されるのであるが、その信号を必要とする場所
（回路）が、例えば半導体装置（チップ）中央付近にあ
ると、ボンディングパッド２からその回路までの信号の
伝達経路は長くなり、伝達時間が長くなってしまう。そ
して、その結果、信号が遅延することになる。
【００１０】
【発明が解決しようとする課題】従来の半導体装置で
は、ボンディングパッドは最上層の配線パターンと同一
の膜を用いて、同時に形成するため、配置位置が限定さ
れていた。そのため、最適位置にボンディングパッドを
配置できず、半導体装置の動作スピード等の性能を十分
に高められなかった。
は、ボンディングパッドは最上層の配線パターンと同一
の膜を用いて、同時に形成するため、配置位置が限定さ
れていた。そのため、最適位置にボンディングパッドを
配置できず、半導体装置の動作スピード等の性能を十分
に高められなかった。
【００１１】本発明は、以上のような従来の問題点に鑑
みてなされたもので、ボンディングパッドを、配線パタ
ーンの影響を受けずに形成できるようにし、配線長を最
適にすることにより、信号の遅延を低減し、高速動作可
能な半導体装置及びその製造方法を提供することを目的
としている。
みてなされたもので、ボンディングパッドを、配線パタ
ーンの影響を受けずに形成できるようにし、配線長を最
適にすることにより、信号の遅延を低減し、高速動作可
能な半導体装置及びその製造方法を提供することを目的
としている。
【００１２】
【課題を解決するための手段】請求項１に係る半導体装
置は、シリコン基板上の配線層上に形成され、任意の位
置に穴が設けられた絶縁層と、上記絶縁層上に形成さ
れ、上記穴を介して上記配線層と接続される電極部のみ
を形成する層とを備えたものである。
置は、シリコン基板上の配線層上に形成され、任意の位
置に穴が設けられた絶縁層と、上記絶縁層上に形成さ
れ、上記穴を介して上記配線層と接続される電極部のみ
を形成する層とを備えたものである。
【００１３】請求項２に係る半導体装置の製造方法は、
シリコン基板上に配線層を形成する第１の工程と、上記
配線層上に絶縁層を形成し、上記絶縁層の任意の位置に
穴を設ける第２の工程と、上記絶縁層上に導電層を形成
し、上記絶縁層の穴に対応する部分以外の部分を除去
し、上記配線層と接続する電極部のみを形成する第３の
工程とを備えたものである。
シリコン基板上に配線層を形成する第１の工程と、上記
配線層上に絶縁層を形成し、上記絶縁層の任意の位置に
穴を設ける第２の工程と、上記絶縁層上に導電層を形成
し、上記絶縁層の穴に対応する部分以外の部分を除去
し、上記配線層と接続する電極部のみを形成する第３の
工程とを備えたものである。
【００１４】
【作用】請求項１の発明においては、配線層上に形成さ
れた絶縁層の任意の位置に穴が設けられ、電極部が上記
穴を介して、信号の伝搬する配線の長さが最適になるよ
うに上記配線層と接続される。
れた絶縁層の任意の位置に穴が設けられ、電極部が上記
穴を介して、信号の伝搬する配線の長さが最適になるよ
うに上記配線層と接続される。
【００１５】請求項２の発明においては、第１の工程が
シリコン基板上に配線層を形成し、第２の工程が上記配
線層上に絶縁層を形成するとともに、上記絶縁層の任意
の位置に穴を設け、第３の工程が上記絶縁層上に導電層
を形成し、上記絶縁層の穴に対応する部分以外の部分を
除去し、上記配線層と接続する電極部のみを形成し、上
記電極部が上記穴を介して、信号の伝搬する配線の長さ
が最適になるように上記配線層と接続される。
シリコン基板上に配線層を形成し、第２の工程が上記配
線層上に絶縁層を形成するとともに、上記絶縁層の任意
の位置に穴を設け、第３の工程が上記絶縁層上に導電層
を形成し、上記絶縁層の穴に対応する部分以外の部分を
除去し、上記配線層と接続する電極部のみを形成し、上
記電極部が上記穴を介して、信号の伝搬する配線の長さ
が最適になるように上記配線層と接続される。
【００１６】
【実施例】実施例１．本発明に係る半導体装置の一実施
例を図１に示す。同図において、１は電子回路が形成さ
れたシリコン基板からなる半導体装置（チップ）、２は
チップ１の任意の位置に形成された、ボンディングワイ
ヤ４を接続するためのボンディングパッド、４はボンデ
ィングパッド２とパッケージの接続用端子（図示しな
い）とを電気的に接続する金線（ボンディングワイヤ）
である。
例を図１に示す。同図において、１は電子回路が形成さ
れたシリコン基板からなる半導体装置（チップ）、２は
チップ１の任意の位置に形成された、ボンディングワイ
ヤ４を接続するためのボンディングパッド、４はボンデ
ィングパッド２とパッケージの接続用端子（図示しな
い）とを電気的に接続する金線（ボンディングワイヤ）
である。
【００１７】また、図２は、例えば２層の配線層を有す
る半導体装置についての、本発明に係る半導体装置の製
造方法の一例を模式的に示したものである。図２は半導
体装置の断面図を示しており、同図において、５は電子
回路が形成されるシリコン（Ｓｉ）基板、６はシリコン
基板５上に形成され、電極や配線を絶縁するための絶縁
膜、７は絶縁膜６上に形成され、シリコン基板上に形成
される半導体素子（図示せず）を接続し、電子回路を構
成する下層配線層、８は下層配線層上に形成され、下層
配線層７の配線を絶縁するための絶縁膜、９はボンディ
ングパッド２を最上配線層１１の配線と接続するために
絶縁膜１２にあけられたビアホール、１１は絶縁膜８上
に形成され、配線パターンを構成する最上配線層、１２
は最上配線層１１上に形成され、最上配線層１１の配線
パターンを絶縁する絶縁膜である。
る半導体装置についての、本発明に係る半導体装置の製
造方法の一例を模式的に示したものである。図２は半導
体装置の断面図を示しており、同図において、５は電子
回路が形成されるシリコン（Ｓｉ）基板、６はシリコン
基板５上に形成され、電極や配線を絶縁するための絶縁
膜、７は絶縁膜６上に形成され、シリコン基板上に形成
される半導体素子（図示せず）を接続し、電子回路を構
成する下層配線層、８は下層配線層上に形成され、下層
配線層７の配線を絶縁するための絶縁膜、９はボンディ
ングパッド２を最上配線層１１の配線と接続するために
絶縁膜１２にあけられたビアホール、１１は絶縁膜８上
に形成され、配線パターンを構成する最上配線層、１２
は最上配線層１１上に形成され、最上配線層１１の配線
パターンを絶縁する絶縁膜である。
【００１８】次に、本発明に係る半導体装置の動作を説
明する。図１の半導体装置は、金線（ボンディングワイ
ヤ）４を介して、ボンディングパッド２に外部からの信
号が加えられる。その信号は、さらにビアホール９を介
して最上配線層１１に伝達され、その信号が必要とされ
る所定の電子回路に供給される。
明する。図１の半導体装置は、金線（ボンディングワイ
ヤ）４を介して、ボンディングパッド２に外部からの信
号が加えられる。その信号は、さらにビアホール９を介
して最上配線層１１に伝達され、その信号が必要とされ
る所定の電子回路に供給される。
【００１９】ところで、後述の製造方法の説明において
述べるように、図１の本発明の半導体装置の場合は、従
来の半導体装置の場合と異なり、ボンディングパッド２
は、配線パターンと別のプロセスにより形成されるか
ら、その配置は配線パターンの影響を受けることなく、
半導体装置１の周辺部に限らず、任意の位置に配置する
ことができる。よって、その信号を必要とする場所（回
路）とボンディングパッド２とを近付け、それらの間の
配線の長さを短くすることがきる。したがって、半導体
装置の動作において高速動作が要求される信号につい
て、ボンディングパッド２を適当に配置することによ
り、回路とボンディングパッド２との間の配線長を短く
することができ、信号伝達時間はわずかですみ、高速動
作が可能になる。
述べるように、図１の本発明の半導体装置の場合は、従
来の半導体装置の場合と異なり、ボンディングパッド２
は、配線パターンと別のプロセスにより形成されるか
ら、その配置は配線パターンの影響を受けることなく、
半導体装置１の周辺部に限らず、任意の位置に配置する
ことができる。よって、その信号を必要とする場所（回
路）とボンディングパッド２とを近付け、それらの間の
配線の長さを短くすることがきる。したがって、半導体
装置の動作において高速動作が要求される信号につい
て、ボンディングパッド２を適当に配置することによ
り、回路とボンディングパッド２との間の配線長を短く
することができ、信号伝達時間はわずかですみ、高速動
作が可能になる。
【００２０】次に、このボンディングパッド２を任意の
位置に配置するための半導体装置の製造方法について、
図２を用いて説明する。本発明の半導体装置の製造方法
においても、複数のリソグラフィプロセス、すなわち、
各種の「成膜→写真製版→エッチング」プロセスによ
り、各種の層が形成される。図２は、２層の配線層を有
する半導体装置の断面図を示している。
位置に配置するための半導体装置の製造方法について、
図２を用いて説明する。本発明の半導体装置の製造方法
においても、複数のリソグラフィプロセス、すなわち、
各種の「成膜→写真製版→エッチング」プロセスによ
り、各種の層が形成される。図２は、２層の配線層を有
する半導体装置の断面図を示している。
【００２１】工程１ 図２(a)のシリコン基板５は、トランジスタが形成され
る基板である。このシリコン基板５上に、トランジスタ
のｐｎ接合をリソグラフィにより形成する。その上に、
シリコン基板５の絶縁をするために、シリコン基板５上
に絶縁膜（ＳｉＯ2等）６を形成する。この絶縁膜６に
は、接続のための所定のパターン（図示しない接続窓
等）をもつ。そして、絶縁膜６上に、シリコン基板５に
形成された素子を相互に接続するアルミ等の下層配線層
７を形成する。さらに、下層配線層７の上に、その配線
を絶縁するための絶縁膜８を形成する。そして、絶縁膜
８上に、最上配線層１１を形成する（図２(b)）。この
最上配線層１１は、従来例の最上配線層１０とは異な
り、配線のためだけに限定して用いられ、ボンディング
パッド２を備えないものである。
る基板である。このシリコン基板５上に、トランジスタ
のｐｎ接合をリソグラフィにより形成する。その上に、
シリコン基板５の絶縁をするために、シリコン基板５上
に絶縁膜（ＳｉＯ2等）６を形成する。この絶縁膜６に
は、接続のための所定のパターン（図示しない接続窓
等）をもつ。そして、絶縁膜６上に、シリコン基板５に
形成された素子を相互に接続するアルミ等の下層配線層
７を形成する。さらに、下層配線層７の上に、その配線
を絶縁するための絶縁膜８を形成する。そして、絶縁膜
８上に、最上配線層１１を形成する（図２(b)）。この
最上配線層１１は、従来例の最上配線層１０とは異な
り、配線のためだけに限定して用いられ、ボンディング
パッド２を備えないものである。
【００２２】工程２ 最上配線層１１の上に、絶縁層１２を形成する。そし
て、高速な信号を必要とする場所（回路）とボンディン
グパッド２とを近付ける。つまり、それらの間の配線の
長さを短く（最適）とするようにボンディングパッド２
の位置を決め、その対応する絶縁層１２の位置に、ボン
ディングパッド２を最上配線層１１と接続するための穴
をあける（図２(c)）。この穴の位置は、従来例の場合
と異なり、配線パターン３に影響されることなく、任意
に設定できるので、最適なボンディングパッド２の配置
とすることができる。
て、高速な信号を必要とする場所（回路）とボンディン
グパッド２とを近付ける。つまり、それらの間の配線の
長さを短く（最適）とするようにボンディングパッド２
の位置を決め、その対応する絶縁層１２の位置に、ボン
ディングパッド２を最上配線層１１と接続するための穴
をあける（図２(c)）。この穴の位置は、従来例の場合
と異なり、配線パターン３に影響されることなく、任意
に設定できるので、最適なボンディングパッド２の配置
とすることができる。
【００２３】工程３ 最上配線層１１及び絶縁層１２の上に、導電層を形成す
る。次に、ボンディングパッド２が形成される部分以外
の部分、すなわち、上記ビアホール９の部分を残して、
写真製版、エッチングプロセスにより、導電膜を除去
し、ボンディングパッド２を形成する（図２(d)）。こ
のように、工程２で形成した所定の穴は、ボンディング
パッド２を、所定の素子、回路と接続するためのもので
ある。すなわち、ボンディングパッド２において、ビア
ホール９を介して、ボンディングパッド２と最上配線層
１１とが接続される。
る。次に、ボンディングパッド２が形成される部分以外
の部分、すなわち、上記ビアホール９の部分を残して、
写真製版、エッチングプロセスにより、導電膜を除去
し、ボンディングパッド２を形成する（図２(d)）。こ
のように、工程２で形成した所定の穴は、ボンディング
パッド２を、所定の素子、回路と接続するためのもので
ある。すなわち、ボンディングパッド２において、ビア
ホール９を介して、ボンディングパッド２と最上配線層
１１とが接続される。
【００２４】このように、配線用金属膜とボンディング
パッド用金属膜とを非同一層に形成することにより、配
線パターンの影響を受けずにボンディングパッド２を自
由自在に、動作スピード等の性能が最も高められる最適
な位置に配置することができる。
パッド用金属膜とを非同一層に形成することにより、配
線パターンの影響を受けずにボンディングパッド２を自
由自在に、動作スピード等の性能が最も高められる最適
な位置に配置することができる。
【００２５】
【発明の効果】以上のように、本発明によれば、電極部
を配線層と異なる層に形成したので、電極部を任意の位
置に配置することができ、半導体装置内部の配線長を最
適にできて、半導体装置の高速動作が可能になる。
を配線層と異なる層に形成したので、電極部を任意の位
置に配置することができ、半導体装置内部の配線長を最
適にできて、半導体装置の高速動作が可能になる。
【図１】本発明に係る半導体装置の一実施例の上面図で
ある。
ある。
【図２】本発明に係る半導体装置の製造方法の一実施例
を示す図である。
を示す図である。
【図３】従来の半導体装置の上面図である。
【図４】従来の半導体装置の製造方法を示す図である。
１ 半導体装置 ２ ボンディングパッド ４ ボンディングワイヤ ５ シリコン基板 ６ 絶縁膜 ７ 下層配線層 ８ 絶縁膜 ９ ビアホール １１ 最上配線層 １２ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森田 博之 伊丹市瑞原４丁目１番地 三菱電機株式会 社エル・エス・アイ研究所内 (72)発明者 広瀬 幸範 伊丹市瑞原４丁目１番地 三菱電機株式会 社エル・エス・アイ研究所内
Claims (2)
- 【請求項１】 シリコン基板上に形成された配線層上に
形成され、任意の位置に穴が設けられた絶縁層と、上記
絶縁層上に形成され、上記穴を介して上記配線層と接続
される電極部のみを形成する層とを備えた半導体装置。 - 【請求項２】 シリコン基板上に配線層を形成する第１
の工程と、上記配線層上に絶縁層を形成し、上記絶縁層
の任意の位置に穴を設ける第２の工程と、上記絶縁層上
に導電層を形成し、上記絶縁層の穴に対応する部分以外
の部分を除去し、上記配線層と接続する電極部のみを形
成する第３の工程とを備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5155684A JPH0714875A (ja) | 1993-06-25 | 1993-06-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5155684A JPH0714875A (ja) | 1993-06-25 | 1993-06-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0714875A true JPH0714875A (ja) | 1995-01-17 |
Family
ID=15611305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5155684A Pending JPH0714875A (ja) | 1993-06-25 | 1993-06-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714875A (ja) |
-
1993
- 1993-06-25 JP JP5155684A patent/JPH0714875A/ja active Pending
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