JP2006054310A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2006054310A
JP2006054310A JP2004234688A JP2004234688A JP2006054310A JP 2006054310 A JP2006054310 A JP 2006054310A JP 2004234688 A JP2004234688 A JP 2004234688A JP 2004234688 A JP2004234688 A JP 2004234688A JP 2006054310 A JP2006054310 A JP 2006054310A
Authority
JP
Japan
Prior art keywords
semiconductor device
semiconductor substrate
semiconductor
cavity
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004234688A
Other languages
English (en)
Inventor
Seiji Yamaguchi
盛司 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2004234688A priority Critical patent/JP2006054310A/ja
Publication of JP2006054310A publication Critical patent/JP2006054310A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】異種基板を用いた半導体装置における小型化、および高集積化を目的とする。
【解決手段】表面にキャビティを有する第１の半導体基板１と、前記第１の半導体基板とは異なる材料で構成され、前記キャビティ内に収納された第２の半導体基板と、前記第１または第２の半導体基板に接続された外部接続端子６とを備えたことを特徴とする。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に係り、特に、異種組成の半導体基板を用いた半導体素子の
高集積化構造および高密度実装構造に関するものである。
近年、インターネットの高速化等に伴い、幹線系の通信システムだけでなく、一般加入者通信においてもＦＴＴＨ（Fiber To The Home）と呼ばれる光ファイバでデータ通信を行う光通信システムが一般的となりつつある。このような光通信システムでは、発光部と、受光部と、信号処理部と、伝送部と、さらに種々の機能回路部とを必要とする。このため、これらの各機能回路部をできるだけ近接して配設し、光信号、電気信号共に伝搬距離を短くすることが信号の減衰の低減、ノイズの抑制、小型化、ともに極めて重要な課題となっている。
ところで、これらのシステムの小型化および高集積化に向けて種々の試みがなされている。低コストで実現するため各種の試みがなされているが、その一つとして送信側の発光素子および受信側の受光素子を１つのパッケージに収めることで低コスト化を図った送受信モジュールが提案されている。
例えば、特許文献１に記載の光送受信モジュールは、発光素子及び受光素子を搭載する基板を、発光素子を搭載する第１基板と受光素子を搭載する第２基板との２つに分離することで、電気的クロストークを低減したパッケージ構造を構成している。
しかしながら、この構造では発光素子と受光素子は当然ながら別基板で構成されており、近接するには限界があり、また発光素子と受光素子を１つのパッケージに収めた場合、発光素子の駆動電流信号が受光素子や受信側回路の電気信号に干渉する電気クロストークが発生し、このクロストーク量が無視できない(大きい)、という問題がある。特に、伝送する信号がギガビット以上に高速化した場合は、これによる通信特性の劣化が顕著となる。
また、発光素子と受光素子との位置関係についても極めて重要であり、別基板で構成している以上、高精度の位置決めには限界があった。しかしながら、発光素子としてはガリウム砒素あるいはガリウムナイトライドなどの化合物半導体を用いる必要があり、受光素子、メモリや信号処理回路部についてはシリコンを用いるのが、動作の安定化、生産性、歩留まりなどの観点で望ましく、これらの基板は個別に実装され、さらに実装基板についても別の実装基板上に搭載されることが多かった。
特開２００１−３４５４７５号公報（図５）
このように上記光送受信モジュールのみならず、従来、異種基板を用いて形成するモジュールについては、各素子毎に個別実装を行ない、モジュール化するのが通例であった。
特に化合物半導体基板は機械的強度が小さく破損しやすい上、環境変化に対する劣化を受けやすく、取り扱いが困難であるという問題があった。
また、化合物半導体を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ）など高速化は進む一方であるが、シリコンデバイスとの合成回路では、別基板を用いることのになり、小型化には限界があり、素子自体の高速化に対応した実装は実現されておらず、実質的な高速化は達成し得なかった。このように化合物半導体を用いたスイッチング素子のような高速デバイスにおいては素子自体の高速化が進むのに対し、実装レベルでは配線長を短くするのが極めて困難であった。
このような状況の中で、さらなる小型化、高集積化と、高速化への要求が高まっている。
本発明は、前記実情に鑑みてなされたもので、異種基板を用いた半導体装置における小型化、および高集積化を目的とする。
また本発明は、機械的衝撃に強く信頼性の高い半導体装置を提供することを目的とする。
また本発明は、設計の自由度の高い半導体装置を提供することを目的とする。
そこで本発明の半導体装置は、表面にキャビティを有する第１の半導体基板と、前記第１の半導体基板とは異なる材料で構成され、前記キャビティ内に収納された第２の半導体基板と、前記第１または第２の半導体基板に接続された外部接続端子とを備えたことを特徴とする。
この構成により、異なる材料で構成された第１の半導体基板と第２の半導体基板を一体化しているため、従来のような個別実装の場合に比べて大幅に小型化をはかることができるとともに発光素子と、発光素子の制御回路あるいは受光素子などが極めて近接して配置可能となり、小型化をはかることができる。また、第１の半導体基板に形成されたキャビティに当接するように第２の半導体基板が搭載されているため、強固に接合されており、剥離が生じにくく機械的衝撃に強い。特に化合物半導体基板は高価であるにもかかわらず機械的強度が小さく、機械的衝撃に弱いが、本発明の構造では当接面積が大きいため、機械的強度を良好に維持することができる。
また機能的接続と機能的分離が容易であり、一部では当接面で電気的接続をはかりつつ、一部では当接面で電気的絶縁を図ることが出来る。また、第１および第２の基板間での光学的接続も容易となる。一方第１および第２の半導体基板は、２つの基板で回路構成がなされているため、両基板上に形成された半導体装置は相互にノイズを与えにくい状態となっており、第１および第２の半導体基板で容易に回路素子を分離形成することができるためクロストークの低減を図ることができる。
また第１および第２の半導体基板それぞれに素子形成を行った後に、両者を接合することができるため、不要な熱工程を経ることなく形成することができ、特に一方が熱に弱い化合物半導体基板である場合、微細かつ高精度の半導体装置を提供することができる。
また、第１の半導体基板に形成されたキャビティに第２の半導体基板を接合した後に回路素子を形成することにより、通常の半導体プロセスで、容易に、機械的衝撃に強い半導体装置を形成することができる。
外部接続端子の形成が容易であり、外側にある第１の半導体基板を実装基板として用いる場合にも実装基板が半導体基板で構成されているため、この第１の半導体基板が外部からの不要輻射のバッファとなり、不要輻射の伝搬を抑制することができる。また、半導体基板内に不純物拡散層を形成することにより貫通孔を形成することなく拡散領域の形成により他の面への接続端子の取り出しが容易であり、相互に他方の半導体基板に外部接続端子を形成することができる。ファインピッチでの形成が可能となるため、小型化が可能となる。
また、第１の半導体基板を配線基板として用いる場合にも、拡散による接続を用いることにより容易に内部での接続が可能であり、構造が簡単で、小型化、薄型化が容易となる。
さらにまた、温度変化に対しても強度の高いものを得ることができる。さらにまたキャビティの形成が通常のエッチング工程により容易に制御可能である。また、信号処理回路などの能動素子の集積された第１の半導体基板を用いるようにすれば、チップ部品の搭載が不要でかつ小型化薄型化が可能となり、しかも実装後ダイシングすることにより個々の部品に分割するいわゆるＣＳＰ（チップサイズパッケージ化）工程での形成が容易となる。この場合はダイシング後にバンプや半田ボールなどの外部接続端子を形成するようにしてもよい。
また、大規模な設備なしに、実装メーカーでの組み立てが実現可能となる。
また、本発明の半導体装置は、特に前記第１または第２の半導体基板の少なくとも一方が化合物半導体基板であるものを含む。
従来、化合物半導体基板を別基板と当接させるような実装方法はなかったが、このようにキャビティの内壁に当接させる構造とすることにより、極めて接合性が高いものとなり、良好な実装形態を維持することが可能となる。
また、前記第１の半導体基板はシリコン基板であり、前記第２の半導体基板は化合物半導体基板であるものを含む。
この構成により、シリコンに形成されたキャビティ内に化合物半導体装置を実装することができ、発光素子と受光素子、あるいは発光素子と信号処理回路を近接配置し、信号の伝搬特性を効率よく維持することができる。
また、本発明の半導体装置は、キャビティの内壁の少なくとも一部が絶縁層を介して前記第２の半導体基板に当接しているものを含む。
この構成によれば、ノイズ信号の伝達手段を絶つことができ、不要輻射対策が容易に実現可能である。
また、本発明の半導体装置は、前記キャビティの内壁全体が絶縁層を介して前記第２の半導体基板に当接しているものを含む。
この構成によれば、確実にノイズ信号の伝達手段を絶つことができ、不要輻射対策が容易に実現可能である。また、弾性率の高い材料を選択したりまた、熱膨張率が第１および第２の半導体基板の間となるような材料を選択するなど、絶縁層を構成する材料組成を選択することにより、機械的歪あるいは熱歪に対するバッファ層としての役割を持たせることができる。
また、本発明の半導体装置は、前記第２の半導体基板の電極形成面が前記キャビティの内壁に当接しているものを含む。
この構成によれば、第１および第２の半導体基板の相互接続を行う場合にも深さ方向の配線距離が短くてすむため、配線長の総和が低減され、寄生抵抗の低減を図ることができる。
また、本発明の半導体装置は、前記第２の半導体基板の電極形成面が前記第１の半導体基板のキャビティ形成面と同一面側に位置しているものを含む。
この構成によれば、再配列配線の形成をはじめ、外部接続端子形成のための処理が一括して実現できるため外部接続が容易である。また外部接続端子形成面が平坦であるため、外部接続端子の形成が容易でよりファインピッチ化が可能となる。
また、本発明の半導体装置は、前記第１の半導体基板の前記キャビティ形成面と、前記第２の半導体基板の表面とは同一面上にあるものを含む。
この構成によれば、通常のリソグラフィ工程で第１および第２の半導体基板表面への性配列配線などの外部接続配線が高精度かつ容易に実現可能である。
また、本発明の半導体装置は、前記外部接続端子が、前記第１の半導体基板の前記キャビティ形成面と、前記第２の半導体基板の表面とに形成された突出部であるものを含む。
この構成により、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）構造が容易に実現でき、小型で信頼性の高いものとなる。また端子間距離を十分に大きく取ることができる。
また、本発明の半導体装置は、前記外部接続端子が、前記第２の半導体基板から前記第１の半導体基板の前記キャビティ形成面に伸長する導体パターンを介して前記第１の半導体基板上に導出されたものを含む。
この構成により、容易に外部接続が実現可能となる。また、外部接続端子形成面が増大するため、端子間距離の増大を図ることが可能となる。さらにまた、積層した場合の相互接続がこの導体パターンを介して実現可能となる。
また本発明の半導体装置は、前記外部接続端子が、前記第２の半導体基板から前記基板の前記キャビティ形成面に伸長する導体パターンを含む再配列配線部を介して導出されるものを含む。
この構成により、外部接続端子形成面が増大するため、端子間距離の増大を図ることが可能となる。
また本発明の半導体装置は、前記第２の半導体基板が第１の半導体基板の前記キャビティ内に絶縁性樹脂を介して固着されるものを含む。
この構成により、第２の半導体基板はより強固にキャビティ内に固着される。
また本発明の半導体装置は、前記第２の半導体基板が前記キャビティとの間に空隙を有するものを含む。
この構成により、基板と第２の半導体基板との線膨張率が異なる場合にはこの空隙がバッファとなり、基板クラックが生じるのを防止することができる。また、基板が導電性基板である場合には、この空隙の存在により浮遊容量の増大を防ぐことができる。
また本発明の半導体装置は、前記第２の半導体基板は第１の半導体基板のキャビティ内壁に直接接合によって接合された基板であるものを含む。
この構成によれば接着剤を用いることなく密着性の良好な接合を得ることができる。
また本発明の半導体装置は、前記第１および第２の半導体基板は当接面で異なる導電型を有し、前記当接面がＰＮ接合を形成しているものを含む。
この構成によれば当接面にダイオードが形成されることになり短絡防止効果を確実にすることができる。
また本発明の半導体装置は、前記第１および第２の半導体基板は容量結合をなすように絶縁膜を介して当接しているものを含む。
この構成によれば当接部を利用して、バイパスコンデンサを形成し、基板電位の安定化をはかることができ、ノイズの低減をはかることができる。
また本発明の半導体装置は、前記第１の半導体基板は当接面以外の領域で導電性部材を介して第２の半導体基板に接続されているものを含む。
この構成により、配線の自由度が増大する。たとえば前述したように再配列配線をキャビティ形成面に形成するなどの方法も有効である。
本発明の半導体装置の製造方法は、第１の半導体基板表面に形成されたキャビティ内に、前記第１の半導体基板とは異なる材料で構成された第２の半導体基板を搭載する工程と、前記第１または第２の半導体基板表面に外部接続端子を接続する工程とを含むことを特徴とする。
この構成により、第２の半導体基板をキャビティに装着すればよいため、位置決めも容易である。また樹脂封止のための熱工程を経ることなく実装することもでき、熱による第２の半導体基板の劣化を防止することができる。特に第２の半導体基板が化合物半導体基板であるような場合にも劣化を招くことなく信頼性の高い半導体装置を形成することが可能となる。
本発明の半導体装置の製造方法は、前記搭載する工程の後、前記キャビティの形成されたキャビティ形成面と前記第２の半導体基板表面とを平坦化する工程を含む。
この構成により、表面の平坦化をはかることができ、装着時に表面に凹凸があった場合にも効率よく平坦面を形成することができる。
本発明の半導体装置の製造方法は、前記平坦化する工程の後、前記第２の半導体基板の前記電極形成面と前記第１の半導体基板のキャビティ形成面に、再配列配線を形成する工程を含む。
この構成により、第１および第２の半導体基板上への再配列配線の形成を一括して行うことができるため、容易に信頼性の高い配線の形成が可能となる。
本発明の半導体装置の製造方法は、前記平坦化する工程はＣＭＰ工程であるものを含む。
この構成により、ＣＭＰで平坦化することにより平坦性のよい基板表面を得ることができ、1枚の半導体基板に対する扱いと同様の扱いで一括処理することができ、通常の半導体プロセスが適用可能である。
本発明の半導体装置の製造方法は、前記第１の半導体基板のキャビティ形成面からやや突出するように第２の半導体基板を搭載する工程を含み、前記平坦化する工程が、レジストエッチバック法により、前記第１の半導体基板表面が露呈するまでエッチングする工程を含むものを含む。
この構成によれば、容易に極めて良好な平坦性を得ることが可能となる。この場合は平坦化のあと素子領域を形成するのが望ましい。これにより第１および第２の半導体基板上への素子形成が一括して実現可能となり製造工程の簡略化を図ることができる。また位置あわせが不要となる。
本発明の半導体装置の製造方法は、前記搭載する工程に先立ち、前記第２の半導体基板に素子領域を形成する工程を含む。
この構成により、第１の半導体基板は第２の半導体基板への素子領域形成のための工程を経ることなく形成することができるため、不要な熱工程を低減することができ、素子の劣化防ぐことができる。
本発明の半導体装置の製造方法は、前記搭載する工程に先立ち、前記第１の半導体基板に素子領域を形成する工程を含む。
この構成により、第２の半導体基板は第１の半導体基板への素子領域形成のための工程を経ることなく形成することができるため、不要な熱工程を低減することができ、素子の劣化を防ぐことができる。
本発明の半導体装置の製造方法は、前記搭載する工程の後、前記第１の半導体基板のキャビティの形成された面および第２の半導体基板を接続するように、再配列配線を形成する工程を含む。
この構成により、外部接続端子形成面が平坦であるため、容易に再配列配線を形成することができる。
本発明の半導体装置の製造方法は、前記再配列配線を形成する工程は、薄膜プロセスである。
この構成により、表面が平坦であるためスパッタリングなどの成膜工程フォトリソグラフィ、エッチング工程等を用いた薄膜プロセスで高精度の再配列配線を実現することができる。
本発明の半導体装置の製造方法は、前記再配列配線を形成する工程は、インクジエットプロセスである。
この構成により、表面に凹凸があった場合にも、高精度のパターン形成が可能である。
ウェットプロセスを経ることなく形成することができるため、大規模な設備なしに実装することができ、組立てメーカーでの自由実装が可能となる。
本発明の半導体装置の製造方法は、前記再配列配線のなされた表面の一部に開口部を有する絶縁性層を形成する工程と、前記絶縁性層の上層に前記開口部を介して前記第２の半導体基板の電極と接続するように導電性微粒子を吹き付け、外部接続端子を形成する工程とを含む。
この構成により高精度で信頼性の高い再配列配線を実現することができる。
本発明の半導体装置の製造方法は、前記搭載する工程に先立ち、前記第１および第２の半導体基板表面を鏡面研磨する工程と、前記第１の半導体基板のキャビティ内に第２の半導体基板を直接接合する工程とを含む。
この構成により、接着剤を必要とすることなく直接接合によって接合することができるため、汚染も少なく信頼性の高い半導体装置を得ることができる。
本発明の半導体装置の製造方法は、前記搭載する工程に先立ち、前記第１の半導体基板表面にキャビティを形成する工程と、前記キャビテイ内壁を酸化する工程とを含む。
この構成により、絶縁膜を別途形成することなく絶縁膜を介した接合が可能となり、絶縁膜の位置精度を高く形成することができる。
本発明の半導体装置の製造方法は、前記搭載する工程に先立ち、第２の半導体基板に酸化膜を形成する工程を含む。
この構成により、絶縁膜を別途形成することなく必要とする位置にのみ精度よく絶縁膜を介した接合が可能となり、絶縁膜の位置精度を高く形成することができる。
本発明の半導体装置の製造方法は、第１の半導体ウェーハ表面に、所定の間隔で複数のキャビティを形成する工程と、第２の半導体ウェーハ表面に前記キャビティに符合する突出部を形成する工程と、第１の半導体ウェーハの前記キャビティに、前記突出部が当接するように第２の半導体ウェーハを位置あわせし、第１および第２の半導体ウェーハを接合する工程と、前記第１の半導体ウェーハが露呈するまで前記第２の半導体ウェーハを研磨する工程と、前記第１および第２の半導体ウェーハに所望の素子領域を形成する工程と、前記第１または第２の半導体ウェーハに外部接続端子を形成する工程とを含み、前記第１の半導体ウェーハをダイシングし、第１の半導体基板のキャビティに第２の半導体基板が収納された個々の半導体装置に分割する工程とを含む。
この方法によれば、ウェーハレベルで接合されるため、位置あわせが容易でかつ一括形成であるため通常のウェーハプロセスを用いて製造することができ、製造が極めて容易である。
本発明の半導体装置の製造方法は、前記接合する工程および研磨する工程を経た後、素子領域を形成する工程を実行するようにしたものを含む。
この方法によれば、素子領域が接合工程における温度上昇を経ることなく形成でき信頼性が向上する。
本発明の半導体装置の製造方法は、前記接合する工程に先立ち、前記第１および第２の半導体ウェーハ表面に素子領域を形成する工程を実行するようにしたものを含む。
この方法によれば、素子領域の形成が容易である。反面接合工程における温度などで若干の劣化を招くことがある。
本発明によれば、第１の半導体基板表面に形成したキャビティ内に第１の半導体基板とは異種材料からなる第２の半導体基板を収納し、コンタクトを形成しているため、異種基板を用いた半導体装置について大幅な小型化をはかることができる。そして、小型化によって、配線長の低減をはかることができ、高速デバイスの形成が容易となる。また不要輻射を低減し、機械的強度が高く、薄型で信頼性の高い半導体装置を形成することができる。
以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。
（実施の形態１）
本実施の形態１の半導体装置の断面図を図１に示す。図２は図１の半導体装置の回路構成を示す説明視図である。
この半導体装置は、光電変換モジュールを構成するもので、高速化および小型化を企図し、シリコン基板で構成され信号処理回路部を構成する第１の半導体基板１に形成されたキャビティ２に、ガリウム砒素（ＧａＡｓ）基板で構成され、光電変換部を構成する第２の半導体基板４を搭載したことを特徴とするものである。すなわちこの半導体装置は、信号処理回路部を構成するシリコン基板からなる第１の半導体基板１に形成されたキャビティ２内に絶縁膜としての酸化シリコン膜３を介して、光電変換部を構成するガリウム砒素（ＧａＡｓ）基板からなる第２の半導体基板４を搭載したもので、これら第１および第２の半導体基板の外部接続端子６は再配列配線５（絶縁膜５ａ、導体パターン５ｂ）を介して形成される。そして第２の半導体基板の素子形成面４ｅが第１の半導体基板のキャビティ２の形成されたキャビティ形成面１ｃ側に位置するように、フェースアップで搭載される。ここで、外部接続端子６は、再配列配線５およびパッシベーション膜７を介して前記キャビティ形成面１ｃ側に位置する第２の半導体基板４の表面および前記第１の半導体基板のキャビティ形成面に配設されている。
ここで光電変換部を構成するｎ型のＧａＡｓ基板である第２の半導体基板４は、ｎウェル４１とこのｎウェル内に形成されたｐ層４２との間に形成されるｐｎ接合によってフォトダイオードを構成しており、このｎウェルを、第２の半導体基板４と、絶縁膜５ａに形成されたコンタクトホールＨ１を介して導体パターン５ｎに接続するともに、ｐ層２２上に形成されたＩＴＯ薄膜からなる透光性電極４３を導体パターン５ｐ上に重ねることにより導体パターン５ｐに接続している。また、図示しない領域でこの第２の半導体基板４はさらに絶縁膜５ａと導体パターン５ｂとからなる再配列配線５を介してチップ表面全体に接続用パッド６ａを形成している。そしてこの接続用パッド６ａとこの接続用パッド６ａ上に形成された金バンプ６ｂとで外部接続用端子６を構成している。
また、この第１の半導体基板１は、絶縁膜５ａと導体パターン５ｂとからなる再配列配線５を介してキャビティ形成面全体に接続用パッド６ａを形成してなるものである。また、また、キャビティ形成面１ｃに形成された外部接続用端子６も接続用パッド６ａとこの接続用パッド６ａ上に形成された金バンプ６ｂとで構成されている。
そしてこれら第１および第２の半導体基板は直接接合によって接着剤なしに接合される。
この光電変換モジュールは、図２に示すように第２の半導体基板からなる光電変換部２００と第１の半導体基板からなる信号処理部１００とで構成される。光電変換部２００は光ファイバに接続され、受光部ＰＤを有する光電変換素子で構成され、この出力は信号処理部に導かれる。一方信号処理部１００は、光電変換部２００の出力信号を増幅するプリアンプ１０１とＡＧＣアンプ１０２と、ＡＧＣアンプ１０２の出力を復調する復調器１０３とから構成される。
次にこの半導体装置の製造方法について説明する。
まず図３（ａ）に示すように、一導電型のシリコン基板からなる第１の半導体基板１の表面に、フォトリソグラフィおよびエッチングによりキャビティ２を形成し、所望のウェル領域を形成するとともにキャビティ２を形成し、プリアンプ１０１とＡＧＣアンプ１０２と、ＡＧＣアンプ１０２の出力を復調する復調器１０３とからなる信号処理部を形成する。これらの各回路はトランジスタの組み合わせで構成されるがここでは図示を省略する。また１ｃはキャビティ形成面を示す。
次いで図３（ｂ）に示すように、この第１の半導体基板１のキャビティ形成面１ｃに再配列配線５を形成するとともにＣＶＤ法により酸化シリコン膜３を形成する。さらにこの上層に接続用パッド６ａおよびバンプ６ｂを形成しておく。
そして図３（ｃ）に示すように、第２の半導体基板としてのＧａＡｓ基板にイオン注入によりｎウェル４１を形成するとともにさらにこのｎウェル内にｐ型の不純物をイオン注入してｐ層４２を形成しｐｎ接合を形成する。そしてこの上層にスパッタリングによりＩＴＯ薄膜４３を形成する。このときＩＴＯ薄膜は導体パターン５ｐ上に乗り上げるように形成する。さらにこの上層に接続用パッド６ａおよびバンプ６ｂを形成しておく。そしてこの第２の半導体基板を、第１の半導体基板のキャビティ２に、直接接合により接合する。
ここで第２の半導体基板４は酸化シリコン膜３を介して、電極形成面４ｅがキャビティ２の形成されたキャビティ形成面１ｃ側に位置するように、フェースアップで配置し、図３（ｄ）に示すように、常温で直接接合する。
この後、パッシベーション膜７を形成し、図１および図２に示した半導体装置が形成される。ここでパッシベーション膜は、光電変換部を除く領域に外部接続用端子となるバンプ６ｂが露呈するような膜厚で形成する。このとき接合に先立ち、第１および第２の半導体基板の接合面は化学的研磨により清浄化しておく。
ここで第１および第２の半導体基板の電気的接続は外部接続端子を介して行う。
この半導体装置は、化合物半導体基板（ＧａＡｓ基板）である第２の半導体基板がシリコン基板である第１の半導体基板に形成されたキャビティにと直接接合により装着されているため、個別実装の場合に比べて大幅に配線長を低減することができ、高速化を図ることができる上、機械的強度も大幅に向上する。また第１および第２の半導体基板は極めて近接して設けられながらも、別基板であり、不要輻射によるノイズの発生を抑制することができ、
加えて、この構造では、それぞれ素子領域および配線を形成した半導体基板を用いて接合するため熱工程を最低限に抑えて形成することができ、熱による半導体基板の劣化を防止することができる。
なおここで接続用パッド６ａとしては、膜厚２０μｍ程度の銅パターンからなる配線パターンを形成する。なおこの銅パターンの表面に形成されるバンプ６ｂは金に限定されることなく、熱圧着法に適したＮｉめっき等でもよい。この半田ボールは鉛フリー半田であることが望ましい。
また、本実施の形態では、外部接続端子はキャビティへの装着前に形成されているため、装着後の第２の半導体基板４の表面と、キャビティ形成面とは必ずしも同一高さとなっていなくてもよい。
（実施の形態２）
前記実施の形態１では、第１の半導体基板１と第２の半導体基板４とは絶縁膜である酸化シリコン膜３を介して直接接合したが、キャビティ２の内部で一部電気的に接続するようにしてもよい。この例では、図４に断面図を示すように、酸化シリコン膜３の一部にコンタクトホールＨを形成するとともに、このコンタクトホールＨに相当する領域の第１および第２の半導体基板を高濃度にドープされたコンタクト領域（図示せず）としておくことにより、接合により良好な電気的接続も達成できるように構成される。
この構成により、接続に使用できる面積が増大し、絶縁が必要な箇所では絶縁し、接続を必要とする箇所ではコンタクト領域を介して効率よく接続することができる。
（実施の形態３）
前記実施の形態１および２では、キャビティ２内に第２の半導体基板を間隙なしに装着したが、本実施の形態では図５に示すように、外周に隙間Ｃを持つようにしてもよい。
キャビティの構造および半導体基板の構造は前記実施の形態１または２と同様であるが、キャビティ２への第２の半導体基板４の固定は絶縁性樹脂を介して接合している。他部については実施の形態１の半導体装置と同様に形成される。
これにより、浮遊容量を低減することができる。
（実施の形態４）
さらにまた、前記実施の形態では、基板単位の製造方法について説明したが、第１の半導体基板をウェーハレベルで使用し、外部接続端子を形成した後に個々の素子に分割してもよい。図６に説明図を示すように、シリコンウェーハ１１に形成されたキャビティ２にそれぞれ第２の半導体基板４を装着し、諸工程を経て外部接続端子６を形成したのち、ダイシングラインＤＬに沿ってダイシングし半導体装置（信号処理回路モジュール）を形成するものである。
この例では第２の半導体基板としてはガリウム砒素（ＧａＡｓ）基板を用いて形成したＨＢＴを用いる。
すなわち、まず図７（ａ）に示すように、シリコンウェーハ１１表面にフォトリソグラフィによりキャビティ形成用のマスクパターンＲ１を形成し、これをマスクとしてエッチングすることにより、キャビティ２を形成する。
そして、図７（ｂ）に示すように所望の素子領域（図示せず）を形成した後、キャビティ内壁に酸化シリコン膜３を形成する。
そして、図７（ｃ）に示すように、所望の素子領域を形成した第２の半導体基板４としてのＧａＡｓ基板を、キャビティ内壁に直接接合する。ここで第２の半導体基板４は支持テープ２０によって一体的に支持されており、これにより位置あわせが容易である。
さらに、図７（ｄ）に示すように、支持テープ２０を除去する。
そして、酸化シリコン膜２５ａを形成し、フォトリソグラフィによりコンタクトホールを形成した後、インクジェット法によりアルミニウム粒子を吐出しアルミニウムパターンからなる配線層２５ｂを形成する。
そして、図８に示すように、パッシベーション膜を７形成した後、接続用パッド２６ａを介して半田ボール２６ｂを形成しこれを外部接続端子２６とする。
最後に、ダイシングラインＤＬに沿ってダイシングすることにより個々の半導体装置に分離する。
このようにして精度よく高速性に優れた信号処理回路モジュールを形成することができる。
この方法によれば、ウェーハレベルで接合されるため、位置あわせが容易でかつ一括形成であるため通常のウェーハプロセスを用いて製造することができ、製造が極めて容易である。
（実施の形態５）
前記実施の形態１乃至４では、１枚の基板に１枚の半導体チップを搭載する例について説明したが、本実施の形態では、図９に示すように、第１の半導体基板１に２つのキャビティ２ａ、２ｂを形成し、化合物半導体で構成されそれぞれ発光部および受光部を構成する第１及び第２の半導体チップ４ａ、４ｂをフェースアップで形成し、同様に導体パターン及び外部接続端子６を形成したものである。
製造に際しては前記実施の形態１と同様に形成されるが、導体パターンを第１の半導体チップ上から第２の半導体チップ上に至るように一体的に形成するとともに保護膜を兼ねた絶縁膜を一体形成することにより、２つの半導体チップの電気的接続が同時に可能となる。またマザーボード上で配線に要する面積も少なくかつ確実な接続が可能となる。
この構造では、２つの半導体チップの搭載位置がキャビティによって規定されているため、位置ずれも少なく信頼性の高い実装が可能となる。
また、半導体基板表面は通常酸化シリコン膜、窒化シリコン膜などで被覆されているが、ベアで用いられるため、保護のためにこの上層を封止樹脂で全面コーティングしておくようにするのが望ましい。
また、パッド材料としてはＣｕ，Ａｕ，Ａｇ，Ａｌ，Ｃｕ／Ｎｉ／Ａｕ等が適用可能である。更にバンプ材料としては半田層、Ａｕめっき、Ａｕスタッドバンプ、Ｎｉ、Ｃｕボールなどが適用可能である。
本発明の半導体装置は、異種基板を極めて精度よく強度に接合することが出来かつ機械的強度も高いことから、小型でかつ高速性に優れた半導体装置を形成することができることから、光電変換モジュールや、光送受信モジュールなど、種々の半導体装置への適用が可能である。
本発明の実施の形態１における半導体装置を示す断面図である。 本発明の実施の形態１の半導体装置の回路構成を示す図である。 本発明の実施の形態１の半導体装置の製造方法を示す工程断面図である。 本発明の実施の形態２における半導体装置を示す断面図である。 本発明の実施の形態３の半導体装置を示す断面図である。 本発明の実施の形態４の半導体装置の製造方法の概念を示す説明図である。 本発明の実施の形態４の半導体装置の製造工程図である。 本発明の実施の形態４の半導体装置の製造工程図である。 本発明の実施の形態５の半導体装置を示す図である。
符号の説明
１ 第１の半導体基板
２ キャビティ
３ 酸化シリコン膜
４ 第２の半導体基板
５ 再配列配線
６ 外部接続端子
１ｃ キャビティ形成面
４ｅ 電極形成面

Claims (34)

  1. 表面にキャビティを有する第１の半導体基板と、
    前記第１の半導体基板とは異なる材料で構成され、前記キャビティ内に収納された第２の半導体基板と、
    前記第１または第２の半導体基板に接続された外部接続端子とを備えたことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第１または第２の半導体基板の少なくとも一方が化合物半導体基板であることを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置であって、
    前記第１の半導体基板はシリコン基板であり、前記第２の半導体基板は化合物半導体基板であることを特徴とする半導体装置。
  4. 請求項１乃至３のいずれかに記載の半導体装置であって、
    前記キャビティの内壁の少なくとも一部が絶縁層を介して前記第２の半導体基板に当接していることを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置であって、
    前記キャビティの内壁全体が絶縁層を介して前記第２の半導体基板に当接していることを特徴とする半導体装置。
  6. 請求項１乃至５のいずれかに記載の半導体装置であって、
    前記第２の半導体基板の電極形成面が前記キャビティの内壁に当接していることを特徴とする半導体装置。
  7. 請求項１乃至５のいずれかに記載の半導体装置であって、
    前記第２の半導体基板の電極形成面が前記第１の半導体基板のキャビティ形成面と同一面側に位置していることを特徴とする半導体装置。
  8. 請求項１乃至７のいずれかに記載の半導体装置であって、
    前記第１の半導体基板の前記キャビティ形成面と、前記第２の半導体基板の表面とは同一面上にある半導体装置。
  9. 請求項１乃至８のいずれかに記載の半導体装置において、
    前記外部接続端子は、前記第１の半導体基板の前記キャビティ形成面と、前記第２の半導体基板の表面とに形成された突出部である半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記外部接続端子は、前記第２の半導体基板から前記第１の半導体基板の前記キャビティ形成面に伸長する導体パターンを介して前記第１の半導体基板上に導出されたものを含む半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記外部接続端子は、前記第２の半導体基板から前記第１の半導体基板の前記キャビティ形成面に伸長する導体パターンを含む再配列配線部を介して導出される半導体装置。
  12. 請求項１乃至１１のいずれかに記載の半導体装置において、
    前記第２の半導体基板は前記第１の半導体基板の前記キャビティ内に絶縁性樹脂を介して固着される半導体装置。
  13. 請求項１乃至１２に記載の半導体装置において、
    前記第２の半導体基板は前記第１の半導体基板の前記キャビティ内壁との間に空隙を有するように配置された半導体装置。
  14. 請求項１に記載の半導体装置において、
    前記第１の半導体基板は第２の半導体基板のキャビティ内壁に直接接合によって接合された基板である半導体装置。
  15. 請求項１に記載の半導体装置において、
    前記第１および第２の半導体基板は当接面で異なる導電型を有し、前記当接面がＰＮ接合を形成していることを特徴とする半導体装置。
  16. 請求項１に記載の半導体装置において、
    前記第１および第２の半導体基板は容量結合をなすように絶縁膜を介して当接していることを特徴とする半導体装置。
  17. 請求項１に記載の半導体装置において、
    前記第１の半導体基板は当接面以外の領域で導電性部材を介して第２の半導体基板に接続されていることを特徴とする半導体装置。
  18. 第１の半導体基板表面に形成されたキャビティ内に、
    前記第１の半導体基板とは異なる材料で形成された第２の半導体基板を搭載する工程と、
    前記第１または第２の半導体基板表面に外部接続端子を接続する工程とを含む半導体装置の製造方法。
  19. 請求項１８に記載の半導体装置の製造方法において、
    前記搭載する工程の後、前記キャビティの形成されたキャビティ形成面と前記第２の半導体基板表面とを平坦化する工程とを含む半導体装置の製造方法。
  20. 請求項１９に記載の半導体装置の製造方法において、
    前記平坦化する工程の後、前記第２の半導体基板の前記電極形成面と前記第１の半導体基板のキャビティ形成面に、再配列配線を形成する工程を含む半導体装置の製造方法。
  21. 請求項１８または１９に記載の半導体装置の製造方法において、
    前記平坦化する工程はＣＭＰ工程である半導体装置の製造方法。
  22. 請求項１８または１９に記載の半導体装置の製造方法において、
    前記第１の半導体基板のキャビティ形成面からやや突出するように第２の半導体基板を搭載する工程を含み、
    前記平坦化する工程は、レジストエッチバック法により、前記第１の半導体基板表面が露呈するまでエッチングする工程を含む半導体装置の製造方法。
  23. 請求項１８乃至２２のいずれかに記載の半導体装置の製造方法において、
    前記搭載する工程に先立ち、前記第２の半導体基板に素子領域を形成する工程を含む半導体装置の製造方法。
  24. 請求項１８乃至２３のいずれかに記載の半導体装置の製造方法において、
    前記搭載する工程に先立ち、前記第１の半導体基板に素子領域を形成する工程を含む半導体装置の製造方法。
  25. 請求項１８乃至２４のいずれかに記載の半導体装置の製造方法において、
    前記搭載する工程の後、前記第１の半導体基板のキャビティの形成された面および第２の半導体基板を接続するように、再配列配線を形成する工程を含む半導体装置の製造方法。
  26. 請求項２５に記載の半導体装置の製造方法において、
    前記再配列配線を形成する工程は、薄膜プロセスである半導体装置の製造方法。
  27. 請求項２５に記載の半導体装置の製造方法において、
    前記再配列配線を形成する工程は、インクジエットプロセスである半導体装置の製造方法。
  28. 請求項２５または２６に記載の半導体装置の製造方法において、
    前記再配列配線のなされた表面の一部に開口部を有する絶縁性層を形成する工程と、
    前記絶縁性層の上層に前記開口部を介して前記第２の半導体基板の電極と接続するように導電性微粒子を吹き付け、外部接続端子を形成する工程とを含む半導体装置の製造方法。
  29. 請求項１８に記載の半導体装置の製造方法において、
    前記搭載する工程に先立ち、
    前記第１および第２の半導体基板表面を鏡面研磨する工程と、
    前記第１の半導体基板のキャビティ内に第２の半導体基板を直接接合する工程とを含む半導体装置の製造方法。
  30. 請求項２９に記載の半導体装置の製造方法において、
    前記搭載する工程に先立ち、
    前記第１の半導体基板表面にキャビティを形成する工程と、
    前記キャビテイ内壁を酸化する工程とを含む半導体装置の製造方法。
  31. 請求項２９に記載の半導体装置の製造方法において、
    前記搭載する工程に先立ち、
    前記第２の半導体基板の表面を酸化する工程を含む半導体装置の製造方法。
  32. 請求項１８乃至３１のいずれかに記載の半導体装置の製造方法において、
    第１の半導体ウェーハ表面に、所定の間隔で複数のキャビティを形成する工程と、
    第２の半導体ウェーハ表面に前記キャビティに符合する突出部を形成する工程と、
    第１の半導体ウェーハの前記キャビティに、前記突出部が当接するように第２の半導体ウェーハを位置あわせし、第１および第２の半導体ウェーハを接合する工程と、
    前記第１の半導体ウェーハが露呈するまで前記第２の半導体ウェーハを研磨する工程と、
    前記第１および第２の半導体ウェーハに所望の素子領域を形成する工程と、
    前記第１または第２の半導体ウェーハに外部接続端子を形成する工程とを含み、
    前記第１の半導体ウェーハをダイシングし、第１の半導体基板のキャビティに第２の半導体基板が収納された個々の半導体装置に分割する工程とを含む半導体装置の製造方法。
  33. 請求項３２に記載の半導体装置の製造方法において、
    前記接合する工程および研磨する工程を経た後、素子領域を形成する工程を実行するようにしたことを特徴とする半導体装置の製造方法。
  34. 請求項３２に記載の半導体装置の製造方法において、
    前記接合する工程に先立ち、前記第１および第２の半導体ウェーハ表面に素子領域を形成する工程を実行するようににしたことを特徴とする半導体装置の製造方法。
JP2004234688A 2004-08-11 2004-08-11 半導体装置およびその製造方法 Pending JP2006054310A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004234688A JP2006054310A (ja) 2004-08-11 2004-08-11 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004234688A JP2006054310A (ja) 2004-08-11 2004-08-11 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2006054310A true JP2006054310A (ja) 2006-02-23

Family

ID=36031591

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004234688A Pending JP2006054310A (ja) 2004-08-11 2004-08-11 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2006054310A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009176978A (ja) * 2008-01-25 2009-08-06 Rohm Co Ltd 半導体装置
JP2013235933A (ja) * 2012-05-08 2013-11-21 Nikon Corp 撮像素子および撮像素子の製造方法
CN111434191A (zh) * 2017-11-10 2020-07-17 Lpkf激光电子股份公司 集成半导体晶片的方法和装置
EP3998625A3 (en) * 2020-10-22 2022-11-02 NXP USA, Inc. Hybrid device assemblies and method of fabrication

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61292332A (ja) * 1985-06-19 1986-12-23 Sumitomo Electric Ind Ltd 半導体チツプキヤリア
JPH02229454A (ja) * 1989-03-02 1990-09-12 Nippon Soken Inc 半導体装置
JPH04363058A (ja) * 1990-11-20 1992-12-15 Toshiba Corp 半導体装置
JPH11354667A (ja) * 1998-06-05 1999-12-24 Nippon Telegr & Teleph Corp <Ntt> 電子部品およびその実装方法
JP2001189424A (ja) * 1999-12-28 2001-07-10 Rikogaku Shinkokai 半導体装置およびその製造方法
JP2003068593A (ja) * 2001-08-22 2003-03-07 Shin Etsu Handotai Co Ltd 半導体積層基板およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61292332A (ja) * 1985-06-19 1986-12-23 Sumitomo Electric Ind Ltd 半導体チツプキヤリア
JPH02229454A (ja) * 1989-03-02 1990-09-12 Nippon Soken Inc 半導体装置
JPH04363058A (ja) * 1990-11-20 1992-12-15 Toshiba Corp 半導体装置
JPH11354667A (ja) * 1998-06-05 1999-12-24 Nippon Telegr & Teleph Corp <Ntt> 電子部品およびその実装方法
JP2001189424A (ja) * 1999-12-28 2001-07-10 Rikogaku Shinkokai 半導体装置およびその製造方法
JP2003068593A (ja) * 2001-08-22 2003-03-07 Shin Etsu Handotai Co Ltd 半導体積層基板およびその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009176978A (ja) * 2008-01-25 2009-08-06 Rohm Co Ltd 半導体装置
JP2013235933A (ja) * 2012-05-08 2013-11-21 Nikon Corp 撮像素子および撮像素子の製造方法
CN111434191A (zh) * 2017-11-10 2020-07-17 Lpkf激光电子股份公司 集成半导体晶片的方法和装置
EP3998625A3 (en) * 2020-10-22 2022-11-02 NXP USA, Inc. Hybrid device assemblies and method of fabrication
US11830842B2 (en) 2020-10-22 2023-11-28 NXP USA., Inc. Hybrid device assemblies and method of fabrication

Similar Documents

Publication Publication Date Title
US9412644B2 (en) Integrated circuit assembly and method of making
US9576937B2 (en) Back-to-back stacked integrated circuit assembly
KR101173698B1 (ko) 반도체 칩의 제조 방법, 반도체 칩, 반도체 장치의 제조방법 및 반도체 장치
US8003433B2 (en) Process for fabricating a high-integration-density image sensor
US7566944B2 (en) Package structure for optoelectronic device and fabrication method thereof
US20150061102A1 (en) Electronic device package and fabrication method thereof
US20100164079A1 (en) Method of manufacturing an assembly and assembly
US20090294814A1 (en) Three-Dimensional Integrated Circuits and Techniques for Fabrication Thereof
US10852476B2 (en) Semiconductor package, integrated optical communication system and manufacturing method of integrated optical communication system
EP1949441A2 (en) Chip assembly and method of manufacturing thereof
JPH10242383A (ja) 半導体装置
JP2005026582A (ja) 半導体装置及びその半導体装置の製造方法
JP2006054310A (ja) 半導体装置およびその製造方法
US10593615B2 (en) Chip package with sidewall metallization
US9570419B2 (en) Method of thinning and packaging a semiconductor chip
US7141871B2 (en) Method for manufacturing encapsulated opto-electronic devices and encapsulated device thus obtained
WO2023112409A1 (ja) 光半導体パッケージ及び光半導体パッケージの製造方法
JP2002033505A (ja) 面型受光素子、その製造方法、およびこれを用いた装置
US20240094460A1 (en) Optoelectronic package
US6404060B1 (en) Semiconductor device having a chip-on-chip structure
KR100922309B1 (ko) 웨이퍼 레벨 반도체 패키지 제조 방법
JP5027990B2 (ja) 半導体装置
Hammond et al. Micro integration of VCSELs, detectors, and optics
JP4318723B2 (ja) 半導体装置

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060327

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070808

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20071113

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20071120

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101027

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101102

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110405