JPS61292332A - 半導体チツプキヤリア - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１１ユｐ剋朋分亘
本発明は、高速半導体チップを装着するチップキャリア
に関する。
に関する。
従来の技術
ＩＣなどの半導体チップは高集積化とともに高速化が叫
ばれているが、高速チップに適する半導体は、電子の移
動度が大きく、また飽和ドリフト速度が大きいことが要
求され、その代表としてＧａＡｓ。
ばれているが、高速チップに適する半導体は、電子の移
動度が大きく、また飽和ドリフト速度が大きいことが要
求され、その代表としてＧａＡｓ。
ＩｎＰなどが挙げられる。そこで、これらの半導体を用
いた高速チップの開発が盛んに進められている。
いた高速チップの開発が盛んに進められている。
このような高速チップの開発に伴って、チップのパッケ
ージング方法についても、高速動作に適した方法が要求
されている。すなわち、回路動作が高速化して、例えば
クロック周波数がＧＨｚ帯程度にもなると、低周波領域
では無視することができたような様々な寄生容量や寄生
インプラ等が大きく作用するようになる。例えば、ＩＣ
チップを入出力ビンに配線するワイヤボンドについて言
えば、２５μｍφワイヤは長さｌ ｍｍで約１ｎＨの寄
生インダクタを有し、周波数ＩＧＨｚの信号に対してほ
ぼ６Ωのインピーダンスを示す。その結果、回路内に予
期しない発振やリンギング等が発生することがある。
ージング方法についても、高速動作に適した方法が要求
されている。すなわち、回路動作が高速化して、例えば
クロック周波数がＧＨｚ帯程度にもなると、低周波領域
では無視することができたような様々な寄生容量や寄生
インプラ等が大きく作用するようになる。例えば、ＩＣ
チップを入出力ビンに配線するワイヤボンドについて言
えば、２５μｍφワイヤは長さｌ ｍｍで約１ｎＨの寄
生インダクタを有し、周波数ＩＧＨｚの信号に対してほ
ぼ６Ωのインピーダンスを示す。その結果、回路内に予
期しない発振やリンギング等が発生することがある。
このような背景の下で、第３図に示すように、表面上に
コプレーナ型の導波路およびバイパスコンデンサ等を形
成したＳｉ製チップキャリア２１が考案された。このチ
ップキャリア２１では、通常のシリコンＩＣプロセスを
適用して、ｎ−高抵抗Ｓｉ基板２２の上にＳｉＯ２絶縁
層２３を形成し、さらにＳｉＯ□絶縁層２３の表面上に
コプレーナ型信号ライン２４および電源ライン２５等の
配線パターンを形成している。また、電源ライン２５の
下にあたるＳｉ基板２２の表面付近には、ｎ＋層２６お
よびｐ一層２７が形成されており、これらはそれぞれコ
ンタクトホール２８．２９を介して電源ライン２５およ
び周辺の導電層３０に接続されている。すなわち、ｎ＋
層２６とｐ一層２７の逆バイアス接合によって、電源ラ
イン２５と周辺の導波層３０との間にバイパスコンデン
サを構成している。
コプレーナ型の導波路およびバイパスコンデンサ等を形
成したＳｉ製チップキャリア２１が考案された。このチ
ップキャリア２１では、通常のシリコンＩＣプロセスを
適用して、ｎ−高抵抗Ｓｉ基板２２の上にＳｉＯ２絶縁
層２３を形成し、さらにＳｉＯ□絶縁層２３の表面上に
コプレーナ型信号ライン２４および電源ライン２５等の
配線パターンを形成している。また、電源ライン２５の
下にあたるＳｉ基板２２の表面付近には、ｎ＋層２６お
よびｐ一層２７が形成されており、これらはそれぞれコ
ンタクトホール２８．２９を介して電源ライン２５およ
び周辺の導電層３０に接続されている。すなわち、ｎ＋
層２６とｐ一層２７の逆バイアス接合によって、電源ラ
イン２５と周辺の導波層３０との間にバイパスコンデン
サを構成している。
このようなチップキャリアの長所は、まず第１に、チッ
プキャリア２１自身に電源ライン２５のバイパスコンデ
ンサの機能を備え、半導体チップ２のすぐ近くにこのバ
イパスコンデンサ、すなわち低インピーダンス素子を配
置できることである。その結果、半導体チップ２とバイ
パスコンデンサとの接続に寄生する容量やインダクタを
小さくでき、それら寄生成分による高周波領域での影響
が低減する。
プキャリア２１自身に電源ライン２５のバイパスコンデ
ンサの機能を備え、半導体チップ２のすぐ近くにこのバ
イパスコンデンサ、すなわち低インピーダンス素子を配
置できることである。その結果、半導体チップ２とバイ
パスコンデンサとの接続に寄生する容量やインダクタを
小さくでき、それら寄生成分による高周波領域での影響
が低減する。
第２に、信号線であるコプレーナ型導波路には伝送損失
が伴うので、半導体チップ２への入力不整合によって反
射したエネルギーが信号源側に戻るまでに減衰すること
である。
が伴うので、半導体チップ２への入力不整合によって反
射したエネルギーが信号源側に戻るまでに減衰すること
である。
発明が解決しようとする問題点
上記したように、第３図に示すタイプのチップキャリア
には種々の長所が存在するが、しかし、このチップキャ
リアではパフケージングの際に以下に述べる問題が生じ
てしまう。
には種々の長所が存在するが、しかし、このチップキャ
リアではパフケージングの際に以下に述べる問題が生じ
てしまう。
第４図は、第３図のチップキャリア２１に半導体チップ
２を搭載し、さ、らにこれらをセラミックフラットパッ
ケージ３に実装した半導体素子の断面図である。この第
４図から明らかなように、チップキャリア２１の平らな
表面の上に直接半導体チップ２を搭載しているため、電
極パッドが設けられている半導体チップ２の上部とチッ
プキャリア２１の表面の配線パターンとの間に半導体チ
ップ２の厚さ分の段差が生じる。従って、半導体チップ
２の電極パッドとチップキャリア２１の配線パターンと
をワイヤボンドするときに、半導体チップ２の厚さ以上
の長さのポンディングワイヤ４が必要となる。その結果
、高周波領域ではこのボンディングワイヤ４に寄生する
インダクタあるいは容量が無視できなくなり、利得など
の特性が劣化するという問題点が生じる。
２を搭載し、さ、らにこれらをセラミックフラットパッ
ケージ３に実装した半導体素子の断面図である。この第
４図から明らかなように、チップキャリア２１の平らな
表面の上に直接半導体チップ２を搭載しているため、電
極パッドが設けられている半導体チップ２の上部とチッ
プキャリア２１の表面の配線パターンとの間に半導体チ
ップ２の厚さ分の段差が生じる。従って、半導体チップ
２の電極パッドとチップキャリア２１の配線パターンと
をワイヤボンドするときに、半導体チップ２の厚さ以上
の長さのポンディングワイヤ４が必要となる。その結果
、高周波領域ではこのボンディングワイヤ４に寄生する
インダクタあるいは容量が無視できなくなり、利得など
の特性が劣化するという問題点が生じる。
かくして、本発明の目的は、高周波特性を損なうことの
ない半導体チップキャリアを提供することにある。
ない半導体チップキャリアを提供することにある。
問題点を解決するための手段
本発明は、チップキャリアの表面に凹部を設けて、この
凹部に半導体チップを嵌入させることにより、短いボン
ディングワイヤで半導体チップとチップキャリアとを電
気的に接続できるようにす・ るものである。
凹部に半導体チップを嵌入させることにより、短いボン
ディングワイヤで半導体チップとチップキャリアとを電
気的に接続できるようにす・ るものである。
すなわち、本発明の半導体チップキャリアは、表面に半
導体チップが嵌入される凹部を有し、パッケージ内に装
着される基板と、 該基板の表面上に形成され、前記半導体チップの電極パ
ッドおよび前記パッケージの内側電極パッドに接続され
る配線パターンと を有することを特徴とする。
導体チップが嵌入される凹部を有し、パッケージ内に装
着される基板と、 該基板の表面上に形成され、前記半導体チップの電極パ
ッドおよび前記パッケージの内側電極パッドに接続され
る配線パターンと を有することを特徴とする。
なお、本発明の好ましい態様においては、基板が高抵抗
Ｓｉからなり、この基板の厚さが半導体チップの厚さよ
り大きく且つ凹部の深さが半導体チップの厚さに等しい
かあるいは、基板の厚さが半導体チップの厚さに等しく
且つ凹部が基板の表面から裏面まで貫通している。さら
に、基板の厚さがパッケージの基板装着面から内側電極
パッドまでの高さに等しくなっている。
Ｓｉからなり、この基板の厚さが半導体チップの厚さよ
り大きく且つ凹部の深さが半導体チップの厚さに等しい
かあるいは、基板の厚さが半導体チップの厚さに等しく
且つ凹部が基板の表面から裏面まで貫通している。さら
に、基板の厚さがパッケージの基板装着面から内側電極
パッドまでの高さに等しくなっている。
詐Ｊ
以上のような構成と、することによって、半導体チップ
をチップキャリアの凹部に嵌入することができるので、
搭載した半導体チップの電極パッドとチップキャリアの
配線パターンとの距離が短くなる。したがって、これら
電極パッドおよび配線パターンを接続するボンディング
ワイヤは短くてすみ、それに伴う寄生成分を小さくする
ことができ、高周波特性の優れた半導体素子を実現する
ことができる。
をチップキャリアの凹部に嵌入することができるので、
搭載した半導体チップの電極パッドとチップキャリアの
配線パターンとの距離が短くなる。したがって、これら
電極パッドおよび配線パターンを接続するボンディング
ワイヤは短くてすみ、それに伴う寄生成分を小さくする
ことができ、高周波特性の優れた半導体素子を実現する
ことができる。
特に、基板に設けられた凹部の深さが半導体チップの厚
さに等しい場合には、半導体チップとチップキャリアの
各上面が同じ高さになるので、これらを接続するボンデ
ィングワイヤを最も短くすることができる。さらに、基
板の厚さがパッケージの基板装着面から内側電極パッド
までの高さに等しければ、チップキャリアをパッケージ
内に実装したときに、チップキャリアの配線パターンと
パッケージの内側電極パッドとが同じ高さになるので、
これらを接続するボンディングワイヤもまた短くするこ
とができる。
さに等しい場合には、半導体チップとチップキャリアの
各上面が同じ高さになるので、これらを接続するボンデ
ィングワイヤを最も短くすることができる。さらに、基
板の厚さがパッケージの基板装着面から内側電極パッド
までの高さに等しければ、チップキャリアをパッケージ
内に実装したときに、チップキャリアの配線パターンと
パッケージの内側電極パッドとが同じ高さになるので、
これらを接続するボンディングワイヤもまた短くするこ
とができる。
１１！
以下、本発明の実施例について添付図面を参照して説明
する。
する。
第１図は本発明の一実施例に係る半導体チップキャリア
を適用した半導体素子の断面図である。
を適用した半導体素子の断面図である。
この半導体素子は、本発明により凹部１ａが設けられた
チップキャリア１と、その凹部１ａに装着されたＧａＡ
ｓ半導体チップ２と、入出力ピン３ａを有し且つチップ
キャリア１を実装するセラミックフラットパッケージ３
から構成されている。その凹部１ａは、半導体チップ２
をほぼぴったり収納できる大きさであり、且つ半導体チ
ップ２の上面とチップキャリア１の上面とがほぼ同じ高
さとなるような深さである。そして、チップキャリア１
の配線パターンと半導体チップ２の電極パッドおよびフ
ラットパッケージ３の入出力ピン３ａとがそれぞれボン
ディングワイヤ４で接続されている。
チップキャリア１と、その凹部１ａに装着されたＧａＡ
ｓ半導体チップ２と、入出力ピン３ａを有し且つチップ
キャリア１を実装するセラミックフラットパッケージ３
から構成されている。その凹部１ａは、半導体チップ２
をほぼぴったり収納できる大きさであり、且つ半導体チ
ップ２の上面とチップキャリア１の上面とがほぼ同じ高
さとなるような深さである。そして、チップキャリア１
の配線パターンと半導体チップ２の電極パッドおよびフ
ラットパッケージ３の入出力ピン３ａとがそれぞれボン
ディングワイヤ４で接続されている。
更に・チップキャリア１は、フラットパッケージ３の基
板装着面から人出力ピン３ａまでの高さに等しい厚さを
有してい゛ることが好ましい。このようにすることによ
り、半導体チップ−チップパッケージ間並びにチップパ
ッケージ−人出力ピン間の高低差をなくすることができ
、最短のボンディングワイヤで相互接続することができ
る。
板装着面から人出力ピン３ａまでの高さに等しい厚さを
有してい゛ることが好ましい。このようにすることによ
り、半導体チップ−チップパッケージ間並びにチップパ
ッケージ−人出力ピン間の高低差をなくすることができ
、最短のボンディングワイヤで相互接続することができ
る。
以上のようなチップキャリア１の凹部１ａは、例えば、
機械的な研削によって形成したり、または、予め凹所が
あるチップキャリアを製造することなどにより、実現す
ることが可能である。しかし、半導体装置を製造してい
る工場にあっては、そのような機械的な研削よりは、化
学的な、エツチング処理により凹部を形成する方が便利
である。
機械的な研削によって形成したり、または、予め凹所が
あるチップキャリアを製造することなどにより、実現す
ることが可能である。しかし、半導体装置を製造してい
る工場にあっては、そのような機械的な研削よりは、化
学的な、エツチング処理により凹部を形成する方が便利
である。
そこで、次に、Ｓｉ基板を用いた場合の凹部の形成方法
について説明する。
について説明する。
まず、第６図に示すように（１００）面を表面とするＳ
ｉ基板５にＳｉＮ等からなるマスク６を施して、このＳ
ｉ基板５をエツチングすることを考えると、形成された
凹部の側壁は垂直とはならず、第５図及び第６図に示す
ように傾き約５５°のテーパ、−状となったり（異方性
エツチング）、あるいは第７図に示すようにある曲率を
有する局面となってしまう（等方性エツチング）。この
ように凹部の側壁が垂直でないと、第８図および第９図
に示すように、半導体チップ２をこの凹部に装着したと
きに半導体チップ２の側面と凹部の側壁との間に隙間が
でき、半導体チップ２上の電極パッドとＳｉ基板５上に
形成される配線パターンとの距離が長くなるために、ボ
ンディングワイヤ４を長くしなければならなくなる。こ
れでは、Ｓｉ基板５に凹部を設けたことによる効果が削
減してしまう。
ｉ基板５にＳｉＮ等からなるマスク６を施して、このＳ
ｉ基板５をエツチングすることを考えると、形成された
凹部の側壁は垂直とはならず、第５図及び第６図に示す
ように傾き約５５°のテーパ、−状となったり（異方性
エツチング）、あるいは第７図に示すようにある曲率を
有する局面となってしまう（等方性エツチング）。この
ように凹部の側壁が垂直でないと、第８図および第９図
に示すように、半導体チップ２をこの凹部に装着したと
きに半導体チップ２の側面と凹部の側壁との間に隙間が
でき、半導体チップ２上の電極パッドとＳｉ基板５上に
形成される配線パターンとの距離が長くなるために、ボ
ンディングワイヤ４を長くしなければならなくなる。こ
れでは、Ｓｉ基板５に凹部を設けたことによる効果が削
減してしまう。
そこで、ボンディングワイヤが短くて済む凹部を形成す
るために、次の方法が有効となる。
るために、次の方法が有効となる。
すなわち、Ｓｉ基板の表面として（１１０）面を用いる
ことである。一般に、（１１０）Ｓｉ面を異方性エツチ
ングすると、（ＩＩＩＬ （Ｔｌｌ）および（Ｔｌｌ）
等の面に垂直な面が得られることが知られている。ただ
し、第１０図に示すように、エツチングの結果得られる
凹部７の形は（１１０）面から見て頂角が約７０＠ と
約１１０°をなす平行四辺形となる。
ことである。一般に、（１１０）Ｓｉ面を異方性エツチ
ングすると、（ＩＩＩＬ （Ｔｌｌ）および（Ｔｌｌ）
等の面に垂直な面が得られることが知られている。ただ
し、第１０図に示すように、エツチングの結果得られる
凹部７の形は（１１０）面から見て頂角が約７０＠ と
約１１０°をなす平行四辺形となる。
いま、半導体チップ２よりわずかに太き目の長方形状開
口マスクをその長辺が例えば８１基板の（１１１）面の
方向に一致するようにＳｉ基板上に形成し、エツチング
を行なえば、第１１図に示すように半導体チップ２がス
ムーズに嵌入する凹部７が得られる。ところが１． （
１１０）面のエツチングは異方性が非常に強いので、第
１２図のようにマスク６の開口がＳｉ基板の（１１１）
面の方向かられずかにずれると、形成される凹部７は半
導体チップ２よりもかなり大きなものとなってしまう。
口マスクをその長辺が例えば８１基板の（１１１）面の
方向に一致するようにＳｉ基板上に形成し、エツチング
を行なえば、第１１図に示すように半導体チップ２がス
ムーズに嵌入する凹部７が得られる。ところが１． （
１１０）面のエツチングは異方性が非常に強いので、第
１２図のようにマスク６の開口がＳｉ基板の（１１１）
面の方向かられずかにずれると、形成される凹部７は半
導体チップ２よりもかなり大きなものとなってしまう。
これでは、凹部７に嵌入した半導体チップ２の側面と凹
部７の側壁との間に大きな隙間ができ、ボンディングワ
イヤを短くすることができなるなる。そこで、エツチン
グのマスクとして第１３図に示すような半導体チップ２
の長方形に内接する楕円形あるいは円形の開口マスク６
を用いる。このようにすることにより、マスク６形成時
に多少回転が加わってその方向がずれても、マスク６は
楕円形あるいは円形の開口を有しているので、エツチン
グされる凹部７の大きさに大きな狂いが生ずることはな
い。
部７の側壁との間に大きな隙間ができ、ボンディングワ
イヤを短くすることができなるなる。そこで、エツチン
グのマスクとして第１３図に示すような半導体チップ２
の長方形に内接する楕円形あるいは円形の開口マスク６
を用いる。このようにすることにより、マスク６形成時
に多少回転が加わってその方向がずれても、マスク６は
楕円形あるいは円形の開口を有しているので、エツチン
グされる凹部７の大きさに大きな狂いが生ずることはな
い。
次に上記した方法を利用しての第１図に示すチップキャ
リアの製造方法並びにそのチップキャリアを利用しての
パッケージ方法を説明する。
リアの製造方法並びにそのチップキャリアを利用しての
パッケージ方法を説明する。
まず、（１１０）Ｓｉ基板表面上に拡散層、絶縁層、配
線パターン、コンタクトホール等を公知のＩＣプロセス
で形成する。その後、搭載する半導体チップ２の外形に
内接する楕円形の開口マスクをＳｉＮを用いてプラズマ
ＣＶＤ法により約０．２〜０．３μｍの厚さに形成し、
３０ｗｔ％、８０℃のＫＯＨ水溶液でＳｉ基板の異方性
エツチングを行なった。この場合エツチングの速度は１
゜１μｍ ／ｍｉｎ程度であるから、エツチング時間を
調整して半導体チップ２の厚さとほぼ等しい深さの凹部
１ａを形成した。さらに、Ｈ，ＰＯ，をエツチング液と
してウェットエツチングすることにより、ＳｉＮマスク
を除去した。
線パターン、コンタクトホール等を公知のＩＣプロセス
で形成する。その後、搭載する半導体チップ２の外形に
内接する楕円形の開口マスクをＳｉＮを用いてプラズマ
ＣＶＤ法により約０．２〜０．３μｍの厚さに形成し、
３０ｗｔ％、８０℃のＫＯＨ水溶液でＳｉ基板の異方性
エツチングを行なった。この場合エツチングの速度は１
゜１μｍ ／ｍｉｎ程度であるから、エツチング時間を
調整して半導体チップ２の厚さとほぼ等しい深さの凹部
１ａを形成した。さらに、Ｈ，ＰＯ，をエツチング液と
してウェットエツチングすることにより、ＳｉＮマスク
を除去した。
このようにして形成されたチップキャリア１に半導体チ
ップ２を装着したが、装着の方法は、接着剤を用いても
よいし、また凹部１ａの底部にＴｉ／八〇へ等のメタラ
イズを施し、金錫ハンダを用いて接着してもよい。
ップ２を装着したが、装着の方法は、接着剤を用いても
よいし、また凹部１ａの底部にＴｉ／八〇へ等のメタラ
イズを施し、金錫ハンダを用いて接着してもよい。
さらに、半導体チップ２を搭載したチップキャリア１を
フラットパッケージ３の底部に接着剤を用いて装着する
。これにより、半導体チップ２の上面に位置する電極パ
ッド、チップキャリア１の配線パターンおよびフラット
パッケージ３の人出力ピン３ａがすべてほぼ同一の高さ
にそろう。そこで、半導体チップ２とチップキャリア１
、およびチップキャリア１と入出力ピン３ａを短いボン
ディングワイヤを用いて接続し、第１図に示す半導体素
子を形成した。
フラットパッケージ３の底部に接着剤を用いて装着する
。これにより、半導体チップ２の上面に位置する電極パ
ッド、チップキャリア１の配線パターンおよびフラット
パッケージ３の人出力ピン３ａがすべてほぼ同一の高さ
にそろう。そこで、半導体チップ２とチップキャリア１
、およびチップキャリア１と入出力ピン３ａを短いボン
ディングワイヤを用いて接続し、第１図に示す半導体素
子を形成した。
また、第２図は第２の実施例の断面図である。
第２図に示す半導体素子は第１図の半導体素子において
、チップキャリア１の代わりに半導体チップ２と同じ厚
さを有し、且つ凹部１１ａが貫通した穴となっているチ
ップキャリア１１をフラットパッケージ３に装着したも
のである。
、チップキャリア１の代わりに半導体チップ２と同じ厚
さを有し、且つ凹部１１ａが貫通した穴となっているチ
ップキャリア１１をフラットパッケージ３に装着したも
のである。
このチップキャリア１１は、上記チップキャリア１と同
様の方法で形成することができる。ただし、凹部１１ａ
を貫通させるので、Ｓｉ基板を異方性エツチングする際
には、エツチング時間をオーバ、−気味に設定しておけ
ばよく、エツチング時間や温度などエツチングの諸条件
の制御を緩和することができる。なお、半導体チップ２
は接着剤法等により、フラットパッケージ３の底部に直
接装着される。
様の方法で形成することができる。ただし、凹部１１ａ
を貫通させるので、Ｓｉ基板を異方性エツチングする際
には、エツチング時間をオーバ、−気味に設定しておけ
ばよく、エツチング時間や温度などエツチングの諸条件
の制御を緩和することができる。なお、半導体チップ２
は接着剤法等により、フラットパッケージ３の底部に直
接装着される。
第２図に示すようなチップキャリアの貫通凹部１１ａは
、次のような別の方法で形成することもできる。すなわ
ち、Ｓｉ基板として半導体チップと同じ厚さで且つ（１
００）面を表面とするものを用い、裏面から異方性エツ
チングすることである。第１４図に示すように（１１０
）Ｓｉ基板５の表面に拡散層、絶縁層、配線パターンお
よびコンタクトホール等を全て形成した後、この表面全
面をエッチャントに対する保護膜８で覆い、Ｓｉ基板５
の裏面にエツチングの異方性を見越した半導体チップ２
よりも太き目の開口マスク６を形成して異方性エツチン
グを行なうものである。
、次のような別の方法で形成することもできる。すなわ
ち、Ｓｉ基板として半導体チップと同じ厚さで且つ（１
００）面を表面とするものを用い、裏面から異方性エツ
チングすることである。第１４図に示すように（１１０
）Ｓｉ基板５の表面に拡散層、絶縁層、配線パターンお
よびコンタクトホール等を全て形成した後、この表面全
面をエッチャントに対する保護膜８で覆い、Ｓｉ基板５
の裏面にエツチングの異方性を見越した半導体チップ２
よりも太き目の開口マスク６を形成して異方性エツチン
グを行なうものである。
この場合、（１００）Ｓｉ面のエツチングであるから、
形成される凹部は傾き約５５°の裏面に向かって開いた
テーパー状となる。従って、マスク６の開口部の長さＷ
を、 Ｗ＝ Ｉ！ ＋ ２ｄ ｃｏｔ５５°
−−−（１）ただし、β：半導体チップの長さ ｄ：半導体チップの厚さ で示される長さに等しいか、あるいはこれよりわずかに
大きくしておけば、Ｓｉ基板５の表面側では半導体チッ
プ２がスムーズに収まり且つ表面上で隙間のあかない凹
部が形成される。この後、マスク６右よび保護膜８を除
去し、第１５図のように半 。
形成される凹部は傾き約５５°の裏面に向かって開いた
テーパー状となる。従って、マスク６の開口部の長さＷ
を、 Ｗ＝ Ｉ！ ＋ ２ｄ ｃｏｔ５５°
−−−（１）ただし、β：半導体チップの長さ ｄ：半導体チップの厚さ で示される長さに等しいか、あるいはこれよりわずかに
大きくしておけば、Ｓｉ基板５の表面側では半導体チッ
プ２がスムーズに収まり且つ表面上で隙間のあかない凹
部が形成される。この後、マスク６右よび保護膜８を除
去し、第１５図のように半 。
導体チップ２を凹部に嵌入して、半導体チップ２とＳｉ
基板５上の配線バタ・−ンとをワイヤボンドする。この
ようにすれば、ワイヤボンドされる表面において、半導
体チップ２と配線パターンとの間に隙間はほとんどなく
、ボンディングワイヤ４の長さを短くすることができる
。
基板５上の配線バタ・−ンとをワイヤボンドする。この
ようにすれば、ワイヤボンドされる表面において、半導
体チップ２と配線パターンとの間に隙間はほとんどなく
、ボンディングワイヤ４の長さを短くすることができる
。
具体的に述べるならば、（１００）Ｓｉ基板の表面上に
拡散層、絶縁層、配線パターン等を公知のＩＣプロセス
で形成し、この表面全面にＳｉＮ保護膜を、また裏面に
（１）式から算出される大きさの開口部を有するＳｉＮ
マスクをそれぞれプラズマＣＶＤ法により約０．２〜Ｏ
Ｊμｍの厚さに形成した。その後、３０ｗｔ％、８０℃
のＫＯＨ水溶液でＳｉ基板の異方性エツチングをオーバ
ーエツチング気味に行ない、さらにＨ，ＰＯ２をエツチ
ング液としてウェットエツチングし、ＳｉＮ保護膜およ
びＳｉＮマスクを除去した。
拡散層、絶縁層、配線パターン等を公知のＩＣプロセス
で形成し、この表面全面にＳｉＮ保護膜を、また裏面に
（１）式から算出される大きさの開口部を有するＳｉＮ
マスクをそれぞれプラズマＣＶＤ法により約０．２〜Ｏ
Ｊμｍの厚さに形成した。その後、３０ｗｔ％、８０℃
のＫＯＨ水溶液でＳｉ基板の異方性エツチングをオーバ
ーエツチング気味に行ない、さらにＨ，ＰＯ２をエツチ
ング液としてウェットエツチングし、ＳｉＮ保護膜およ
びＳｉＮマスクを除去した。
このようにして、裏面に向かって開いているテーパー状
の凹部（穴）が形成されたチップキャリアを第２の実施
例のチップキャリア１１の代わりに用いて半導体素子を
作成した。
の凹部（穴）が形成されたチップキャリアを第２の実施
例のチップキャリア１１の代わりに用いて半導体素子を
作成した。
なお、Ｓｉ基板５の異方性エツチングとして、ＫＯＨＳ
ＨＦ＋ＨＮＯ３＋ＣＨ４Ｃ００ＨＳＮ２Ｈ。
ＨＦ＋ＨＮＯ３＋ＣＨ４Ｃ００ＨＳＮ２Ｈ。
＋ＣＨ３ＣＨＯＨＣＨ，等を結晶面異方性エツチング液
とするウェットエツチング、あるいはＣＣ１４、ＣＣｌ
２Ｆ２、ＣＣｌＦ３、Ｃ２Ｆ６＋ＣＩ２、ＣＢｒＦ３等
をエツチングガスとするプラズマエツチングを用いるこ
とができる。
とするウェットエツチング、あるいはＣＣ１４、ＣＣｌ
２Ｆ２、ＣＣｌＦ３、Ｃ２Ｆ６＋ＣＩ２、ＣＢｒＦ３等
をエツチングガスとするプラズマエツチングを用いるこ
とができる。
以上、半導体チップ２としてＧａＡｓチップを例に述べ
たが、ＳｉやＩｎＰなど他の半導体チップでも何ら問題
はない。
たが、ＳｉやＩｎＰなど他の半導体チップでも何ら問題
はない。
また、マスクおよび保護膜となるＳｉＮはＣＶＤ法ある
いはスパッタ法等でも形成することができ、除去方法と
してはＣＦ４ ８２等をエツチングガスとするプラズマ
エツチング法でも−よい。
いはスパッタ法等でも形成することができ、除去方法と
してはＣＦ４ ８２等をエツチングガスとするプラズマ
エツチング法でも−よい。
さらに、ＳｉＮの代わりにポリシリコン等を用いてもよ
い。この場合には、ＣＶＤ法あるいはＰＶＤ法を用いて
形成し、ＨＦ等を用いたウェットエツチングあるいはＣ
Ｆ、、ＳＦ、等をエツチングガスとするプラズマエツチ
ングを施すことにより除去することができる。
い。この場合には、ＣＶＤ法あるいはＰＶＤ法を用いて
形成し、ＨＦ等を用いたウェットエツチングあるいはＣ
Ｆ、、ＳＦ、等をエツチングガスとするプラズマエツチ
ングを施すことにより除去することができる。
発明の詳細
な説明したように本発明によれば、短いボンディングワ
イヤによって半導体チップをパッケージングすることが
できるので、高周波領域においてもボンディングワイヤ
に寄生するインダクタあるいは容量が小さく、優れた高
周波特性を有する半導体素子を実現することができる。
イヤによって半導体チップをパッケージングすることが
できるので、高周波領域においてもボンディングワイヤ
に寄生するインダクタあるいは容量が小さく、優れた高
周波特性を有する半導体素子を実現することができる。
従って、本発明は高周波用の素子に極めて有用なもので
ある。
ある。
第１図は本発明の一実施例に係る半導体チップキャリア
を用いた半導体素子の断面図、第２図は他の実施例の半
導体チップキャリアを用いた半導体素子の断面図、 第３図は従来の半導体チップキャリアの斜視図、第４図
は第３図の半導体チップキャリアを用いた半導体素子の
断面図、 第５図ないし第１５図はそれぞれ本廃明によのチップキ
ャリアの製造方法の原理を示すための説明図である。 （主な参照番号） １ 、１１．２１・・チップキャリア、２・・半導体チ
ップ、 ３・・フラットパッケージ、 ４・・ボンディングワイヤ、 ５．２２・・Ｓｉ基板、 ６・・マスク、７、
Ｌ ａ、ｌｌａ・・凹部、 ８・・保護膜、２３・・Ｓ
ｉＯ□絶縁膜、 ２４・・コプレーナ型信号ライン、 ２５・・電源ライン、 ２日・・ｎ１層、２７゛・・ｐ
ｌ、 ２８，２９・・コンタクトホール、３０・・導
電層、 ３ａ・・人出力ピン第３図 η 第、６図 第７図 ７・・・・凹部 ２・・・半Ａ鼻イ本÷ツブ ４・・・ホ゛〉デ゛イングワイヤ ５・・・Ｓｉ甚釈 第１０図 第１２図
を用いた半導体素子の断面図、第２図は他の実施例の半
導体チップキャリアを用いた半導体素子の断面図、 第３図は従来の半導体チップキャリアの斜視図、第４図
は第３図の半導体チップキャリアを用いた半導体素子の
断面図、 第５図ないし第１５図はそれぞれ本廃明によのチップキ
ャリアの製造方法の原理を示すための説明図である。 （主な参照番号） １ 、１１．２１・・チップキャリア、２・・半導体チ
ップ、 ３・・フラットパッケージ、 ４・・ボンディングワイヤ、 ５．２２・・Ｓｉ基板、 ６・・マスク、７、
Ｌ ａ、ｌｌａ・・凹部、 ８・・保護膜、２３・・Ｓ
ｉＯ□絶縁膜、 ２４・・コプレーナ型信号ライン、 ２５・・電源ライン、 ２日・・ｎ１層、２７゛・・ｐ
ｌ、 ２８，２９・・コンタクトホール、３０・・導
電層、 ３ａ・・人出力ピン第３図 η 第、６図 第７図 ７・・・・凹部 ２・・・半Ａ鼻イ本÷ツブ ４・・・ホ゛〉デ゛イングワイヤ ５・・・Ｓｉ甚釈 第１０図 第１２図
Claims (7)
- （１）表面に半導体チップが嵌入される凹部を有し、パ
ッケージ内に装着される基板と、 該基板の表面上に形成され、前記半導体チップの電極パ
ッドおよび前記パッケージの内側電極パッドに接続され
る配線パターンと を有することを特徴とする半導体チップキャリア。 - （２）前記基板が高抵抗Ｓｉからなることを特徴とする
特許請求の範囲第１項に記載の半導体チップキャリア。 - （３）前記基板の厚さが前記半導体チップの厚さより大
きく、且つ前記凹部の深さが前記半導体チップの厚さに
等しいことを特徴とする特許請求の範囲第１項または第
２項に記載の半導体チップキャリア。 - （４）前記基板の厚さが前記半導体チップの厚さに等し
く、且つ前記凹部が前記基板の表面から裏面まで貫通し
ていることを特徴とする特許請求の範囲第１項または第
２項に記載の半導体チップキャリア。 - （５）前記基板の厚さが前記パッケージの前記基板装着
面から前記内側電極パッドまでの高さに等しいことを特
徴とする特許請求の範囲第１項ないし第４項のうちいず
れか１項に記載の半導体チップキャリア。 - （６）前記配線パターンがコプレーナ型導波路を形成し
ている特許請求の範囲第１項ないし第５項のうちいずれ
か１項に記載の半導体チップキャリア。 - （７）前記配線パターンがバイパスコンデンサを形成し
ている特許請求の範囲第１項ないし第６項のうちいずれ
か１項に記載の半導体チップキャリア。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60133587A JPS61292332A (ja) | 1985-06-19 | 1985-06-19 | 半導体チツプキヤリア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60133587A JPS61292332A (ja) | 1985-06-19 | 1985-06-19 | 半導体チツプキヤリア |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61292332A true JPS61292332A (ja) | 1986-12-23 |
Family
ID=15108290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60133587A Pending JPS61292332A (ja) | 1985-06-19 | 1985-06-19 | 半導体チツプキヤリア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61292332A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054310A (ja) * | 2004-08-11 | 2006-02-23 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52116073A (en) * | 1976-03-26 | 1977-09-29 | Hitachi Ltd | Hermetic structure in which integrated circuit element is sealed up ai rtightly |
| JPS5553446A (en) * | 1978-10-16 | 1980-04-18 | Fujitsu Ltd | Container of electronic component |
-
1985
- 1985-06-19 JP JP60133587A patent/JPS61292332A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52116073A (en) * | 1976-03-26 | 1977-09-29 | Hitachi Ltd | Hermetic structure in which integrated circuit element is sealed up ai rtightly |
| JPS5553446A (en) * | 1978-10-16 | 1980-04-18 | Fujitsu Ltd | Container of electronic component |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054310A (ja) * | 2004-08-11 | 2006-02-23 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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