JPS63169036A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63169036A JPS63169036A JP128587A JP128587A JPS63169036A JP S63169036 A JPS63169036 A JP S63169036A JP 128587 A JP128587 A JP 128587A JP 128587 A JP128587 A JP 128587A JP S63169036 A JPS63169036 A JP S63169036A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に高周波半導素子等を形
成したチップの外部接続を行う如き半導体装置に関する
。
成したチップの外部接続を行う如き半導体装置に関する
。
〔従来の技術１
従来のモノリシック集積回路等では、チップ表面に回路
素子を形成し、外部への接続は通常ボンディングワイヤ
ーにより行っている。
素子を形成し、外部への接続は通常ボンディングワイヤ
ーにより行っている。
第４図はかかる従来のパッケージへのチップ搭載図であ
る。
る。
第４図に示すように、半導体チップ１の表面に回路素子
（図示省略）を形成し、そのチップｌの電極パッド８と
外部との接続をボンディングワイヤー２により行ってい
る。尚、３は半導体チップｌをパッケージのアイランド
等に取りつけるための固定用ソルダーである。
（図示省略）を形成し、そのチップｌの電極パッド８と
外部との接続をボンディングワイヤー２により行ってい
る。尚、３は半導体チップｌをパッケージのアイランド
等に取りつけるための固定用ソルダーである。
１発明が解決しようとする問題点〕
しかしながら、高周波集積回路等においては、チップ表
面よりの接地もボンディングワイヤーにより行なわれて
いるため、そのインダクタンスが素子特性に影響を及ぼ
してくる。すなわち、半導体装置としての高周波特性が
劣化する大きな要因となっていた。
面よりの接地もボンディングワイヤーにより行なわれて
いるため、そのインダクタンスが素子特性に影響を及ぼ
してくる。すなわち、半導体装置としての高周波特性が
劣化する大きな要因となっていた。
本発明の目的はボンディングワイヤーを用いずかかる高
周波特性を改善する半導体装置を提供することにある。
周波特性を改善する半導体装置を提供することにある。
本発明の半導体装置は、スクライブ線を含めて表面より
９０’以下の角度となるよう側面をエツチングしたチッ
プ周辺の一部にメタライズパターンを形成してチップ表
面の接地パターンに接続し、前記チップをパッケージ等
に搭載した状態で前記メタライズパターンがチップ搭載
面に接触する様にして、チップ表面よりチップ搭載面へ
のメタライズによる導通をはかるように構成される。
９０’以下の角度となるよう側面をエツチングしたチッ
プ周辺の一部にメタライズパターンを形成してチップ表
面の接地パターンに接続し、前記チップをパッケージ等
に搭載した状態で前記メタライズパターンがチップ搭載
面に接触する様にして、チップ表面よりチップ搭載面へ
のメタライズによる導通をはかるように構成される。
ｒ実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の一実施例を説明するた
めのウェハー状態での平面図およびそのＡ−Ａ’線断面
図である。
めのウェハー状態での平面図およびそのＡ−Ａ’線断面
図である。
第１図（ａ）に示すように、通常の集積回路等の製造方
法と同様にしてチップ１の表面に回路素子等のバターニ
ング及び不純物拡散を完了したウェハーについて、チッ
プ１の周辺の一部にスクライブ線７を含めて半導体基板
をエツチング穴４をつくるように深くエツチングする。
法と同様にしてチップ１の表面に回路素子等のバターニ
ング及び不純物拡散を完了したウェハーについて、チッ
プ１の周辺の一部にスクライブ線７を含めて半導体基板
をエツチング穴４をつくるように深くエツチングする。
要するに、第１図（ｂ）に示すように、このエツチング
は表面より９０°以下の角度となるように側面に深さが
チップ１を最終的にパッケージ等へ実装した時の厚さよ
り深く、例えば２００μｍのチップ厚とする場合、前記
エツチング穴４は２５０μｍ０程度とする。また、この
エツチングを行う場合、パターンは非常に大きいため、
通常のホトリソグラフィーで十分ｉｉ丁能である。しか
る後、チップ１の表面のメタライズと同時に、前記エツ
チング穴りにもメタライズパターン５を形成する。
は表面より９０°以下の角度となるように側面に深さが
チップ１を最終的にパッケージ等へ実装した時の厚さよ
り深く、例えば２００μｍのチップ厚とする場合、前記
エツチング穴４は２５０μｍ０程度とする。また、この
エツチングを行う場合、パターンは非常に大きいため、
通常のホトリソグラフィーで十分ｉｉ丁能である。しか
る後、チップ１の表面のメタライズと同時に、前記エツ
チング穴りにもメタライズパターン５を形成する。
尚、ここでのメタライズには通常Ａｅ等の蒸着が行われ
るが、蒸着時に、斜めより行うことで、前記エツチング
穴の側面への付着が可能となる。
るが、蒸着時に、斜めより行うことで、前記エツチング
穴の側面への付着が可能となる。
しかる後、ウェハー状態で裏面を研磨し、前記エツチン
グ穴４および上のメタライズパターン５をウェハー裏面
より露出させておき、ダイサー等によりチップを加工す
る。
グ穴４および上のメタライズパターン５をウェハー裏面
より露出させておき、ダイサー等によりチップを加工す
る。
第２図は上記の様に加工された第１図（ａ）。
（１）〉に示すチップをパッケージ等へ搭載した搭・銭
図である。
図である。
第２図に示すように、チップ１のメタライズパターン５
がチップ搭４１面のとりつけ固定剤であるソルダー３に
接触することにより、チップの表面よりチップ１の搭載
面への接続が可能となっている。
がチップ搭４１面のとりつけ固定剤であるソルダー３に
接触することにより、チップの表面よりチップ１の搭載
面への接続が可能となっている。
第３図は本発明の第二の実施例を説明するための゛ｉ導
体ＩＣの縦断面図である。
体ＩＣの縦断面図である。
第３図に示すように、半導体基板に例えばく１００ ＞
等の結晶軸の物を使用する。前記と同様にｊ、Ｌ板１の
エツチング時に例えばＳｉ基板の場合、Ｋ ＯＨ等によ
り異方性エツチングと行うことで、結晶軸面にそったエ
ツチングが可能となり、Ｖ形の工・ソチング六６が得ら
れる。この場合、前記メタライズパターン５は、上方よ
りの蒸着のみで工・ソナング穴６の側面へのメタルの付
着が可能となりメタライズ工程が容易となる。
等の結晶軸の物を使用する。前記と同様にｊ、Ｌ板１の
エツチング時に例えばＳｉ基板の場合、Ｋ ＯＨ等によ
り異方性エツチングと行うことで、結晶軸面にそったエ
ツチングが可能となり、Ｖ形の工・ソチング六６が得ら
れる。この場合、前記メタライズパターン５は、上方よ
りの蒸着のみで工・ソナング穴６の側面へのメタルの付
着が可能となりメタライズ工程が容易となる。
以ｌ−説明したように、本発明の半導体装置はチップ表
面の接地パターンから直接メタライズパターンによりパ
ッケージ等の接地面であるチップ搭載面へ接続すること
により、接地インダクタンスを非常に小さくして良好な
高周波特性を実現できる効果がある。
面の接地パターンから直接メタライズパターンによりパ
ッケージ等の接地面であるチップ搭載面へ接続すること
により、接地インダクタンスを非常に小さくして良好な
高周波特性を実現できる効果がある。
すなわち、本発明においては、チップ周辺の一部に表面
より９０°以Ｐ°の角度になるような斜めエツチングと
施すのみで高周波特性の改善が可能であり、且つ通常の
ポンディングパッドを設けた場合に比べても、はとんど
チップ面積の増加をきたすことはない。
より９０°以Ｐ°の角度になるような斜めエツチングと
施すのみで高周波特性の改善が可能であり、且つ通常の
ポンディングパッドを設けた場合に比べても、はとんど
チップ面積の増加をきたすことはない。
図面の籠りｔ、な説明
第１図（ａ）、（ｂ）はそ゛れぞれ本発明の一実施例を
説明するためのウェハー状態での平面図およびＡ−Ａ’
線断面図、第２図は第１図（ａ）。
説明するためのウェハー状態での平面図およびＡ−Ａ’
線断面図、第２図は第１図（ａ）。
（ト））におけるチップをパッケージ等へ搭載したチッ
プ搭載図、第３図は本発明の第二の実施例を説明するた
めのウェハー状態での断面図、第４図は従来のチップを
パッケージへ搭載したチップ搭載図である。
プ搭載図、第３図は本発明の第二の実施例を説明するた
めのウェハー状態での断面図、第４図は従来のチップを
パッケージへ搭載したチップ搭載図である。
１・・・半導体チップ、２・・・ボンディングワイヤー
、３・・・ソルダー、４・・・エツチング穴、５・・・
メタライズパターン、６・・・■形エツチング穴、７・
・・スクライブ線。
、３・・・ソルダー、４・・・エツチング穴、５・・・
メタライズパターン、６・・・■形エツチング穴、７・
・・スクライブ線。
第１図
弗 ２ 面
Claims (1)
- スクライブ線を含めて表面より９０°以下の角度となる
ように側面をエッチングしたチップ周辺の一部にメタラ
イズパターンを形成し、前記表面よりマウント面への接
続を前記メタライズパターンにより行いうるようにした
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP128587A JPS63169036A (ja) | 1987-01-06 | 1987-01-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP128587A JPS63169036A (ja) | 1987-01-06 | 1987-01-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63169036A true JPS63169036A (ja) | 1988-07-13 |
Family
ID=11497181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP128587A Pending JPS63169036A (ja) | 1987-01-06 | 1987-01-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63169036A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001110811A (ja) * | 1999-10-08 | 2001-04-20 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54111765A (en) * | 1978-02-21 | 1979-09-01 | Mitsubishi Electric Corp | Manufacture for semiconductor device |
-
1987
- 1987-01-06 JP JP128587A patent/JPS63169036A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54111765A (en) * | 1978-02-21 | 1979-09-01 | Mitsubishi Electric Corp | Manufacture for semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001110811A (ja) * | 1999-10-08 | 2001-04-20 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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