JP2000357861A

JP2000357861A - 電子回路装置

Info

Publication number: JP2000357861A
Application number: JP11167527A
Authority: JP
Inventors: Kenji Aoki; 賢治青木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-06-14
Filing date: 1999-06-14
Publication date: 2000-12-26

Abstract

(57)【要約】【課題】集積回路など電子部品の回路基板への実装を
高集積化されても高精度にできるようにしたこと。【解決手段】電子部品たとえば高集積回路素子１を配
線回路基板５に実装する際の位置合わせ基準を、配線回
路基板５のランドにより実施するものである。半導体チ
ップ２がパッケ−ジイングされた集積回路素子１の各リ
−ド６が正しく回路基板５の予め定められた位置すなわ
ちランドパタ−ン６上に位置合わせするために、このラ
ンドパタ−ンの少なくとも１個のランド６Ａ、６Ｂを、
他のランド６より小さく形成し、このランド６Ａ、６Ｂ
を位置合わせ基準として、位置合わせし、はんだ付けす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は集積回路素子など
電子部品の回路基板への実装性を向上させた電子回路装
置に関する。

【０００２】

【従来の技術】電子部品たとえば、集積回路（ＬＳＩと
略す）の高集積化の進展は著しい。現在ＬＳＩは集積度
２５６Ｍビット, １Ｇビットなどの試作も終わり、さら
に高集積化が計画されており、集積度１５Ｇビットまで
製造可能と絶えない開発が続いている。このように集積
度が向上することは、１ＬＳＩチップ当たりの電子回路
数や回路構成素子数が著増し、この回路数の増加は、各
回路に設けられる電極パッド数も著増し、高い実装精度
が厳しく求められる。また電極パッド数の増加は各パッ
ド間の間隔も狭小化する。

【０００３】このような半導体装置（ＬＳＩ）採用の電
子回路は、印刷配線基板に実装例えばはんだ付けして電
子回路装置が構成されている。この電子回路装置はさら
に、他の電子回路装置と共に電子機器例えばパソコン構
成機構として組み込まれてシステムとして実用される。

【０００４】上記した実装には図９、図１０に示すよう
な手段が実用されている。図９は集積回路素子をプリン
ト回路基板に実装した状態を示す図で、（Ａ）図は断面
図、（Ｂ）図は（Ａ）図の平面図である。即ち、第１の
従来例は、次のとおりである。半導体ウエハに集積回路
が形成され、この半導体ウエハからスクライブ工程を径
て分離された各半導体チップ４１の各電極パッドと夫々
電極リード４２とがワイヤリングされた後、樹脂モ−ル
ドされてパッケ−ジング４３され半導体素子４４が構成
される。

【０００５】この半導体素子４４は、予め定められた電
子回路の配線が形成されているプリント基板４５の予め
定められた回路パタ−ンに実装される。この実装の際の
位置合わせ精度を向上させるための手段が半導体素子４
４およびプリント基板４５に設けられている。この位置
合わせ手段は半導体素子４５およびプリント基板４５間
で嵌合構造が採用されている。

【０００６】即ち、半導体素子４４のマウント面には、
断面先細り構造の円錐状ボス４６が離隔して２ヶ所に設
けられている。これらボス４６に嵌合される上記回路基
板４５の予め定められた位置には断面台形状の位置合わ
せ用穴４７が穿設されている。この穴４７に上記ボス４
６が嵌合した時、上記半導体素子４１の各電極リード４
２が位置合わせされて、当接する上記回路基板４５の位
置にはそれぞれ導電体たとえば銅からなるランド（端
子）４８列がパタ−ニングされている。このように半導
体素子４４が回路基板４５に嵌合手段により位置合わせ
された後、各電極リード４２および各端子４８がコンタ
クトたとえばはんだ付けされ、実装が完了する。

【０００７】さらにまた、第２の従来例は、図９に示す
ように位置合わせ精度を向上させるための手段が施され
ていない例である。すなわち、チップマウンタによる実
装精度を考慮して各端子４８の面積を大きくとり、実装
による不良が発生しないように対策している。図１０
は、図９における上記位置合わせ精度を向上させるため
の手段が施されていない点を除けば全て同様であるか
ら、同一番号の付与を持って説明に変えている。

【０００８】さらに、上記半導体素子４１の電極リード
４２の先端接着部は図１１に示すようにプリント基板４
５表面に設けられたランド４８に当接し、はんだ付け４
９されている。さらに、他の電子部品たとえばコンデン
サ５１の場合も同様に、図１２に示すように、コンデン
サ５１の両端に設けられた電極５２、５３を、プリント
基板４５に配線されたランド４８上に載置されて、強固
にはんだ付け５４されている。

【０００９】

【発明が解決しようとする課題】しかしながら、上記第
１の従来例では、集積回路のように限りなく開発が続き
高集積化されているため、この高集積化に応じて電極リ
ードの細線化、多リード化、電極リード間の各狭小化な
どの技術トレンドにおいては、嵌合手段であるボス４６
を半導体チップ４１などの電子部品に設けるスペ−スが
無くなってきている。この実状から第２の従来例の構成
が増加している。

【００１０】ところが、さらに、高集積化が進むと、た
とえばＣＳＰ実装された集積回路素子が主流となる。こ
の場合はさらに上記したように電極リードの細線化、多
リード化、各電極リード間の狭小化する間隙などから実
装誤差を考慮してランド（端子）４８面積を増加するこ
とに限界がある。さらに高集積化されると、このような
従来の実装手段の採用は困難であるという課題がある。

【００１１】特に、最先端の実装技術として、ＣＳＰ
（チップサイズパッケージング）実装の採用が主流
になりつつある。この実装構造においては、チップサイ
ズその大きさで回路基板に実装するため、さらに、高密
度化し第１の従来例のような、嵌合手段による位置合わ
せ機構を設置するスペ−スは無い。さらに、上記したよ
うに半導体チップの電極パッド間の間隔が狭小化するた
め、ＣＳＰ実装するためには、回路基板の各ランド面積
を大きくすることが、できないという課題があった。さ
らに、電子部品をプリント基板に実装し、稼動させる
と、発熱し、この熱が拡散する。この過程での各構成機
構のＸ−Ｙ方向の熱膨張係数が異なると、この時発生す
る応力が上記はんだ付け部に集中する。さらに、プリン
ト基板４５のサイズが大きくなると、プリント基板４５
の取り扱い中に、プリント基板４５が部分的に撓むこと
がある。この時発生する機械的応力もはんだ付け部分に
集中する。したがって、これら機械的応力と熱応力に対
して接続信頼性を有する接続が要求される。ところが、
集積回路のように高集積化が進むと図１０、図１１のよ
うな、はんだ付け面積が極度に狭くなり、はんだ付け強
度が劣化し、実用困難になる課題があった。

【００１２】この発明は、上記点に鑑みなされたもの
で、電子部品が高集積化や小型化、高密度化しても位置
決めして実装できしかも高い強度のはんだ付けができる
電子回路装置を提供するものである。

【００１３】

【課題を解決するための手段】この発明は電子部品を配
線基板に実装する電子回路装置において、回路基板の実
装用ランド（端子）列の実装部を凹状接着部にして、高
い精度の位置決めを可能にし、さらに、強固なはんだ付
け性を実現し、高い接続信頼性を得るようにしたもので
ある。

【００１４】この発明の電子回路装置は、請求項１に記
載されているように、複数の電極ピンが設けられた電子
部品と、この電子部品の各電極ピンが実装される位置に
夫々対応してランド列が設けられた回路基板と、前記各
ランドの前記電極ピン接着位置に設けられた凹状接着部
とを具備してなることを特徴としている。

【００１５】この発明の電子回路装置は、請求項２に記
載されているように、複数の電極ピンが設けられた電子
部品と、この電子部品の各電極ピンが実装される位置に
夫々対応してランド列が設けられた回路基板と、前記各
ランドの前記電極ピン接着位置に設けられた切掻き溝と
を具備してなることを特徴としている。

【００１６】この発明の電子回路装置は、請求項３に記
載されているように、複数の電極ピンが設けられた集積
回路素子と、この集積回路素子の各電極ピンが実装され
る位置に夫々対応してランド列が設けられた回路基板
と、前記各ランドの前記電極ピン接着位置に設けられた
エッチング溝とを具備してなることを特徴としている。
この発明の電子回路装置は、請求項４に記載されている
ように、複数の電極ピンが設けられた集積回路素子と、
この集積回路素子の各電極ピンが実装される位置に夫々
対応してランド列が設けられた回路基板と、前記各ラン
ドの前記電極ピン接着位置に設けられた囲い壁とを具備
してなることを特徴としている。

【００１７】この発明の電子回路装置は、請求項５に記
載されているように、複数の電極ピンが設けられた電子
部品と、この電子部品の前記各電極ピンが実装される複
数のランドが設けられた回路基板と、前記各ランドの前
記電極ピン接着位置に設けられた凹状接着部と、この凹
状接着部に嵌合する形状で前記電極ピンの接着位置に設
けられたはんだバンプとを具備してなることを特徴とし
ている。

【００１８】

【発明の実施の形態】この実施形態の特徴とするところ
は、電子部品が実装される回路基板の電子部品実装用の
各ランドにおいて、電子部品実装部に凹状の接着部を設
け、この凹状の接着部で電子部品を実装するものであ
る。

【００１９】次に、図１乃至図２を参照して本発明の実
施の形態を詳細に説明する。即ち、電子部品例えば集積
回路素子を回路基板に実装たとえば、はんだ付けする場
合の実施形態を図１乃至図４を参照して具体的に説明す
る。集積回路素子１は、集積度６４Ｍビットなどの高集
積回路素子（ＶＬＳＩ素子）で、フラットパッケージ型
ＶＬＳＩ素子１である。この素子１には、一導電型半導
体ウエハたとえばＮ型シリコンウエハに周知の半導体プ
ロセスで高集積電子回路が形成される。

【００２０】その後このウエハは予め定められたスクラ
イブラインに沿って各半導体チップ毎に分割される。こ
の分割された半導体チップ２には電極リード３がマウン
トされる。この電極リード３は、たとえばリ−ドフレ−
ムであり、このリ−ドフレ−ムに上記半導体チップが接
着された後、ワイヤボンダに搬送し、半導体チップの各
電極パッドと、リ−ドフレ−ムの各リ−ド３とを予め定
められた手順で自動的にワイヤリングする。ワイヤリン
グした後、樹脂モ−ルドし、降温プロセスを径て硬化さ
せてパッケ−ジ４内に設けられた半導体素子１が構成さ
れる。上記リード３は半導体素子１の実装を可能とする
ためには、図２（Ａ）に示すように、リード３の先端接
着部の端部に屈曲部１２を形成している。

【００２１】この半導体素子１は図１に示すように回路
基板５に実装される。この回路基板５には予め設計され
た電子回路の配線回路たとえば銅薄膜による配線回路パ
タ−ンが形成されている。このパタ−ンの上記半導体素
子１の実装部には、端子たとえばランド６のパタ−ンが
設けられている。この状態が図１に示されている。即
ち、半導体素子１の電極リード３の配列パターンと、回
路基板５に形成される半導体素子１の実装部のランド６
の配列パターンとは１対１に対応している。この図では
説明を判りやすくするために８個のランド６配列の平面
図で示されている。実際には数十から数百個のランド
６のパターンとなる。ランド６の線幅としては、この実
施形態ではたとえば０．１μｍ〜０．５μｍが選択され
る。このランド６の線幅は、半導体素子１の集積度に基
づく電極ピン（リード）の線幅、ピッチによって選択さ
れる。高集積化に伴ない電極リード３の線幅とランド６
の線幅は等しい大きさになりつつある。すなわち、はん
だ付け部が少なくなる。

【００２２】次に、この実装手段を図２を参照して説明
する。すなわち、回路基板５の各半導体素子１の電極リ
ード３の先端には接着手段たとえばはんだバンプ１３が
設けられている。このはんだバンプ１３が当接するラン
ド６には、凹状接着部たとえば断面Ｕ字状切掻き７が設
けられている。この切掻き７は図２（Ｄ）に示すよう
に、各ランド６短軸方向に長い直線状である。換え言す
れば、上記短軸方向にリード３の位置合わせ裕度があ
る。これは、製造誤差などによる各ランド６のバラツキ
を吸収するための手段である。したがって、上記裕度の
必要とする大きさによって、溝７の形状は、図３（Ａ）
に示すように矩形状になる。また、上記はんだバンプ１
３がほぼ円錐状であれば、上記溝７の形状は、図３
（Ｂ）に示すように円形が望ましい。勿論、上記はんだ
バンプ１３がほぼ円錐状に対して、上記溝７の形状を方
形状に構成し、はんだの接着強度を高くしてもよい。そ
の他図３（Ｃ）に示すように十字状にしてもよい。この
ような溝７はこの部分ではんだ付けすると共に電子備品
を回路基板５にチップマウンタにより、自動的にマウン
トする際の位置決め用ターゲット（冶具）として利用す
ることが特徴である。図２（Ｃ）は半導体素子１を実装
した状態を示す断面図である。この実施形態では、はん
だバンプ１３が完全に上記溝７に入り、電極リード３の
先端部がランド６の表面に接触した状態を示している。
すなわち、上記切掻き７の深さを示している。勿論用途
によっては、切掻き７の深さを浅くしてもよい。選択的
事項である。

【００２３】次に回路基板５の上記半導体素子１の実装
位置のランド６の列に半導体素子１をに実装（マウン
ト）する工程について図４を参照して説明する。図４は
チップマウンタを説明するための平面図である。

【００２４】即ち、上記回路基板５を回路基板ストッカ
２１から一枚Ｘ−Ｙ−Ｚ−θ搬送ロボット２２によりピ
ックアップし、チップマウンタ２３のＸ−Ｙ−Ｚステー
ジ２４上に搬入する。一方半導体素子１は、実装部品載
置位置に設けられているトレイ２５に多数入れて用意さ
れている。

【００２５】まず上記ステ−ジ２４上の回路基板５につ
いて、粗位置合わせし、続いて上記位置決め用ターゲッ
トとして図３に示す溝７により密位置合わせをして待機
する。次に、トレイ２５から１個の上記半導体素子１を
ロボット２２の操作によりハンドリングして位置合わせ
テ−ブル２６上に載置し、粗位置合わせする。この粗位
置合わせ工程を終了した半導体素子１を、位置決めされ
た回路基板５の予め定められた実装位置にロボット２２
の操作によりハンドリングする。

【００２６】即ち、この時の位置決めは上記したように
図３の溝７を位置決め用タ−ゲットとして位置決め作業
を実行する。すなわち、ランド６の溝７の位置、形状を
予め標準パタ−ンとしてチップマウンタ２２のメモリに
予め記憶して置く。そして、上記回路基板５の上記溝７
を、回路基板５の上方に設置されている位置決め用カメ
ラ２７により撮像し、この撮像信号から得られた上記溝
７のパタ−ンと上記予め記憶されている標準パターンと
を比較し、ずれ量があれば、このずれ量を相殺するよう
に上記ステ−ジ２４の位置をＸ−Ｙ面内でＸ−Ｙ−θ制
御して位置合わせする。その後ロボット２２の操作によ
り、上記半導体素子１を回路基板５上に相対的に移動す
る。

【００２７】たとえばステ−ジ２４をＺ方向すなわち上
方に移動させて半導体素子１を回路基板５上に載置す
る。この載置は自動的に図１（Ａ）に示すように各ラン
ド６上に位置決めされて搬入された状態となる。その後
上記ステ−ジ２４に設けられているヒ−タによりはんだ
溶融温度例えば１３０℃に加熱し、はんだを溶融し時間
例えば３分間加熱した後、降温プロセスを径て、はんだ
付けプロセスを終了する。その後、この回路基板５内
で他の実装位置があれば、上記ステ−ジ２４を移動させ
て、同様なプロセスを実行する。終了した回路基板５は
ロボット２２によりハンドリングし、アンロードして一
枚目を終了する。同様にして、次の回路基板の実装プロ
セスを実行する。

【００２８】半導体素子１稼動時に素子１内で発生する
熱が拡散する過程において、Ｘ−Ｙ面内での熱膨張係数
が異なることからはんだ付け部に熱応力が集中する。さ
らに、回路基板５のハンドリングのおいても、回路基板
５が大きいと、撓む場合がある。このような機械的応力
歪みに対しても、はんだ付け部に応力が集中する。機械
的応力もはんだ付け部に集中する。この実施形態では、
はんだ付けが凹み内で実施されているため、Ｘ−Ｙ面内
の応力作用に対しては、凹みの内側壁面が作用し、強固
に支援され、はんだ付けが剥がれることは大幅に改善さ
れる。

【００２９】次に、電子部品として例えば、コンデンサ
を実装する場合の実施形態を、図５を参照して説明す
る。図５は、図２に対応して工程順に示した図である。
同一構成要素については、同一番号を付与して説明して
いる。即ち、コンデンサ１５の両端には電極ピンに相当
する電極１６、１７が設けられている。この電極１６，
１７の端部側には、（Ａ）図に示すように、はんだバン
プ１８、１９が設けられて、コンデンサ１５が構成され
ている。このコンデンサ１５をマウントする場合に、上
記はんだバンプ１８、１９が、回路基板５のランド６に
当接する位置には、上記した図３の切掻き７が設けられ
ている。このように構成された回路基板５に位置合わせ
して、コンデンサ１５をチップマウンタにより実装する
手段は、図４で説明したチップマウンタを用い、同様に
マウントできるので、その説明を省略する。即ち、コン
デンサ１５を実装した状態を（Ｃ）図は示している。
（Ｃ）図では、はんだバンプ１８、１９が完全に溝７内
に入ってはんだ付けされた状態を示している。したがっ
て、電極１６，１７がランド６の表面に接触した状態を
示している。（Ｄ）図は溝７の溝形状が直線状になって
いることを示し、実装時の調整裕度を示している。上記
実施形態では、ランド６に溝７を彫った例について、説
明したが、電子部品の取着部が凹状接着部であれば、何
れの構成でも良い。例えば図６に示すように、突起２０
により壁を作り、この壁により囲い壁の凹状接着部を形
成してもよい。図６は、図５の実施形態を凹状接着部の
構成を突起２０により壁を作り、この壁により凹状接着
部を形成したもので、この接着部の部分以外の部分は同
一構造であるため、同一番号を付与して、その説明を省
略する。図６において、（Ａ）図は、コンデンサ１５
の両端部電極１６、１７にはんだバンプ１８、１９を設
けた実装前のコンデンサ１５の断面図である。（Ｂ）図
は、回路基板５の断面図で、配線のランド６に形成され
る凹状接着部を突起２０で構成した状態を示す断面図で
ある。（Ｃ）図は、実装状態を示す図で、突起２０によ
り形成した凹状接着部にはんだ付けした状態を示してい
る。（Ｄ）図は（Ｂ）図の平面図である。すなわち、突
起２０による壁が直線状に形成された実施形態を示して
いる。

【００３０】次に、図７を参照してＣＳＰ（ＣＨＩＰ
ＳＩＺＥＰＡＣＫＡＧＥ）実装された２５６Ｍビット
のＶＬＳＩ素子１の実装に適用した実施形態を説明す
る。

【００３１】この実施形態ではＢＧＡ型とＬＧＡ型何れ
のＶＬＳＩ素子２９でも適用できるが、ＢＧＡ型ＣＳＰ
実装ＶＬＳＩ素子１について説明する。ＣＳＰ実装に
は、ワイヤーボンデイング型ＣＳＰ、セラミック型ＣＳ
Ｐ，スルー、ホール型ＣＳＰ、μＢＧＡ型ＣＳＰなどい
ろいろあるが、何れも適用可能である。

【００３２】フェースアップで実装されたＶＬＳＩ素子
２９でも同様に適用可能である。上記ＶＬＳＩ素子２９
には、集積回路（ＶＬＳＩ）回路が形成せれ、このＶＬ
ＳＩ回路に接続された電極パッド３０が多数設けられ
る。これら各電極パッド３０上にはんだバンプ３１が設
けられて、はんだバンプパターンが形成されている。こ
のＣＳＰ実装されたＶＬＳＩの構成は、たとえば、Ｎ型
Ｓｉ基板にＶＬＳＩ回路が形成された後、表面に再配線
層３２を形成し、実装に適合した電極パッド３０配列に
銅線による再配線が行われる。この再配線された電極パ
ッド３０パターンは各電極パッド３０間にはポリイミド
層３３が設けられて構成さたものである。

【００３３】このはんだバンプ３１のパターンが設けら
れたＶＬＳＩ素子２９が上記回路基板５に実装たとえば
チップマウンタに搬入し、位置決めし、はんだバンプ３
１のはんだを溶融してはんだ付け実装される。上記回路
基板５は次のように構成されている。すなわち、樹脂た
とえばガラスエポキシ樹脂製基板表面には、上記はんだ
バンプ３１の配列パターンに対応するランド６のパター
ンが設けられている。この各ランド６には、凹状接着部
例えば溝７が設けられている。すなわち、この溝７は、
上記ＶＬＳＩ素子２９を回路基板５に実装する際、上記
各はんだバンプ３１が当接するランド６の位置に設けら
れている。したがって、上記ＶＬＳＩ素子２９を回路基
板５に実装した際、はんだバンプ３１が各溝７内にすっ
ぽり入るように構成されている。この状態ではんだバン
プ３１を溶融し、はんだ付けが実行される。この実装の
場合も、上記実施形態と同様な作用効果を得ることがで
きる。

【００３４】上記溝７の形成手段は、プリント基板製造
工程において、マスク工程により、エッチングすること
により形成できる。すなわち、銅薄膜による配線工程を
終了した後、表面にレジスト膜を塗布たとえばラミネー
トし、このレジスト膜を上記はんだバンプのパターンを
マスクとして、露光装置にて露光し、はんだバンプ位置
のレジスト膜を現像工程にて除去する。この現像後のレ
ジスト膜をマスクとして露出した銅膜をエッチングたと
えば液相エッチングする。エッチング時間を調整するこ
とにより、エッチング深さを制御して、所望する深さの
溝７を形成する。その他ドリルで形成するなど適宜選択
できる。一方、上記実施形態では、電極リード３の先端
部にはんだバンプ１３を形成した例について、説明した
が、次のようにしてもい。すなわち、図８に拡大して示
すように、はんばバンプ１３を形成する先端部７１を、
ランド６に設けられた切掻き７内に挿入される方向に屈
曲させてもよい。そして、この挿入部を実装たとえばは
んだ付けしてもよい。この場合は、電極リード３の先端
部７１にはんだバンプ１３を形成しなくてもよい。

【００３５】上記実施形態では、電子部品として集積回
路素子とコンデンサの実装について説明したが、電子部
品であれば、抵抗、コイル、コネクタなどの実装に適用
しても同様な作用効果が得られることは、説明するまで
もないことである。

【００３６】

【発明の効果】以上説明したようにこの発明によれば、
電子部品を実装する回路基板の各ランドの実装位置に凹
状の接着部を設け、この凹状の接着部にて実装するの
で、高集積化され、高精細な電極ピンの実装でも、高精
度で比較的強固な実装ができる効果がある。

【図面の簡単な説明】

【図１】この発明の電子回路装置の１実施形態を説明す
るための平面図である。

【図２】図１の回路基板に半導体素子を実装する実施形
態を説明するためのチップマウンタの図である。

【図３】図２の切掻き形状の他の実施形態を説明するた
めの図である。

【図４】図２の実装工程を説明するためのチップマウン
タの平面図図である。

【図５】図２の他の実施形態を説明するための図であ
る。

【図６】図５の他の実施形態を説明するための図であ
る。

【図７】図２の他の実施形態を説明するための図であ
る。

【図８】図２の他の実施形態を説明するための図であ
る。

【図９】従来の電子回路装置説明図である。

【図１０】従来の電子回路装置説明図である。

【図１１】従来の電子回路装置説明図である。

【図１２】従来の電子回路装置説明図である。

【符号の説明】

１……集積回路素子２……半導体チップ３……電極リ−ド４、……パッケ−ジ５……回路基板６……ランド７……溝１２……屈曲部１３，１８，１９、３１……はんだバンプ１５……コンデンサ１６，１７……電極２０……突起２１……回路基板ストッカ２２……ロボット２３……チップマウンタ２４……ステ−ジ２５……トレイ２６……粗位置合わせテ−ブル２７……粗位置合わせ用カメラ２９……ＶＬＳＩ素子３０……電極パッド７１……リード先端部

Claims

【特許請求の範囲】

【請求項１】複数の電極ピンが設けられた電子部品
と、この電子部品の各電極ピンが実装される位置に夫々対応
してランド列が設けられた回路基板と、前記各ランドの前記電極ピン接着位置に設けられた凹状
接着部とを具備してなることを特徴する電子回路装置。
【請求項２】複数の電極ピンが設けられた電子部品
と、この電子部品の各電極ピンが実装される位置に夫々対応
してランド列が設けられた回路基板と、前記各ランドの前記電極ピン接着位置に設けられた溝と
を具備してなることを特徴する電子回路装置。
【請求項３】複数の電極ピンが設けられた集積回路素
子と、この集積回路素子の各電極ピンが実装される位置に夫々
対応してランド列が設けられた回路基板と、前記各ランドの前記電極ピン接着位置に設けられたエッ
チング溝とを具備してなることを特徴する電子回路装
置。
【請求項４】複数の電極ピンが設けられた集積回路素
子と、この集積回路素子の各電極ピンが実装される位置に夫々
対応してランド列が設けられた回路基板と、前記各ランドの前記電極ピン接着位置に設けられた囲い
壁とを具備してなることを特徴する電子回路装置。
【請求項５】複数の電極ピンが設けられた電子部品と、この電子部品の前記各電極ピンが実装される複数のラン
ドが設けられた回路基板と、前記各ランドの前記電極ピン接着位置に設けられた凹状
接着部と、この凹状接着部に嵌合する形状で前記電極ピンの接着位
置に設けられたはんだバンプとを具備してなることを特
徴する電子回路装置。