JP2001007491A - 電子回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 集積回路など電子部品の回路基板への実装を
高集積化されても高精度にできるようにしたこと。 【解決手段】 電子部品たとえば高集積回路素子１を配
線回路基板５に実装する際の位置合わせ基準を、配線回
路基板５のランドにより実施するものである。半導体チ
ップ２がパッケ−ジイングされた集積回路素子１の各リ
−ド６が正しく回路基板５の予め定められた位置すなわ
ちランドパタ−ン６上に位置合わせするために、このラ
ンドパタ−ンの少なくとも１個のランド６Ａ、６Ｂを、
他のランド６より小さく形成し、このランド６Ａ、６Ｂ
を位置合わせ基準として、位置合わせし、はんだ付けす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は集積回路素子など
電子部品の回路基板への実装性を向上させた電子回路装
置および電子回路装置の製造方法に関する。

【０００２】

【従来の技術】電子部品たとえば、集積回路（ＬＳＩと
略す）の高集積化の進展は著しい。現在ＬＳＩは集積度
２５６Ｍビット, １Ｇビットなどの試作も終わり、さら
に高集積化が計画されており、集積度１５Ｇビットまで
製造可能と絶えない開発が続いている。このように集積
度が向上することは、１ＬＳＩチップ当たりの電子回路
数や回路構成素子数が著増し、この回路数の増加は、各
回路に設けられる電極パッド数も著増し、高い実装精度
が厳しく求められる。また電極パッド数の増加は各パッ
ド間の間隔も狭小化する。

【０００３】このような半導体装置（ＬＳＩ）採用の電
子回路は、印刷回路基板に実装例えばはんだ付けして電
子回路装置が構成されている。この電子回路装置はさら
に、他の電子回路装置と共に電子機器例えばパソコン構
成機構として組み込まれてシステムとして実用される。

【０００４】上記した実装には図５、図６に示すような
手段が実用されている。図５は集積回路素子をプリント
回路基板に実装した状態を示す図で、（Ａ）図は断面
図、（Ｂ）図は（Ａ）図の平面図である。即ち、第１の
従来例は、次のとおりである。半導体ウエハに集積回路
が形成され、この半導体ウエハからスクライブ工程を径
て分離された各半導体チップ４１の各電極パッドと夫々
電極リード４２とがワイヤリングされた後、樹脂モ−ル
ドされてパッケ−ジング４３され、半導体素子４４が構
成されている。

【０００５】この半導体素子４４は、予め定められた電
子回路の配線が形成されているプリント回路基板４５の
予め定められたランドパタ−ンに実装される。この実装
の際の位置合わせ精度を向上させるための手段が半導体
素子４４およびプリント基板４５に設けられている。こ
の位置決め手段は半導体素子４５およびプリン回路ト基
板４５間で嵌合構造が採用されている。

【０００６】即ち、半導体素子４４のマウント面には、
断面先細り構造の円錐状ボス４６が離隔して２ヶ所に設
けられている。これらボス４６に嵌合される上記回路基
板４５の予め定められた位置には断面台形状の位置決め
用穴４７が穿設されている。この穴４７に上記ボス４６
が嵌合した時、上記半導体素子４１の各電極リード４２
が位置決めされて、上記回路基板４５の当接する位置に
はそれぞれ導電体たとえば銅からなるランド（端子）４
８列が設けられている。このように半導体素子４４が回
路基板４５に嵌合手段により位置決めされた後、各電極
リード４２（ピン）および各ランド（端子）４８がコン
タクトたとえばはんだ付けされ、実装が完了する。

【０００７】さらにまた、第２の従来例は、図６に示す
ように位置決め精度を向上させるための手段が施されて
いない例である。すなわち、チップマウンタによる実装
精度を考慮して各端子４８の面積を大きくとり、実装に
よる不良が発生しないように対策している。図６は、図
５における上記位置合わせ精度を向上させるための手段
が施されていない点を除けば全て同様であるから、同一
番号の付与を持って説明に変えている。

【０００８】

【発明が解決しようとする課題】しかしながら、上記第
１の従来例では、集積回路は限りなく高集積化の開発が
続いているため、この高集積化に応じて電極リード（ピ
ン）の細線化、多リード（ピン）化、各電極リード（ピ
ン）間の狭小化などの技術トレンドにおいては、嵌合手
段であるボス４６を半導体チップ４１などの電子部品に
設けるスペ−スが無くなってきている。さらに、ＣＳＰ
実装されたＶＬＳＩ素子では、ボスを設置できない。こ
の実状から第２の従来例の構成が増加している。

【０００９】ところが、さらに、高集積化が進むと、た
とえばＣＳＰ実装された集積回路素子が主流となる。こ
の場合はさらに上記したように電極リード（ピン）の細
線化、多リード（ピン）化、各電極リード（ピン）間の
狭小化する間隙などから実装誤差を考慮してランド（端
子）４８面積を増加していたが、この手段に限界があ
る。さらに高集積化されますと、このような従来の実装
手段の採用は困難であるという課題がある。

【００１０】特に、最先端の実装技術として、ＣＳＰ
（チップ サイズ パッケージング）実装の採用が主流
になりつつある。この実装構造においては、チップサイ
ズの大きさで回路基板に実装するため、さらに、高密度
化し第１の従来例のような、嵌合手段による位置合わせ
機構を設置するスペ−スは無い。さらに、上記したよう
に半導体チップの電極パッド間の間隔が狭小化するた
め、ＣＳＰ実装するためには、回路基板の各ランド面積
を大きくすることが、できないという課題があった。
この発明は、上記点に鑑みなされもので、電子部品が高
集積化や小型化、高密度化しても位置合わせして実装で
きる電子回路装置およびその製造方法を提供するもので
ある。

【００１１】

【課題を解決するための手段】この発明は電子部品を配
線基板に実装する電子回路装置において、回路基板の電
子部品実装用ランド列の内少なくとも一つのランドの大
きさを小さくし、このらんどを位置決め用基準（ターゲ
ット）として用いて回路基板を位置決めし実装するする
ことにより、細線化、狭小化する隙間、などの電子部品
の高精度実装を可能にし、スペ−ス効率を高くしたこ
と。実装用ランドのうち少なくとも１個を小さく例えば
電子部品の電極リードの大きさに近い大きさにすると
は、同一にしてもよいし、やや大きくしてもよいし、要
するに他の端子より小さければよい。この発明の電子回
路装置は、請求項１に記載されているように、複数の電
極ピンが設けられた電子部品と、この電子部品の各電極
ピンが実装される位置に夫々対応してランド列が設けら
れた回路基板と、この回路基板の上記ランド列のうち少
なくとも一つのランドは他のランドより小さい前記実装
時の位置決めランドとを具備してなることを特徴として
いる。

【００１２】この発明の電子回路装置は、請求項２に記
載されているように、複数の電極ピンが設けられた電子
部品と、この電子部品の各電極ピンが実装される位置に
夫々対応してランド列が設けられた回路基板と、この回
路基板の上記ランドのうち少なくとも一つのランドは他
のランドより上記電極ピンの大きさに近い大きさの前記
実装時の位置決めランドとを具備してなることを特徴と
している。

【００１３】この発明の電子回路装置は、請求項３に記
載されているように、複数の電極ピンが設けられた集積
回路素子と、この集積回路素子の各電極ピンが実装され
る位置に夫々対応してランド列が設けられた回路基板
と、この回路基板の上記ランドのうち少なくとも一つの
ランドのランド幅は上記電極ピンのピン幅よりやや大き
くした前記実装時の位置決めランドとを具備してなるこ
とを特徴としている。

【００１４】この発明の電子回路装置は、請求項４に記
載されているように、請求項１乃至請求項３何れか記載
の電子回路装置において、前記位置決めランドはランド
列のうち端部又は中間部に位置する少なくとも一つのラ
ンドであることを特徴としている。

【００１５】この発明の電子回路装置の製造方法は、請
求項５に記載されているように、回路基板の電子部品実
装用ランド列の内少なくとも一つのランドの大きさを小
さくしたランド列を回路基板に形成する工程と、前記小
さく形成されたランドをターゲットにして回路基板の位
置決めする工程と、この位置決めされた前記回路基板に
前記電子部品を実装する工程とを具備してなることを特
徴としている。

【００１６】この発明の電子回路装置の製造方法は、請
求項６に記載されているように、請求項５記載の電子回
路装置の製造方法において、実装する工程ははんだ付け
工程であることを特徴としている。

【００１７】

【発明の実施の形態】特徴とするところは、装着される
回路基板の電子部品実装部に設けられるランドパターン
のうち少なくとも一つのランドの大きさを出来る限り電
子部品の電極リード（ピン）の外形サイズに近い大きさ
にし、このランドを位置決め用パターンとしても兼用す
るものである。または、位置決め用ランドとして用い、
電気的信号、電源、接地などとして採用しない、ダミー
のランドとしてもよい。

【００１８】次に、図１乃至図２を参照して本発明の実
施の形態を詳細に説明する。即ち、電子部品例えば集積
回路素子を回路基板に実装たとえば、はんだ付けする場
合の実施形態を図１乃至図２を参照して具体的に説明す
る。集積回路素子１は、集積度６４Ｍビットなどの高集
積回路素子（ＶＬＳＩ素子）で、フラットパッケージ型
ＶＬＳＩ素子１である。この素子１には、一導電型半導
体ウエハたとえばＮ型シリコンウエハに周知の半導体プ
ロセスで高集積電子回路が形成される。

【００１９】その後このウエハは予め定められたスクラ
イブラインに沿って各半導体チップ毎に分割される。こ
の分割された半導体チップ２には電極リード（ピン）が
マウントされる。この電極リードは、たとえばリ−ドフ
レ−ムであり、このリ−ドフレ−ムに上記半導体チップ
が接着された後、ワイヤボンダに搬送し、半導体チップ
の各電極パッドと、リ−ドフレ−ムの各リ−ド３とを予
め定められた手順で自動的にワイヤリングする。

【００２０】ワイヤリングした後、樹脂モ−ルドし、降
温プロセスを径て硬化させてパッケ−ジ４とした半導体
素子１が構成される。上記リード３は半導体素子１の実
装を可能とするためには、図１（Ｂ）に示すように、リ
ード３の先端接着部の端部に屈曲部１２を形成してい
る。この屈曲部１２の内側傾斜面ははんだ付け面とし
て、はんだ付けの強度を補強するのに用いられる。しが
って、屈曲部傾斜面の角度ははんだ溶融液が流入する角
度が最適である。

【００２１】この半導体素子１は回路基板５に実装され
る。この回路基板５には予め設計された電子回路の配線
回路たとえば銅薄膜による配線回路パタ−ンが形成され
ている。このパタ−ンの上記半導体素子１実装部には、
この実施形態の特徴とする端子たとえばランド６のパタ
−ンが設けられている。この状態が図１（Ａ）に示され
ている。即ち、半導体素子１の電極リード３の配列パタ
ーンと、回路基板５に形成される半導体素子１の実装部
のランド６の配列パターンとは１対１に対応している。

【００２２】この図では説明を判りやすくするために８
個のランド６が配列された平面図で示されている。実際
には数十から数百個ランド６のパターンとなる。ランド
６の線幅としては、この実施形態ではたとえば０，１μ
ｍ〜０，５μｍが選択される。このランド６の線幅は、
半導体素子１の集積度に基づく電極ピン（リード）の線
幅、ピッチによって選択される。

【００２３】さらに、８個のランド６のうち位置決めの
ターゲット（基準）として、使用するために、ランド６
のパターンの端部のランド例えば対向する端位置の位置
決め兼用ランド６Ａ、６Ｂが、他のランド６より小さく
又は細く構成されている。この実施形態ではランド６
Ａ，６Ｂの外形の大きさリード３の接続部の外形と等し
いか、接着手段を考慮したそれ以上の大きさが必要であ
る。リ−ド３より小さい場合には、接着手段として、は
んだ付け手段を選択した場合には、はんだ溶融物が当該
ランド６面内から流出する可能性がある。この関係は例
えば（Ｂ）、（Ｃ）図に拡大して示されている。

【００２４】即ち、この図において、点線で示している
大きさは、正規なランド６の大きさと、位置決め兼用ラ
ンド６Ａ、６Ｂとを比較のために示している。（Ｂ）図
はその断面図であり、（Ｃ）図は（Ｂ）図の平面図であ
る。この図から判るように、半導体素子１の電極リード
３の先端の接続部１９より僅かに大きく構成し、位置合
わせ用のターゲットと兼用して用いるランド６Ａ、６Ｂ
を構成している。

【００２５】このランド６Ａ、６Ｂは、位置決め用ター
ゲットとして、特別な加工は必要ないが、位置決め工程
の撮像に支障とならないようにしてもよい。例えばラン
ド６Ａ、６Ｂのエッジ部分が正確に撮像できるような手
段たとえば特別に反射する材質、色、照明の方向などに
よらないたとえば黒色塗装などである。表面をメッキす
るのも、その手段である。

【００２６】この実施形態では実装手段として、はんだ
付けプロセスを用いるために、電極リード３のサイズよ
り大きくしているが、たとえば超音波と熱による接合
や、かしめる手段を採用すれば、電極リード３とランド
６Ａ、６Ｂとを同一サイズにしてもよい。回路基板５へ
の実装は一般に、はんだ付けによる実装が用いられる。
このはんだ付けの場合には、（Ｃ）図のように電極リー
ド３と位置決め兼用ランド６Ａ、６Ｂの対向面より、位
置決め兼用ランド６Ａ、６Ｂの面積をやや大きくしてい
る場合には理想的な、はんだ付けが行われる。しかし、
位置決め精度の面で、前記リード３の短軸方向のゆとり
７の分、斜めに傾く実装誤差を招く。

【００２７】この傾き誤差を避けるために、前記ゆとり
７を無くすことが実装精度をさらに高くする。この場合
当然のことながら、前記ゆとり７を無くした分、はんだ
付けの接着部分が減少し、接着強度は低下する。したが
って、前記リード３の長軸方向のゆとり８の部分にハン
ダ付け９，１０することにより補強できる。

【００２８】このような補強手段としては、電極ピンの
はんだ付け部に凹凸または粗面を形成し、接着面積を増
加させてもよい。上記前記リード３の短軸方向のゆとり
７の分、斜めに傾く実装誤差を招く手段の回避手段の一
つとして、この実施形態のように、複数箇所たとえばラ
ンド６Ａ，６Ｂにより位置合わせした場合には、双方の
位置決めのＡＮＤ条件となり、斜め傾斜や位置ずれを緩
和できる効果がある。ゆとり分７は、この実施形態で
は、リード３の線幅に等しいか、０，１μｍ程度が最少
である。このような、位置決め工程やマウント工程はマ
ウンタにより実行される。

【００２９】次に回路基板５の上記半導体素子１の実装
位置のランド６の列に半導体素子１をに実装（マウン
ト）する工程について図２を参照して説明する。図２は
チップマウンタを説明するための平面図である。

【００３０】即ち、上記回路基板５を回路基板ストッカ
２１から一枚搬送ロボット２２によりピックアップし、
チップマウンタ２３のＸ−Ｙ−Ｚステージ２４上に搬入
する。一方半導体素子１は、実装部品載置位置に設けら
れているトレイ２５に多数入れて用意されている。

【００３１】まず上記ステ−ジ２４上の回路基板５につ
いて、粗位置合わせし、続いて上記位置決め兼用ランド
６Ａ、６Ｂを位置決め用ターゲットとして密位置決めを
して待機する。次に、トレイ２５から１個の上記半導体
素子１をロボット２２の操作によりハンドリングして位
置決めテ−ブル２６上に載置し、粗位置決めする。この
粗位置決め工程を終了した半導体素子１を、位置決めさ
れた回路基板５の予め定められた実装位置にロボット２
２の操作によりハンドリングする。

【００３２】この位置決めは上記した図２のランド６
Ａ、６Ｂを位置決め用タ−ゲットとして位置決め作業を
実行する。すなわち、ランド６Ａ、６Ｂの位置、形状を
予め標準パタ−ンとしてチップマウンタ２２のメモリに
予め記憶して置く。そして、上記回路基板５の上記ラン
ド６Ａ、６Ｂを、回路基板５の上方に設置されている位
置決め用カメラ２７により撮像し、この撮像信号から得
られた上記ランド６Ａ、６Ｂ部のパタ−ンと上記予め記
憶されている標準パターンと比較し、ずれ量があれば、
このずれ量を相殺するように上記ステ−ジ２４の位置を
Ｘ−Ｙ面内でＸ−Ｙ−θ制御して位置決めする。その後
ロボット２２の操作により、上記半導体素子１を回路基
板５上に相対的に移動する。

【００３３】たとえばステ−ジ２４をＺ方向すなわち上
方に移動させて半導体素子１を回路基板５上に載置す
る。この載置は自動的に図１（Ａ）に示すように各ラン
ド６上に位置決めされて搬入された状態となる。その後
上記ステ−ジ２４に設けられているヒ−タによりはんだ
溶融温度例えば１３０℃に加熱し、はんだを溶融し時間
例えば３分間加熱した後、降温プロセスを径て、はんだ
付けプロセスを終了する。 その後、この回路基板５内
で他の実装位置があれば、上記ステ−ジ２４を移動させ
て、同様なプロセスを実行する。終了した回路基板５は
ロボット２２によりハンドリングし、アンロードして一
枚目の回路基板５への実装を終了する。同様にして、次
の回路基板の実装プロセスを実行する。

【００３４】上記実施形態では、回路基板５のランドパ
タ−ン６について、対向するコーナ部に存在する２つの
ランド６Ａ、６Ｂについて位置決め用ランドとして用い
たが、図３に示すようにいろいろな実施形態を選択でき
る。すなわち、（Ａ）図のように、１個のランド６Ｃを
位置決め用として用いてもよい。この場合２個のランド
６での位置決めより、斜めに傾斜する可能性がある。し
かし、長軸方向の直線で電極リード３と位置決めするこ
とにより、その位置ずれ量を改善できる。

【００３５】また、（Ｂ）図のようにランド６の配列の
４隅（端）部即ち、４個のランド６Ｄ、Ｅ、Ｆ、Ｇを位
置決め用として用いてもよい。この場合は、良好な位置
決めができる効果がある。さらにまた、（Ｃ）図のよう
に１行の両端のランド６Ｈ、Ｉ、を位置決め用として用
いてもよい。

【００３６】さらにまた、（Ｄ）図のように、ランド６
の配列が１行（列）のみに適用してもよい。すなわち、
両サイドのランド６Ｊ、６Ｋについて位置決め用として
用いてもよい。位置決め用ターゲットは多い方が望まし
いが、半導体素子１稼動時に素子１内で発生する熱が拡
散する過程において、Ｘ−Ｙ面内での熱膨張係数が異な
ることからはんだ付け部に熱応力が集中する。すなわ
ち、はんだ付けが剥がれる方向に作用する。この対策を
考慮して、個数を決定することになる。

【００３７】さらに、回路基板５への電子部品の実装が
終了し、回路基板５のハンドリングのおいても、回路基
板５が大きいと、撓む場合がある。このような機械的応
力歪みに対しても、はんだ付け部に応力が集中する。こ
れらの対策を考慮して、はんだ付けの強度などが選択さ
れる。これらの熱応力や機械的歪みは半導体素子１など
電子部品のコーナー部（端部）が比較的大きい。したが
って、このコーナー部のランドを位置決め専用としダミ
ーのランドとして用いることも最適である。

【００３８】他方、接着部が狭くなる場合の位置決め用
ターゲットとしては、コーナー（端部）より中間部のラ
ンド６を選択するのが望ましい。上記実施形態では、端
部（サイド）に位置するランドについて、位置決め用タ
ーゲットとしたが、中間部のランドについても、予め設
定しておけば何れでもよい。

【００３９】次に、ＣＳＰ実装された集積回路素子の実
装に適用した実施形態を図３を参照して説明する。図４
（Ａ）はＣＳＰ実装された半導体素子３８を回路基板４
０に実装した状態を示す断面図である。（Ｂ）図は
（Ａ）図に示めされている回路基板の半導体素子を実装
するランドパターンの平面図である。電極リード３でな
く、はんだバンプが実装接着部となる。

【００４０】即ち、一導電型半導体ウエハ例えばＮ型シ
リコンウエハ３１に周知のＶＬＳＩプロセス技術で高集
積電子回路を形成する。このプロセスに引き続き表面に
は窒化シリコン層３２が形成され、さらにこの層３２上
にはポリイミド層３３がそれぞれたとえばＣＶＤ法で形
成され再配線層が形成されている。この層３３上には金
属薄膜たとえば銅薄膜３４がたとえばスパッタリング法
により形成されている。 この銅薄膜３４上にはレジス
ト膜がスピンコ−テイング法により形成される。このレ
ジスト膜は、ステッパ−にて予め定められた電極パッド
パターンのマスクで露光され、その後現像工程で、パタ
−ンニングされたレジスト膜を除去し、銅薄膜３４の電
極パッドパタ−ンが設けられる。このパタ−ン上にはさ
らに銅成膜３５が電解メッキ法で設けられている。

【００４１】さらにこの銅成膜３５上にはバリアメタル
層３６が電解メッキ法で設けられている。その後このバ
リアメタル層３６以外の表面上には樹脂層３７が設けら
れている。この樹脂層３７ははんだバンプ３９が受ける
応力に対して緩和する作用を有する。上記バリアメタル
層３６上には、半導体素子の電極パッド（ピン）に相当
するはんだバンプ３９（はんだボ−ル）が設けられてい
る。このようにして、半導体素子３８が構成されてい
る。

【００４２】この半導体素子３８は、回路基板１５に実
装される。つぎに、回路基板１５の構成を説明する。回
路基板１５は、絶縁性樹脂たとえばガラスエポキシ樹脂
からなり、この基板１５表面上には配線回路が形成され
ている。すなわち、目的とする機能を得るための電子回
路が設計され、この回路の配線回路部分たとえば銅薄膜
のパターン１６が形成されている。

【００４３】この配線回路１６の電子部品を実装する位
置には、夫々の実装配列に応じたパターンのランドパタ
−ン１７が設けられている。図４（Ｂ）はこのランドパ
ターンの部分のみを拡大して示す説明図である。このラ
ンドパタ−ン１７の上記集積回路素子取り付け位置に
は、ＣＳＰ実装された上記半導体素子３８のはんだバン
プパタ−ンに応じたランドパタ−ン１７が設けられてい
る。

【００４４】このランドパタ−ン１７Ａ，Ｂに位置決め
して、半導体素子３８が実装例えば、はんだ付け実装さ
れる。この実装に際しての上記位置決め工程は次のよう
に実施する。即ち、実装される半導体素子３８のはんだ
バンプ３７のパタ−ンに対応して設けられているランド
パタ−ン４２の例えば対角線上にあるランド１７Ａ、４
２Ｂを他のランド１７より小さく形成する。この小さく
とは、上記実施形態で説明した諸条件のあることは、繰
り返しになるので、この説明では、省略する。

【００４５】この小さく形成したランド１７Ａ、１７Ｂ
が半導体素子３８実装の際の位置決め用ターゲットとし
ても用いる。この位置決め用ターゲットとして用いるラ
ンド１７は、どのランド１７を用いてもよい。図３の説
明のとおり適宜予め選択しておけばよい。この実施形態
では、各ランド１７については層間接続手段たとえば表
裏面貫通するスル−ホ−ルには接続端子であるランドス
ルー１８が設けられている。

【００４６】このランドスル−１８の他端即ち回路基板
１５の裏面には各ランドスル−１８毎にランド１９のパ
ターンが設けられている。この実施形態では、各ランド
１７に対して対象的にランドスルー１８によりランド１
９のパターンを形成した例について説明したが、スルー
ホールでなく、表層配線およびビアを形成して内層配線
してもよい。このように構成された回路基板１５への半
導体素子３８の実装は、上記実施形態のように、チップ
マウンタにより自動的にマウントたとえば、はんだ付け
実装できる。このチップマウンタにより自動的にマウン
トする工程は、上記実施形態と同様であるため、その説
明を省略する。

【００４７】上記実施形態では、電子部品として集積回
路素子の実施形態の実装について説明したが、電子部品
であれば、抵抗、コンデンサ、コイル、コネクタなどの
実装に適用しても同様な作用効果が得られることは、説
明するまでもないことである。

【００４８】

【発明の効果】以上説明したようにこの発明によれば、
電子部品を実装する回路基板の端子パターンの少なくと
も一つの端子について他の端子より小さく構成し、この
端子を位置合わせ用として実用することにより電極ピン
間隔が狭小化し、電極ピンが細線化し、電極ピンが多ピ
ン化する電子部品の実装を高精度に実施できる効果があ
る。

【図面の簡単な説明】

【図１】この発明の電子回路装置の１実施形態を説明す
るための図である。

【図２】図１の回路基板を位置合わせして半導体素子を
実装するためのチップマウンタの平面図である。

【図３】図１の回路基板に設けられるランドパタ−ンの
他の実施形態を説明するための図である。

【図４】図１の電子回路装置の他の実施形態を説明する
ための図である。

【図５】従来の電子回路装置を説明するための図であ
る。

【図６】図５の他の従来例を説明するための図である。

【符号の説明】

１、３８……ＶＬＳＩ素子（半導体装置） ２、２３……半導体チップ ３、３１、３６、４３……電極リ−ド（ピン） ４、……パッケ−ジ ５、１５……回路基板 ６、８、１９……ランド １６……配線回路 １７……ランドパターン １８……ランドスルー ２１……回路基板ストッカ ２２……ロボット ２３……チップマウンタ ２４……ステ−ジ ２５……トレイ ２６……粗位置合わせテ−ブル ２７……粗位置合わせ用カメラ ３１……シリコンウエハ ３２……窒化シリコン層 ３３……ポリイミド層 ３４、３５……銅層 ３６……バリアメタル ３７……はんだバンプ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の電極ピンが設けられた電子部品
   と、 この電子部品の各電極ピンが実装される位置に夫々対応
   してランド列が設けられた回路基板と、 この回路基板の上記ランド列のうち少なくとも一つのラ
   ンドは他のランドより小さい前記実装時の位置決めラン
   ドとを具備してなることを特徴する電子回路装置。
2. 【請求項２】 複数の電極ピンが設けられた電子部品
   と、 この電子部品の各電極ピンが実装される位置に夫々対応
   してランド列が設けられた回路基板と、 この回路基板の上記ランドのうち少なくとも一つのラン
   ドは他のランドより上記電極ピンの大きさに近い大きさ
   の前記実装時の位置決めランドとを具備してなることを
   特徴する電子回路装置。
3. 【請求項３】 複数の電極ピンが設けられた集積回路素
   子と、 この集積回路素子の各電極ピンが実装される位置に夫々
   対応してランド列が設けられた回路基板と、 この回路基板の上記ランドのうち少なくとも一つのラン
   ドのランド幅は上記電極ピンのピン幅よりやや大きくし
   た前記実装時の位置決めランドとを具備してなることを
   特徴する電子回路装置。
4. 【請求項４】 請求項１乃至請求項３何れか記載の電子
   回路装置において、前記位置決めランドはランド列のう
   ち端部又は中間部に位置する少なくとも一つのランドで
   あることを特徴とする電子回路装置。
5. 【請求項５】 回路基板の電子部品実装用ランド列の内
   少なくとも一つのランドの大きさを小さくしたランド列
   を回路基板に形成する工程と、 前記小さく形成されたランドをターゲットにして回路基
   板の位置決めする工程と、 この位置決めされた前記回路基板に前記電子部品を実装
   する工程と、 を具備してなることを特徴する電子回路装置の製造方
   法。
6. 【請求項６】 請求項５記載の電子回路装置の製造方法
   において、実装する工程ははんだ付け工程であることを
   特徴とする電子回路装置の製造方法。