CN106601707A - 具有重分配线的半导体器件 - Google Patents

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Abstract

具有重分配线的半导体器件。一种半导体器件包括：半导体芯片，所述半导体芯片具有第一表面、第二表面和多条信号线，接合焊盘位于所述第一表面上方，所述第二表面与所述第一表面相反，所述多条信号线形成在所述第一表面上方并在第一方向上延伸；多条重分配线，所述多条重分配线形成在所述第一表面上方，具有电联接至所述半导体芯片的所述接合焊盘的一组端部，并且在与所述第一方向倾斜的方向上延伸；以及多个重分配焊盘，所述多个重分配焊盘设置在所述第一表面上方，并且与所述重分配线的与所述一组端部相反的另一组端部电联接。

Description

具有重分配线的半导体器件
技术领域
各种实施方式总体上涉及半导体技术，且更具体地，涉及具有重分配线的半导体器件。
背景技术
半导体器件中出现的故障模式存在各种类型。由电现象而导致的故障模式包括电过载(electrical overstress,EOS)和静电放电(ESD)。
ESD现象是指由于静电流动而发生的现象。由ESD现象而导致的静电流可能被施加至半导体器件中的二极管或晶体管，并且损坏这些元件的功能。也就是说，由于静电而导致的高电流被施加在二极管的PN结之间并且引发结穿刺(junction spike)，或损坏晶体管的栅极介电层并且使栅极、漏极和源极短路，由此使元件的可靠性显著下降。
ESD现象根据静电产生的原因而被分类为人体模型(HBM)、机器模型(MM)和带电器件模型(CDM)。HBM表示在带电人体中产生的静电经由半导体器件中的元件被瞬间释放并损坏该元件的现象。MM表示在带电机器中产生的静电经由半导体器件中的元件被瞬间释放并损坏该元件的现象。CDM表示在制造半导体器件的过程中在该半导体器件中积累的静电通过利用外部导体接地而被瞬间释放并损坏该半导体器件中的元件的现象。
在CDM中，由于半导体器件自身被充入半导体器件中的电荷击穿，所以CDM对产品的可靠性施加显著的影响。因此，半导体器件制造商正在不断地做出努力以经由电荷放电建模来测量CDM特性，并由此确保客户要求水平的CDM特性。
发明内容
在一种实施方式中，一种半导体器件可以包括：半导体芯片，所述半导体芯片具有第一表面、第二表面和多条信号线，接合焊盘位于所述第一表面上方，所述第二表面与所述第一表面相反，所述多条信号线形成在所述第一表面上方并在第一方向上延伸。所述半导体器件还可以包括多条重分配线，所述多条重分配线形成在所述第一表面上方，具有电联接至所述接合焊盘的一组端部，并且在与所述第一方向倾斜的方向上延伸。所述半导体器件还可以包括多个重分配焊盘，所述多个重分配焊盘设置在所述第一表面上方，并且与所述重分配线的与所述一组端部相反的另一组端部电联接。
附图说明
图1是示出根据实施方式的半导体器件的示例的表示的顶视图。
图2是沿图1的线A-A’截取的截面图。
图3是示出图2的集成电路的顶视图。
图4是示出图3的子库(sub bank)和列解码器的框图。
图5是示出图4的感测放大器的电路配置的图。
图6是示出包括在图1的半导体芯片中的信号线的顶视图。
图7是示出按照交叠方式的信号线和重分配线的顶视图。
图8是示出包括根据实施方式的半导体器件的电子系统的示例的表示的框图。
图9是示出包括根据实施方式的半导体器件的存储卡的示例的表示的框图。
具体实施方式
下文中，将参照附图通过各种实施方式来描述具有重分配线的半导体器件。
参照图1和图2，实施方式中的半导体器件10可以包括半导体芯片100以及形成在该半导体芯片100上的多条重分配线200和多个重分配焊盘310和320。
为方便说明，将限定第一方向FD和第二方向SD。第一方向FD可以是列方向，即，位线方向。另外，第二方向SD可以是行方向，即，字线方向。
半导体芯片100可以具有第一表面101和与第一表面101相反的第二表面102。半导体芯片100可以具有设置在第一表面101上的多个接合焊盘111和112。接合焊盘111和112可以沿半导体芯片100的第一表面101的中心部分在与第一方向FD垂直的第二方向SD上被布置。半导体芯片100可以是中心焊盘型芯片。另外，半导体芯片100可以是接合焊盘与半导体芯片100的第一表面101的边缘相邻并且沿着该第一表面101的边缘被布置的边缘焊盘型芯片。尽管在实施方式中示出接合焊盘111和112形成在一条线中，但是要注意的是，接合焊盘111和112可以形成在至少两条线中。
半导体芯片100可以包括形成集成电路IC的基本基板(base substrate)120。半导体芯片100也可以包括形成在基本基板120上的互连结构130。
基本基板120可以包括诸如块状硅基板(bulk silicon substrate)的半导体基板。另外，基本基板120可以包括诸如III族、IV族和/或V族元素的其它半导体材料。基本基板120可以具有有源表面121和与有源表面121相反的非有源表面。此外，基本基板120的非有源表面可以是与半导体芯片100的第二表面102基本上相同的表面。半导体芯片100的集成电路IC可以被形成为基本基板120的从有源表面121起的部分深度。
下文将参照图3来描述集成电路IC。
参照图3，集成电路IC可以包括存储单元阵列Bank0至Bank3、多个列解码器141至144以及控制器。
存储单元阵列Bank0至Bank3可以包括在第一方向FD上彼此分开地设置的第一存储库Bank0和Bank1以及第二存储库Bank2和Bank3，且接合焊盘111和112插置在它们之间并且被库地址信号选择性地激活。
第一存储库Bank0和Bank1以及第二存储库Bank2和Bank3中的每一个可以通过被物理地划分为多个子库来设置。在一个实施方式中，第一存储库Bank0和Bank1可以包括在第二方向SD上设置的第一子库Bank0和第二子库Bank1。此外，第二存储库Bank2和Bank3可以包括在第二方向SD上设置的第三子库Bank2和第四子库Bank3。
第一行解码器151可以对应于第一子库Bank0。此外，第二行解码器152可以对应于第二子库Bank1。第一行解码器151和第二行解码器152可以被设置在第一子库Bank0与第二子库Bank1之间。另外，第三行解码器153可以对应于第三子库Bank2。另外，第四行解码器154可以对应于第四子库Bank3。第三行解码器153和第四行解码器154可以设置在第三子库Bank2与第四子库Bank3之间。
第一行解码器151至第四行解码器154中的每一个通过将从控制器提供的行地址解码来生成解码的行地址。另外，第一行解码器151至第四行解码器154中的每一个基于所解码的行地址来生成用于控制对与其对应的子库的字线的选择的字线驱动信号。
列解码器141至144可以包括分别与第一子库Bank0至第四子库Bank3对应的第一列解码器至第四列解码器。当在第一方向FD上观看时，第一列解码器141至第四列解码器144中的每一个可以与对应于其的子库并排设置，与接合焊盘111和112相邻。第一列解码器141至第四列解码器144中的每一个可以通过将从控制器提供的列地址解码来生成解码的列地址。另外，第一列解码器141至第四列解码器144中的每一个可以基于所解码的列地址来生成用于控制对与其对应的子库的位线的选择的列选择信号。
控制器可以响应于从外部设备或源输入的地址信号来生成行地址和列地址。第一子库Bank0至第四子库Bank3可以包括多个存储单元。第一子库Bank0至第四子库Bank3可以响应于从第一列解码器141至第四列解码器144提供的列选择信号和从第一行解码器151至第四行解码器154提供的字线驱动信号来操作。以下将参照图4来描述子库Bank0至Bank3的构造。
参照图4，描述了示出图3的子库和列解码器的图。具体地，图4示出了图3的第一子库Bank0和第一列解码器141。其余的子库Bank1至Bank3和其余的列解码器142至144以与图4中示出的第一子库Bank0和第一列解码器141类似的方式实现。
在图4中，第一子库Bank0可以具有多个单元垫180和多个位线感测放大器块190重复地设置在第一方向FD上的结构。位线感测放大器块190可以分别设置在各个单元垫180的左侧和右侧。为了使位线感测放大器块190的效率最大化并且减小芯片面积，第一子库Bank0可以具有共享的位线感测放大器结构，在该共享的位线感测放大器结构中，一个位线感测放大器块190被共同用于设置在其左侧和右侧的单元垫180。
在多个单元垫180的每一个中，可以形成在第一方向FD上延伸的多条位线BL、在第二方向SD上延伸的多条字线WL和设置在位线BL与字线WL的交叉处的多个存储单元MC。存储单元MC可以是DRAM单元，各个DRAM单元由一个晶体管T和一个电容器C构造，并且半导体芯片100可以是DRAM芯片。
参考标号S/A表示包括在位线感测放大器块190中的感测放大器。各个位线感测放大器块190可以包括布置在第二方向SD上的多个感测放大器S/A。
当在第一方向FD上观看时，第一列解码器141可以与第一子库Bank0并排设置。第一列解码器141可以通过将从控制器提供的列地址信号解码来生成解码的列地址，并且基于解码的列地址来生成列选择信号。
参照图5，描述了示出图4的第一子库Bank0的一部分的电路图。
图5中所示的参考标号YI表示用于传送由第一列解码器141(参见图4)生成的列选择信号的列选择线。列选择线YI可以在第一方向FD上延伸。
在图5中，感测放大器S/A可以包括列选择部191和位线感测放大器192。包括在列选择部191中的列选择晶体管Tyi和TyiB可以电联接在本地输入/输出线LIO和LIOB与位线BL和BLB之间。列选择晶体管Tyi和TyiB可以响应于经由列选择线YI提供的列选择信号来选择位线BL和BLB，并且将所选择的位线BL和BLB与本地输入/输出线LIO和LIOB电联接。本地输入/输出线LIO和LIOB可以将位线BL和BLB与全局输入/输出线电联接。另外，本地输入/输出线LIO和LIOB可以在第一方向FD上延伸。
位线感测放大器192可以放大从单元垫180输出的数据并且将放大的数据传送至本地输入/输出线LIO和LIOB。在另选实施方式中，位线感测放大器192可以将经由本地输入/输出线LIO和LIOB输入的数据传送至单元垫180。
尽管在以上参照图3至图5所述的实施方式中，作为示例示出了半导体芯片100是DRAM芯片，但是要注意的是，实施方式并不限于这种示例。半导体芯片100可以是诸如NAND芯片和MRAM芯片的其它种类的存储器芯片，并且集成电路的配置可以根据芯片的种类而改变。例如，尽管未示出半导体芯片100是NAND芯片，但是半导体芯片100的集成电路IC还可以包括具有由漏极选择晶体管构造的多个单元串的存储单元阵列。集成电路IC还可以包括在位线与源极线之间串联地电联接的多个闪存单元和源极选择晶体管、相对于存储单元阵列在列方向上设置并且生成用于控制对存储单元阵列的位线的选择的列选择信号的列解码器。集成电路IC也可以包括设置在存储单元阵列与列解码器之间并且响应于列选择信号来控制位线与本地输入/输出线之间的电联接的页面缓冲器(page buffer)。集成电路IC还可以包括生成用于控制对存储单元阵列的字线的选择的字线驱动信号的行解码器。
再来参照图2，互连结构130可以包括形成在基本基板120的有源表面121上的一个或更多个布线层。互连结构130可以包括与集成电路IC电联接的多条金属线M1、M2和M3。在一个实施方式中，互连结构130具有TLM(三层金属)结构。互连结构130包括设置有第一金属线M1的第一布线层。互连结构130还包括形成在第一布线层上方并且设置有第二金属线M2的第二布线层。互连结构130还包括形成在第二布线层上方并且设置有第三金属线M3的第三布线层。
互连结构130还可以包括形成在布线层之间并且使形成在不同布线层中的金属线M1、M2和M3彼此绝缘的多个层间介电层161、162和163。互连结构130还可以包括穿过层间介电层161、162和163并且将形成在不同布线层中的金属线M1、M2和M3电联接的导电通孔VIA。金属线M1、M2和M3以及导电通孔VIA可以由包括铜、铝或另一金属的合金形成，并且可以通过使用镶嵌工艺(damascene process)来形成。
接合焊盘111和112可以形成在互连结构130的最上布线层中。供参考，图2作为沿图1的线A-A’截取的截面图仅示出了接合焊盘111，没有示出接合焊盘112，要理解的是，不仅接合焊盘111而且接合焊盘112也被形成在互连结构130的最上布线层中。
覆盖形成在最上布线层中的金属线M3并且暴露出接合焊盘111和112的保护层170可以形成在最上层间介电层163上。保护层170的作为半导体芯片100的最上层的顶表面可以是与半导体芯片100的第一表面101基本相同的表面。
半导体芯片100的互连结构130可以包括在第一方向FD上延伸的信号线。
以下将参照图6来描述这些信号线的构造。
参照图6，信号线YL可以在第一方向FD上从半导体芯片100的设置有接合焊盘111和112的中心部分延伸至半导体芯片100的边缘。信号线YL可以布置在与第一方向FD垂直的第二方向SD上。信号线YL可以设置在半导体芯片100的整个表面上方。信号线YL可以具有预定宽度和预定间距。
信号线YL可以设置在图2中所示的互连结构130的最上布线层中，即，在与第三金属线M3相同的层中。然而，要注意的是，实施方式不限于这种配置。信号线YL可以设置在位于最上布线层下方的布线层中。另外，信号线YL可以按照在至少两个布线层中被分配的方式来设置。
信号线YL可以是用于将由列解码器141至144生成的列选择信号传送至第一子库Bank0至第四子库Bank3的列选择线YI(参见图5)。此外，信号线YL可以是将位线与全局输入/输出线电联接的本地输入/输出线LIO和LIOB(参见图5)。
再来参照图1和图2，重分配线200可以设置在半导体芯片100的第一表面101上。重分配线200可以具有分别电联接至接合焊盘111和112的一组端部。重分配线200可以具有与这一组端部相反并且设置在半导体芯片100的第一表面101的边缘上的另一组端部。
重分配焊盘310和320可以形成在半导体芯片100的第一表面101上以与重分配线200的另一组端部电联接。在一个实施方式中，重分配焊盘310和320布置在第二方向SD上，沿着半导体芯片100的边缘并且与半导体芯片100的边缘相邻。
随着接合焊盘的数量由于集成度和多功能性的提高而增加，与接合焊盘对应的重分配焊盘的数量也增加。具体地，在通过使用形成在单个层中的重分配线将接合焊盘与重分配焊盘电联接的情况下，如果重分配焊盘被设置为在第一方向FD上与对应于它们的接合焊盘对齐，则可以在有限的引脚尺寸(footprint)内设置最大数量的重分配焊盘。在这种情况下，将重分配焊盘与接合焊盘电联接的重分配线被结构化为在第一方向FD上延伸。
但是，由于在第一方向FD上延伸的多条信号线分布在半导体芯片100的上方，所以当重分配线在第一方向FD上形成时，重分配线和信号线彼此交叠。重分配线和信号线彼此交叠，并且介电层插置在重分配线与信号线之间。因此，可以通过重分配线、信号线和插置在它们之间的介电层而形成电容器。当在制造半导体芯片100期间电压被施加至重分配线和信号线时，在该电容器中累积电荷。所累积的电荷在半导体芯片100与外部的地接触的瞬间被释放。在该瞬间产生的高电流能造成对半导体芯片100的内部电路的永久性损伤。换言之，如果重分配线与信号线之间的交叠面积很大，则CDM特性可能会下降。为了提高CDM特性，必须减小重分配线与信号线之间的交叠面积。
参照图7，根据实施方式的重分配线200形成在与信号线YL的延伸方向(即，第一方向FD)倾斜的方向上。由于重分配线200形成在与第一方向FD倾斜的方向上，所以重分配线200中的至少一条可以与信号线YL中的至少一条交叉。
根据上述实施方式，重分配线200和信号线YL仅在重分配线200与信号线YL交叉的交叉点CR处彼此交叠。因此，可以使在重分配线200与信号线YL之间的交叠部分处充入的电荷量最小化。此外，可以提高CDM特性。
如果重分配线200形成在与第一方向FD倾斜的方向上，则当与重分配线200形成在第一方向FD上的情况相比时，重分配焊盘310和320之间的间隔增大。因此，在该条件下，需要用于设置重分配焊盘的较大空间，由此可能会增大半导体芯片100的尺寸。为了防止半导体芯片100的尺寸增大，必须使用数量小于接合焊盘111和112的数量的重分配焊盘来设计半导体芯片100。
再来参照图1，半导体芯片100的接合焊盘111和112可以包括多个输入焊盘和多个输出焊盘。输入焊盘可以包括用于输入芯片选择信号(CS)的CS焊盘、用于输入时钟使能信号(CKE)的CKE焊盘、用于输入测试信号(ZQ)的ZQ焊盘、用于输入终端控制信号(ODT)的ODT焊盘、用于输入地址信号(ADD)的ADD焊盘、用于输入时钟信号(CK)的CK焊盘、用于输入库地址信号(BA)的BA焊盘、用于输入列地址选通信号(CAS)的CAS焊盘、用于输入行地址选通信号(RAS)的RAS焊盘、用于输入供电电压(VDD)的VDD焊盘、用于输入接地电压(VSS)的VSS焊盘等。具体地，VDD焊盘和VSS焊盘可以通过半导体芯片100中的至少两个焊盘来设置。
在半导体芯片100的接合焊盘111和112中，存在可以与其它接合焊盘电联接而不会造成任何问题的一个或更多个接合焊盘。这些接合焊盘可以包括VDD焊盘或VSS焊盘。包括在半导体芯片100中的VDD焊盘可以彼此电联接，而不会产生任何问题。此外，包括在半导体芯片100中的VSS焊盘可以彼此电联接，而不会产生任何问题。除了VDD焊盘和VSS焊盘之外的其余接合焊盘不应与其它接合焊盘电联接，或者应与其它接合焊盘电绝缘。
在以下描述中，为便于说明，应与其它接合焊盘电绝缘的接合焊盘将被定义为第一接合焊盘111。此外，可以与其它接合焊盘电联接而不会产生任何问题的接合焊盘将被定义为第二接合焊盘112。
重分配焊盘310和320可以包括单独的重分配焊盘310和一个或更多个共享的重分配焊盘320，单独的重分配焊盘310与第一接合焊盘111对应，一个或更多个共享的重分配焊盘320中的每一个与两个或更多个第二接合焊盘112共同对应。
单独的重分配焊盘310经由重分配线200分别单独地电联接至第一接合焊盘111。各个共享的重分配焊盘320共同电联接至两个或更多个第二接合焊盘112。各个共享的重分配焊盘320被两个或更多个第二接合焊盘112共享。因此，可以使用数量小于接合焊盘111和112的数量的重分配焊盘来设计半导体芯片100。
再来参照图2，覆盖重分配线200并且暴露出重分配焊盘310和320的介电层图案400可以额外地形成在半导体芯片100的第一表面101上。
上述半导体器件可以被应用于各种电子系统和半导体封装模块。
参照图8，根据实施方式的半导体器件可以被应用于电子系统710。电子系统710可以包括控制器711、输入/输出单元712和存储器713。控制器711、输入/输出单元712和存储器713可以经由总线715彼此电联接。因此，总线715提供数据移动路径。
例如，控制器711可以包括至少一个微处理器、至少一个数字信号处理器、至少一个微控制器和能够执行与这些部件相同的功能的至少一个逻辑电路。存储器713可以包括根据实施方式的半导体器件。输入/输出单元712可以包括选自键区、键盘、显示装置、触摸屏等中的至少一个。存储器713作为用于存储数据的装置可以存储要由控制器711等执行的数据和/或命令。
存储器713可以包括诸如DRAM的易失性存储器件和/或诸如闪存的非易失性存储器件。例如，闪存可以被安装至诸如移动终端或台式计算机的信息处理系统。闪存可以被配置为固态硬盘(SSD)。在这种情况下，电子系统710可以在闪存系统中稳定地存储大量数据。
电子系统710还可以包括设置为能够向通信网络发送数据和从通信网络接收数据的接口714。接口714可以是有线或无线类型。例如，接口714可以包括天线、有线收发器或无线收发器。
电子系统710可以被理解为移动系统、个人计算机、用于工业用途的计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板电脑、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一种。
在电子系统710是能够执行无线通信的装置的情况下，电子系统710可以用于诸如CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)和Wibro(无线宽带互联网)的通信系统中。
参照图9，根据实施方式的半导体器件可以按照存储卡800的形式而设置。例如，存储卡800可以包括诸如非易失性存储装置的存储器810以及存储器控制器820。存储器810和存储器控制器820可以存储数据或读取存储的数据。
存储器810可以包括应用了根据实施方式的半导体器件的非易失性存储装置中的至少任一种。另外，存储器控制器820可以响应于来自主机830的读/写请求来控制存储器810读取存储的数据或存储数据。
尽管上文已描述了各种实施方式，但本领域技术人员将理解的是，所述实施方式仅是通过示例的方式来描述的。因此，本文中所述的半导体芯片模块和包括该半导体芯片模块的半导体器件不应基于上述实施方式而被限制。
相关申请的交叉引用
本申请要求于2015年10月19日在韩国知识产权局提交的韩国专利申请No.10-2015-0145251的优先权，将其整体通过引用并入本文。

Claims (21)

1.一种半导体器件，该半导体器件包括：
半导体芯片，所述半导体芯片具有第一表面、第二表面和多条信号线，接合焊盘位于所述第一表面上方，所述第二表面与所述第一表面相反，所述多条信号线形成在所述第一表面上方并在第一方向上延伸；
多条重分配线，所述多条重分配线形成在所述第一表面上方，具有电联接至所述接合焊盘的一组端部，并且在与所述第一方向倾斜的方向上延伸；以及
多个重分配焊盘，所述多个重分配焊盘设置在所述第一表面上方，并且与所述重分配线的与所述一组端部相反的另一组端部电联接。
2.根据权利要求1所述的半导体器件，其中，所述信号线具有预定宽度和预定间距，并且被布置在与所述第一方向垂直的第二方向上。
3.根据权利要求1所述的半导体器件，其中，所述半导体芯片包括：
基本基板；
集成电路，所述集成电路形成在所述基本基板中；以及
互连结构，所述互连结构形成在所述基本基板上方，并且具有包括设置有所述信号线的布线层的一个或更多个布线层。
4.根据权利要求3所述的半导体器件，其中，所述互连结构包括两个或更多个布线层，并且所述信号线被设置在所述两个或更多个布线层中的最上布线层中。
5.根据权利要求3所述的半导体器件，其中，所述互连结构包括两个或更多个布线层，并且所述信号线通过被分配在所述两个或更多个布线层中的至少两个布线层内来被设置。
6.根据权利要求3所述的半导体器件，其中，所述互连结构包括两个或更多个布线层，并且所述接合焊盘被设置在所述两个或更多个布线层中的最上布线层内。
7.根据权利要求3所述的半导体器件，其中，所述集成电路包括：
存储单元阵列，所述存储单元阵列包括位线、与所述位线垂直地延伸的字线和设置在所述位线与所述字线的交叉处的多个存储单元；以及
列解码器，所述列解码器被配置为生成用于控制对所述位线的选择的列选择信号。
8.根据权利要求7所述的半导体器件，其中，所述位线在所述第一方向上延伸，并且所述字线在与所述第一方向垂直的第二方向上延伸。
9.根据权利要求7所述的半导体器件，其中，所述存储单元阵列和所述列解码器被布置在所述第一方向上。
10.根据权利要求7所述的半导体器件，其中，所述存储单元阵列还包括列选择晶体管，所述列选择晶体管被电联接在所述位线与本地输入/输出线之间，响应于所述列选择信号来选择位线，并且将所选择的位线与所述本地输入/输出线电联接。
11.根据权利要求10所述的半导体器件，其中，所述信号线包括用于将由所述列解码器生成的所述列选择信号传送至所述列选择晶体管的列选择线。
12.根据权利要求10所述的半导体器件，其中，所述信号线包括所述本地输入/输出线。
13.根据权利要求1所述的半导体器件，其中，所述接合焊盘沿着所述第一表面的中心部分被布置，并且所述重分配焊盘靠近所述第一表面的边缘并且沿着所述第一表面的边缘被布置。
14.根据权利要求1所述的半导体器件，其中，所述重分配焊盘被布置在与所述第一方向垂直的第二方向上。
15.根据权利要求1所述的半导体器件，其中，所述重分配线被设置在单个层中。
16.根据权利要求1所述的半导体器件，其中，所述信号线中的至少一条与所述重分配线中的至少一条交叉，并且所述信号线和所述重分配线仅在它们彼此交叉的交叉点处交叠。
17.根据权利要求1所述的半导体器件，所述半导体器件还包括：
介电层图案，所述介电层图案覆盖所述重分配线并暴露所述重分配焊盘，并且被形成在所述半导体芯片的所述第一表面上。
18.根据权利要求1所述的半导体器件，其中，所述重分配焊盘包括：
一个或更多个共享的重分配焊盘，所述一个或更多个共享的重分配焊盘中的每一个共同电联接至所述接合焊盘中的两个或更多个；以及
多个单独的重分配焊盘，所述多个单独的重分配焊盘单独地电联接至不与所述一个或更多个共享的重分配焊盘电联接的接合焊盘。
19.根据权利要求18所述的半导体器件，其中，所述接合焊盘包括：
第一接合焊盘，所述第一接合焊盘经由所述重分配线与所述单独的重分配焊盘电联接；以及
第二接合焊盘，所述第二接合焊盘经由所述重分配线与所述共享的重分配焊盘电联接。
20.根据权利要求19所述的半导体器件，其中，所述第二接合焊盘包括用于输入接地电压的输入焊盘或用于输入供电电压的输入焊盘。
21.根据权利要求1所述的半导体器件，其中，一个或更多个所述重分配焊盘的数量小于所述接合焊盘的数量。
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