CN110060970A - 包括平行布置的焊盘的半导体存储器 - Google Patents

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Abstract

一种半导体存储器包括：布置在第一方向上的多个第一焊盘；多个第二焊盘，平行于所述多个第一焊盘且在第一方向上布置；多个第三焊盘，布置在垂直于第一方向的第二方向上；以及多个第四焊盘，布置在第二方向上。半导体存储器还包括在第二方向上从所述多个第一焊盘延伸的第一互连线以及在与第二方向相反的方向上从所述多个第二焊盘延伸的第二互连线，第一互连线连接到所述多个第三焊盘，第二互连线连接到所述多个第四焊盘。

Description

包括平行布置的焊盘的半导体存储器
技术领域
与示例实施方式一致的装置涉及一种半导体电路，更具体地，涉及包括平行布置的焊盘的半导体存储器。
背景技术
半导体存储器通过多个工艺来制造。该多个制造工艺包括沉积或蚀刻绝缘材料、导电材料或半导体材料的工艺。当半导体存储器的管芯被完全制造时，内部焊盘、外部焊盘和后端互连线暴露在半导体存储器的后端上。
内部焊盘与在半导体存储器的管芯内制造的各种元件连接。内部焊盘的位置可以根据半导体存储器的管芯内的元件的布置或配置来确定。外部焊盘形成在通过互连线容易与围绕半导体存储器的管芯的半导体封装连接的位置。
后端互连线将内部焊盘和外部焊盘互连。后端互连线被称为重新分布层(RDL)，因为后端互连线将半导体存储器的管芯的焊盘(即内部焊盘)的位置重新分布(到外部焊盘的位置)。
随着后端互连线的长度的增加，由后端互连线消耗的功率会增加，并且通过后端互连线传输的信号的信号完整性(SI)会降低。因此，对减小后端互连线的长度的研究被始终如一地进行。
发明内容
根据示例实施方式，一种半导体存储器包括：布置在第一方向上的多个第一焊盘；多个第二焊盘，平行于所述多个第一焊盘且在第一方向上布置；多个第三焊盘，布置在垂直于第一方向的第二方向上；以及多个第四焊盘，布置在第二方向上。半导体存储器还包括在第二方向上从所述多个第一焊盘延伸的第一互连线以及从与第二方向相反的方向上从所述多个第二焊盘延伸的第二互连线，第一互连线连接到所述多个第三焊盘，第二互连线连接到所述多个第四焊盘。
根据示例实施方式，一种半导体存储器包括：多个第一焊盘，布置在第一方向上并包括时钟焊盘、第一数据焊盘和第二数据焊盘；以及多个第二焊盘，在第一方向上与所述多个第一焊盘平行地布置并包括第三数据焊盘和第四数据焊盘。半导体存储器还包括：时钟接收器，接收来自时钟焊盘的第一时钟信号；第一写驱动器和第一接收器，通过第一数据焊盘输出或接收第一数据；第二写驱动器和第二接收器，通过第二数据焊盘输出或接收第二数据；第三写驱动器和第三接收器，通过第三数据焊盘输出或接收第三数据；以及第四写驱动器和第四接收器，通过第四数据焊盘输出或接收第四数据。
根据示例实施方式，一种半导体存储器包括：存储单元阵列，包括存储单元；行解码器，通过字线连接到存储单元阵列；写驱动器和感测放大器，通过位线连接到存储单元阵列；以及缓冲器，与写驱动器和感测放大器进行数据通信。半导体存储器还包括：第一至第八数据焊盘，布置在两个平行的行中且在第一方向上，第一至第八数据焊盘包括设置在所述两个平行的行中的第一行中的第一至第四数据焊盘，第一至第八焊盘包括设置在所述两个平行的行中的第二行中的第五至第八数据焊盘；以及第一至第八写驱动器和第一至第八接收器，布置在第一至第八数据焊盘和缓冲器之间并且连接到第一至第八数据焊盘和缓冲器。半导体存储器还包括设置在第一行中的时钟焊盘以及通过时钟焊盘接收时钟信号并将时钟信号发送到第一至第八写驱动器和第一至第八接收器的时钟接收器。半导体存储器还包括：外部焊盘，布置在垂直于第一方向的第二方向上；第一互连线，在第二方向上从时钟焊盘和第一至第四数据焊盘延伸，第一互连线连接到外部焊盘中的相应的第一焊盘；以及第二互连线，在与第二方向相反的方向上从第五至第八数据焊盘延伸，第二互连线连接到外部焊盘中的相应的第二焊盘。
附图说明
图1是根据一示例实施方式的半导体存储器的透视图。
图2是半导体存储器的后端的视图。
图3是根据一示例实施方式的布置在半导体存储器的管芯内并与第一焊盘和第二焊盘连接的元件的图。
图4是根据另一示例实施方式的布置在半导体存储器的管芯内并与第一焊盘和第二焊盘连接的元件的图。
图5是包括与图2至图4的第一焊盘和第二焊盘以及第一接触和第二接触连接的半导体存储器核心的半导体存储器的图。
图6是图3的数据输入/输出端子的应用示例的图。
图7是图4的数据输入/输出端子的应用示例的图。
图8是根据另一示例实施方式的半导体存储器的图。
图9是根据另一示例实施方式的半导体存储器的后端的视图。
图10是根据另一示例实施方式的半导体存储器的后端的视图。
图11是根据另一示例实施方式的半导体存储器的后端的视图。
图12是根据另一示例实施方式的半导体存储器的后端的视图。
具体实施方式
示例实施方式提供了一种用于降低功耗并提高信号完整性的半导体存储器。
图1是根据一示例实施方式的半导体存储器100的透视图。说明性地，半导体存储器100的管芯的形状在图1中示出。图1中示出的半导体存储器100的上表面可以是半导体存储器100的管芯的后端。参照图1，第一外部焊盘120_1至120_m(m：大于1的整数)和第二外部焊盘130_1至130_n(n：大于1的整数)可以布置在半导体存储器100的后端上。
第一外部焊盘120_1至120_m可以布置在该后端的面对第一方向的一侧上。第二外部焊盘130_1至130_n可以布置在该后端的面对与第一方向相反的方向的一侧上。第一外部焊盘120_1至120_m和第二外部焊盘130_1至130_n可以与外部互连线连接以形成半导体封装。
例如，半导体存储器100可以位于封装基板上，并且封装基板的焊盘和第一外部焊盘120_1至120_m和第二外部焊盘130_1至130_n的焊盘可以通过外部互连线互连。第一外部焊盘120_1至120_m和第二外部焊盘130_1至130_n可以设置在外部互连线容易结合的位置处，例如设置在半导体存储器100的后端的边缘区域上。
图2是半导体存储器100的后端的视图。说明性地，为了简化对示例实施方式的精神和范围的描述，在图2中示出与示例实施方式的精神和范围相关的一些焊盘和互连线。然而，除了图2中示出的那些之外的额外的焊盘或互连线可以形成在半导体存储器100的后端上。
参照图2，第一焊盘140_1至140_6可以在第一方向上布置在半导体存储器100的后端上。第二焊盘140_7至140_12可以在第一方向上与第一焊盘140_1至140_6平行地布置在半导体存储器100的后端上。第一焊盘140_1至140_6和第二焊盘140_7至140_12可以布置为彼此面对。
作为第一外部焊盘120_1至120_m的一部分，第三焊盘120_1至120_6和第四焊盘120_7至120_12可以在第二方向上布置在半导体存储器100的后端的面对第一方向的一侧上。第三焊盘120_1至120_6可以分别通过第一互连线160_1至160_6而与第一焊盘140_1至140_6连接。
第四焊盘120_7至120_12可以分别通过第二互连线160_7至160_12而与第二焊盘140_7至140_12连接。第一互连线160_1至160_6和第二互连线160_7至160_12也可以形成在半导体存储器100的后端上。第一互连线160_1至160_6和第二互连线160_7至160_12可以形成再分布层(RDL)。
第一互连线160_1至160_6可以在第二方向上从第一焊盘140_1至140_6延伸。第二互连线160_7至160_12可以在与第二方向相反的方向上从第二焊盘140_7至140_12延伸。也就是，第一互连线160_1至160_6和第二互连线160_7至160_12可以在相反的方向上从第一焊盘140_1至140_6和第二焊盘140_7至140_12延伸。
第一互连线160_1至160_6可以通过在第二方向上从第一焊盘140_1至140_6延伸、在第一方向与第二方向之间的第三方向上倾斜地延伸以及在第一方向上延伸而与第三焊盘120_1至120_6连接(或结合)。
第二互连线160_7至160_12可以通过在与第二方向相反的方向上从第二焊盘140_7至140_12延伸、在与第二方向相反的方向和第一方向之间的第四方向上倾斜地延伸以及在第一方向上延伸而与第四焊盘120_7至120_12连接(或结合)。
例如，第一和第二焊盘140_1至140_12可以包括用于接收时钟信号的时钟焊盘。第一和第二焊盘140_1至140_12可以包括与时钟信号同步地发送或接收信号的焊盘。例如，第一和第二焊盘140_1至140_12可以包括与时钟信号同步地发送和接收数据的数据焊盘。
包括时钟焊盘和数据焊盘的第一和第二焊盘140_1至140_12可以在第一方向上布置成两行，如图2所示。第一和第二焊盘140_1至140_12可以通过在相反的方向上延伸的第一和第二互连线160_1至160_12而连接到第三和第四焊盘120_1至120_12。
当第一和第二焊盘140_1至140_12、第一和第二互连线160_1至160_12以及第三和第四焊盘120_1至120_12如图2所示布置时，可以减小互连线的整个长度，与当互连线在相同的方向上平行地延伸时相比。因此，可以降低半导体存储器100的功耗，并可以提高信号完整性(SI)。
根据高频而周期性地切换的时钟信号会比其它信号消耗更多的功率。与其它信号相比，与时钟信号同步地发送的数据(或另一信号)会消耗更多的功率并要求更高的信号完整性。
因此，当如图2所示布置与时钟信号和与时钟信号同步地发送的数据(或其它信号)相关的焊盘和互连线时，可以进一步降低半导体存储器100的功耗，并且可以进一步提高半导体存储器100的信号完整性。
焊盘130_1至130_12和150_1至150_12以及互连线170_1至170_12可以布置在半导体存储器100的后端的面对与第一方向相反的方向的一侧上。焊盘130_1至130_12和150_1至150_12以及互连线170_1至170_12可以与第三和第四焊盘120_1至120_12、第一和第二焊盘140_1至140_12以及第一和第二互连线160_1至160_12对称。
如上所述，焊盘130_1至130_12和150_1至150_12以及互连线170_1至170_12可以降低功耗并提高信号完整性。省略对焊盘130_1至130_12和150_1至150_12以及互连线170_1至170_12的重复描述。
图3是根据示例实施方式的布置在半导体存储器100的管芯内并与第一和第二焊盘140_1至140_12连接的元件的图。说明性地，在图3中示出数据输入/输出端子200的对应于图2的第一和第二焊盘140_1至140_12的元件。
参照图1至图3，第一接触210_1至210_6可以布置在第一方向上，第二接触210_7至210_12可以与第一接触210_1至210_6平行地布置在第一方向上。
第一接触210_1至210_6和第二接触210_7至210_12可以布置为彼此面对。第一接触210_1至210_6和第二接触210_7至210_12可以在垂直于第一方向和第二方向的第三方向上延伸，并可以分别连接到第一焊盘140_1至140_6和第二焊盘140_7至140_12。
在第一接触210_1至210_6当中，在与第一方向相反的方向上位于最后位置的第一接触210_1可以连接到用于输出第一数据信号DQ0的第一写驱动器WD 220_1W和用于接收第一数据信号DQ0的第一接收器REC 220_1R。第一写驱动器220_1W可以通过与其相关的第一接触210_1、第一焊盘140_1和第三焊盘120_1输出第一数据信号DQ0。
第一接收器220_1R可以接收通过与其相关的第三焊盘120_1、第一互连160_1、第一焊盘140_1和第一接触210_1发送的第一数据信号DQ0。例如，第一接收器220_1R可以通过对第一数据信号DQ0采样来接收第一数据信号DQ0。第一焊盘140_1可以是第一数据焊盘。
与第一接触210_1类似，与第一接触210_1相邻的第一接触210_2可以连接到用于输出第二数据信号DQ1的第二写驱动器220_2W和用于接收第二数据信号DQ1的第二接收器220_2R。第一焊盘140_2可以是第二数据焊盘。
与第一接触210_2相邻的第一接触210_3可以连接到用于输出第三数据信号DQ2的第三写驱动器220_3W和用于接收第三数据信号DQ2的第三接收器220_3R。第一焊盘140_3可以是第三数据焊盘。与第一接触210_3相邻的第一接触210_4可以连接到用于输出第四数据信号DQ3的第四写驱动器220_4W和用于接收第四数据信号DQ3的第四接收器220_4R。第一焊盘140_4可以是第四数据焊盘。
与第一接触210_4相邻的第一接触210_5可以连接到用于输出数据掩码反转信号DMI的数据掩码写驱动器220_5W和用于接收数据掩码反转信号DMI的数据掩码接收器220_5R。第一焊盘140_5可以是数据掩码反转焊盘。
与第一接触210_5相邻的第一接触210_6可以连接到用于接收第一时钟信号WCK1的时钟接收器220_6。第一焊盘140_6可以是时钟焊盘。当数据存储在半导体存储器100中时或者当数据从半导体存储器100读出时，第一时钟信号WCK1可以切换。
在第二接触210_7至210_12当中，在第一方向上位于最后位置的第二接触210_7可以连接到用于输出数据选通反转信号/RDQS的数据选通反转信号发生器220_7。第二焊盘140_7可以是数据选通反转焊盘。数据选通反转信号/RDQS可以是当数据在从半导体存储器100读出时切换的读数据选通信号。
与第二接触210_7相邻的第二接触210_8可以连接到用于输出数据选通信号RDQS的数据选通信号发生器220_8。第二焊盘140_8可以是数据选通焊盘。数据选通信号RDQS可以是当数据从半导体存储器100读出时切换的读数据选通信号。数据选通信号RDQS可以是数据选通反转信号/RDQS的互补信号。
与第二接触210_8相邻的第二接触210_9可以连接到用于输出第五数据信号DQ4的第五写驱动器220_9W和用于接收第五数据信号DQ4的第五接收器220_9R。第二焊盘140_9可以是第五数据焊盘。与第二接触210_9相邻的第二接触210_10可以连接到用于输出第六数据信号DQ5的第六写驱动器220_10W和用于接收第六数据信号DQ5的第六接收器220_10R。第二焊盘140_10可以是第六数据焊盘。
与第二接触210_10相邻的第二接触210_11可以连接到用于输出第七数据信号DQ6的第七写驱动器220_11W和用于接收第七数据信号DQ6的第七接收器220_11R。第二焊盘140_11可以是第七数据焊盘。与第二接触210_11相邻的第二接触210_12可以连接到用于输出第八数据信号DQ7的第八写驱动器220_12W和用于接收第八数据信号DQ7的第八接收器220_12R。第二焊盘140_12可以是第八数据焊盘。
时钟接收器220_6可以将接收的第一时钟信号WCK1输出到数据选通反转信号发生器220_7和第一放大器230。数据选通反转信号发生器220_7可以与第一时钟信号WCK1同步地产生并输出数据选通反转信号/RDQS。
第一放大器230可以输出通过放大第一时钟信号WCK1而获得的第二时钟信号WCK2。例如，第一放大器230可以是恢复第一时钟信号WCK1的强度、时序或波形的中继器。第一放大器230可以将第二时钟信号WCK2输出到数据掩码写驱动器220_5W、数据掩码接收器220_5R、数据选通信号发生器220_8和第二放大器240。
数据掩码写驱动器220_5W可以与第二时钟信号WCK2同步地输出数据掩码反转信号DMI。数据掩码接收器220_5R可以与第二时钟信号WCK2同步地接收数据掩码反转信号DMI。数据选通信号发生器220_8可以与第二时钟信号WCK2同步地产生并输出数据选通信号RDQS。
第二放大器240可以输出通过放大第二时钟信号WCK2获得的第三时钟信号WCK3。例如，第二放大器240可以是恢复第二时钟信号WCK2的强度、时序或波形的中继器。第二放大器240可以将第三时钟信号WCK3输出到第四写驱动器220_4W和第五写驱动器220_9W、第四接收器220_4R和第五接收器220_9R以及第三放大器250。
第四写驱动器220_4W和第五写驱动器220_9W可以分别与第三时钟信号WCK3同步地输出第四数据信号DQ3和第五数据信号DQ4。第四接收器220_4R和第五接收器220_9R可以分别与第三时钟信号WCK3同步地接收第四数据信号DQ3和第五数据信号DQ4。
第三放大器250可以输出通过放大第三时钟信号WCK3而获得的第四时钟信号WCK4。例如，第三放大器250可以是恢复第三时钟信号WCK3的强度、时序或波形的中继器。第三放大器250可以将第四时钟信号WCK4输出到第三写驱动器220_3W和第六写驱动器220_10W、第三接收器220_3R和第六接收器220_10R、以及第四放大器260。
第三写驱动器220_3W和第六写驱动器220_10W可以分别与第四时钟信号WCK4同步地输出第三数据信号DQ2和第六数据信号DQ5。第三接收器220_3R和第六接收器220_10R可以分别与第四时钟信号WCK4同步地接收第三数据信号DQ2和第六数据信号DQ5。
第四放大器260可以输出通过放大第四时钟信号WCK4而获得的第五时钟信号WCK5。例如，第四放大器260可以是恢复第四时钟信号WCK4的强度、时序或波形的中继器。第四放大器260可以将第五时钟信号WCK5输出到第二写驱动器220_2W和第七写驱动器220_11W、第二接收器220_2R和第七接收器220_11R、以及第五放大器270。
第二写驱动器220_2W和第七写驱动器220_11W可以分别与第五时钟信号WCK5同步地输出第二数据信号DQ1和第七数据信号DQ6。第二接收器220_2R和第七接收器220_11R可以分别与第五时钟信号WCK5同步地接收第二数据信号DQ1和第七数据信号DQ6。
第五放大器270可以输出通过放大第五时钟信号WCK5获得的第六时钟信号WCK6。例如，第五放大器270可以是恢复第五时钟信号WCK5的强度、时序或波形的中继器。第五放大器270可以将第六时钟信号WCK6输出到第一写驱动器220_1W和第八写驱动器220_12W以及第一接收器220_1R和第八接收器220_12R。
第一写驱动器220_1W和第八写驱动器220_12W可以分别与第六时钟信号WCK6同步地输出第一数据信号DQ0和第八数据信号DQ7。第一接收器220_1R和第八接收器220_12R可以分别与第六时钟信号WCK6同步地接收第一数据信号DQ0和第八数据信号DQ7。
当与时钟信号WCK1、WCK2、WCK3、WCK4、WCK5或WCK6同步的元件和与其相关的元件如图3所示平行地布置成两行时，由时钟接收器220_6输出的第一时钟信号WCK1、或者由放大器230或240放大的时钟信号WCK2或WCK3可以由布置成两行的元件共用。
因此，与当与时钟信号同步的元件和与其相关的元件布置成一行时相比，可以减少时钟信号WCK1或WCK2的放大器的数量。也就是，可以降低半导体存储器100的制造成本。
由相邻的元件共用时钟信号WCK1、WCK2或WCK3可以减小用于传输时钟信号的信号线的整个长度。由于用于时钟信号的信号线的整个长度减小，可以降低时钟信号的功耗。也就是，可以降低半导体存储器100的功耗。
与图2的焊盘150_1至150_12对应的元件可以与图3所示的元件对称。省略与焊盘150_1至150_12相关的元件的重复描述。
图4是根据另一示例实施方式的布置在半导体存储器100的管芯内并与第一和第二焊盘140_1至140_12连接的元件的图。说明性地，在图4中示出数据输入/输出端子200的对应于图2的第一和第二焊盘140_1至140_12的元件。
参照图1、图2和图4，第一接触210_1至210_6可以布置在第一方向上，第二接触210_7至210_12可以与第一接触210_1至210_6平行地布置在第一方向上。
第一接触210_1至210_6和第二接触210_7至210_12可以布置为彼此面对。第一接触210_1至210_6和第二接触210_7至210_12可以在垂直于第一方向和第二方向的第三方向上延伸，并可以分别连接到第一焊盘140_1至140_6和第二焊盘140_7至140_12。
如以上参照图3所述，第一写驱动器220_1W和第一接收器220_1R、第二写驱动器220_2W和第二接收器220_2R、第三写驱动器220_3W和第三接收器220_3R以及第四写驱动器220_4W和第四接收器220_4R可以分别与第一接触210_1至210_4相关联地布置。数据掩码写驱动器220_5W和数据掩码接收器220_5R以及时钟接收器220_6可以与第一接触210_5和210_6相关联地布置。
数据选通反转信号发生器220_7和数据选通信号发生器220_8可以与第二接触210_7和210_8相关联地布置。第五写驱动器220_9W和第五接收器220_9R、第六写驱动器220_10W和第六接收器220_10R、第七写驱动器220_11W和第七接收器220_11R、以及第八写驱动器220_12W和第八接收器220_12R可以分别与第二接触210_9至210_12相关联地布置。
第一放大器230和第二放大器240可以被布置。图4的数据输入/输出端子200可以包括比图3的放大器少的放大器。在图4中，与图3中相比，更多相邻的元件可以共用时钟信号WCK1、WCK2或WCK3。
数据掩码写驱动器220_5W可以与第一时钟信号WCK1同步地输出数据掩码反转信号DMI。数据掩码接收器220_5R可以与第一时钟信号WCK1同步地接收数据掩码反转信号DMI。数据选通反转信号发生器220_7可以与第一时钟信号WCK1同步地产生并输出数据选通反转信号/RDQS。
数据选通信号发生器220_8可以与第一时钟信号WCK1同步地产生并输出数据选通信号RDQS。第一放大器230可以输出通过放大第一时钟信号WCK1获得的第二时钟信号WCK2。例如，第一放大器230可以是恢复第一时钟信号WCK1的强度、时序或波形的中继器。
第一放大器230可以输出第二时钟信号WCK2到第三至第六写驱动器220_3W、220_4W、220_9W和220_10W、第三至第六接收器220_3R、220_4R、220_9R和220_10R以及第二放大器240。第三至第六写驱动器220_3W、220_4W、220_9W和220_10W可以分别与第二时钟信号WCK2同步地输出第三至第六数据信号DQ2至DQ5。
第三至第六接收器220_3R、220_4R、220_9R和220_10R可以分别与第二时钟信号WCK2同步地接收第三数据信号DQ2至第六数据信号DQ5。第二放大器240可以输出通过放大第二时钟信号WCK2获得的第三时钟信号WCK3。例如，第二放大器240可以是恢复第二时钟信号WCK2的强度、时序或波形的中继器。
第二放大器240可以输出第三时钟信号WCK3到第一写驱动器220_1W、第二写驱动器220_2W、第七写驱动器220_11W和第八写驱动器220_12W以及第一接收器220_1R、第二接收器220_2R、第七接收器220_11R和第八接收器220_12R。第一写驱动器220_1W、第二写驱动器220_2W、第七写驱动器220_11W和第八写驱动器220_12W可以分别与第三时钟信号WCK3同步地输出第一数据信号DQ0、第二数据信号DQ1、第七数据信号DQ6和第八数据信号DQ7。
第一接收器220_1R、第二接收器220_2R、第七接收器220_11R和第八接收器220_12R可以分别与第三时钟信号WCK3同步地接收第一数据信号DQ0、第二数据信号DQ1、第七数据信号DQ6和第八数据信号DQ7。说明性地，输出可以表示半导体存储器100将信号发送到外部装置，接收可以表示半导体存储器100从外部装置接收信号。
当与时钟信号WCK1、WCK2或WCK3同步的元件和与其相关的元件如图4所示平行地布置成两行时，由时钟接收器220_6输出的第一时钟信号WCK1、或由放大器230或240放大的时钟信号WCK2或WCK3可以由相邻的元件共用。
因此，与当与时钟信号同步的元件和与其相关的元件布置成一行时相比，可以减少时钟信号WCK1或WCK2的放大器的数量。也就是，可以降低半导体存储器100的制造成本。
当相邻的元件共用时钟信号WCK1、WCK2或WCK3时，可以减小用于传输时钟信号的信号线的整个长度。由于用于时钟信号的信号线的整个长度减小，可以降低时钟信号的功耗。也就是，可以降低半导体存储器100的功耗。
与图2的焊盘150_1至150_12对应的元件可以与图4中示出的元件对称。省略与焊盘150_1至150_12相关的元件的重复描述。
图5是包括与图2至图4的第一和第二焊盘140_1至140_12以及第一和第二接触210_1至210_12连接的半导体存储器核心300的半导体存储器100的图。参照图2至图5，半导体存储器核心300可以包括存储单元阵列310、行解码器320、写驱动器和感测放大器330、缓冲器340和控制逻辑350。
存储单元阵列310可以包括布置成多行和多列的存储单元。存储单元的行可以连接到字线WL，存储单元的列可以连接到位线BL。存储单元阵列310可以包括动态随机存取存储器(DRAM)单元、相变随机存取存储器(PRAM)单元、磁随机存取存储器(MRAM)单元、铁电随机存取存储器(FRAM)单元或电阻随机存取存储器(RRAM)单元。
行解码器320可以通过字线WL连接到存储单元阵列310。行解码器320可以基于从控制逻辑350接收的地址将电压施加到字线。写驱动器和感测放大器330可以通过位线BL连接到存储单元阵列310。
写驱动器和感测放大器330可以基于从控制逻辑350接收的地址将电压施加到位线BL或者对位线BL的电压采样。写驱动器和感测放大器330可以与缓冲器340通信数据。
写驱动器和感测放大器330可以基于从缓冲器340发送的数据通过调整位线BL的电压而将从缓冲器340发送的数据存储在存储单元阵列310的存储单元中。写驱动器和感测放大器330可以通过对位线BL的电压采样而将数据从存储单元阵列310的存储单元读出，并可以将读取的数据发送到缓冲器340。
缓冲器340可以连接到数据输入/输出端子200。控制逻辑350可以控制行解码器320、写驱动器和感测放大器330以及缓冲器340。控制逻辑350可以通过与数据输入/输出端子200分开的互连线和单独的焊盘来接收控制信号、命令和地址。在图5中没有示出与控制逻辑350相关的焊盘和互连线，以防止附图的复杂性。
数据输入/输出端子200可以包括第一数据块220_1至第四数据块220_4、数据掩码块220_5、时钟接收器220_6、数据选通反转信号发生器220_7、数据选通信号发生器220_8、以及第五数据块220_9至第八数据块220_12。
第一数据块220_1可以通过第一接触210_1连接到第一焊盘140_1，并可以与半导体存储器核心300的缓冲器340连接。与时钟信号WCK同步地，第一数据块220_1可以将通过第一焊盘140_1接收的第一数据信号DQ0发送到缓冲器340，并可以将从缓冲器340接收的第一数据信号DQ0输出到第一焊盘140_1。第一数据块220_1可以包括第一写驱动器220_1W和第一接收器220_1R。
第二数据块220_2至第四数据块220_4可以分别通过第一接触210_2至210_4连接到第一焊盘140_2至140_4，并可以与半导体存储器核心300的缓冲器340连接。与时钟信号WCK同步地，第二数据块220_2至第四数据块220_4可以将通过第一焊盘140_2至140_4接收的第二数据信号DQ1至第四数据信号DQ3发送到缓冲器340。
与时钟信号WCK同步地，第二数据块220_2至第四数据块220_4可以将从缓冲器340接收的第二数据信号DQ1至第四数据信号DQ3输出到第一焊盘140_2至140_4。第二数据块220_2至第四数据块220_4可以包括第二写驱动器220_2W至第四写驱动器220_4W以及第二接收器220_2R至第四接收器220_4R。
数据掩码块220_5可以通过第一接触210_5连接到第一焊盘140_5，并可以与半导体存储器核心300的缓冲器340连接。与时钟信号WCK同步地，数据掩码块220_5可以将通过第一焊盘140_5接收的数据掩码反转信号DMI发送到缓冲器340，并可以将从缓冲器340接收的数据掩码反转信号DMI输出到第一焊盘140_5。数据掩码块220_5可以包括数据掩码写驱动器220_5W和数据掩码接收器220_5R。
时钟接收器220_6可以通过第一接触210_6连接到第一焊盘140_6。时钟接收器220_6可以将通过第一焊盘140_6接收的时钟信号WCK发送到第一数据块220_1至第四数据块220_4、数据掩码块220_5、数据选通反转信号发生器220_7、数据选通信号发生器220_8以及第五数据块220_9至第八数据块220_12。
时钟信号WCK的传输路径可以用粗线示出。在图5中没有示出第一放大器230和第二放大器240以防止附图的复杂性。在图5中，时钟信号WCK可以被解释为指代第一时钟信号WCK1至第三时钟信号WCK3中的一个。
数据选通反转信号发生器220_7可以通过第二接触210_7连接到第二焊盘140_7。数据选通反转信号发生器220_7可以与从时钟接收器220_6接收的时钟信号WCK同步地产生数据选通反转信号/RDQS。在读取数据时，数据选通反转信号发生器220_7可以通过第二焊盘140_7输出数据选通反转信号/RDQS。
数据选通信号发生器220_8可以通过第二接触210_8连接到第二焊盘140_8。数据选通信号发生器220_8可以与从时钟接收器220_6接收的时钟信号WCK同步地产生数据选通信号RDQS。在读取数据时，数据选通信号发生器220_8可以通过第二焊盘140_8输出数据选通信号RDQS。
与时钟信号WCK同步地，第五数据块220_9至第八数据块220_12可以将从缓冲器340接收的第五数据信号DQ4至第八数据信号DQ7输出到第二焊盘140_9至140_12。与时钟信号WCK同步地，第五数据块220_9至第八数据块220_12可以将通过第二焊盘140_9至140_12接收的第五数据信号DQ4至第八数据信号DQ7发送到缓冲器340。第五数据块220_9至第八数据块220_12可以包括第五写驱动器220_9W至第八写驱动器220_12W以及第五接收器220_9R至第八接收器220_12R。
图6是图3的数据输入/输出端子200的应用示例的图。图6的数据输入/输出端子200与图3的数据输入/输出端子200的不同之处在于：第二接触210_8连接到数据选通信号发生器220_8和奇偶校验数据接收器220_8R。
在写操作中，奇偶校验数据接收器220_8R可以与第二时钟信号WCK2同步地通过第二焊盘140_8接收写奇偶校验数据PARW。在读操作中，数据选通信号发生器220_8可以响应于第二时钟信号WCK2通过第二焊盘140_8输出数据选通信号RDQS。
在读操作中，数据掩码写驱动器220_5W可以与第二时钟信号WCK2同步地通过第一焊盘140_5输出读奇偶校验数据PARR。在写操作中，数据掩码接收器220_5R可以与第二时钟信号WCK2同步地通过第一焊盘140_5接收数据掩码反转信号DMI。
图7是图4的数据输入/输出端子200的应用示例的图。图7的数据输入/输出端子200与图4的数据输入/输出端子200的不同之处在于：第二接触210_8连接到数据选通信号发生器220_8和奇偶校验数据接收器220_8R。
在写操作中，奇偶校验数据接收器220_8R可以与第一时钟信号WCK1同步地通过第二焊盘140_8接收写奇偶校验数据PARW。在读操作中，数据选通信号发生器220_8可以响应于第一时钟信号WCK1通过第二焊盘140_8输出数据选通信号RDQS。
在读操作中，数据掩码写驱动器220_5W可以与第一时钟信号WCK1同步地通过第一焊盘140_5输出读奇偶校验数据PARR。在写操作中，数据掩码接收器220_5R可以与第一时钟信号WCK1同步地通过第一焊盘140_5接收数据掩码反转信号DMI。
图8是根据另一示例实施方式的半导体存储器100a的图。图8的半导体存储器100a与图5的半导体存储器100的不同之处在于：半导体存储器100a的半导体存储器核心300a还包括链路错误校正器360。链路错误校正器360可以连接在缓冲器340与写驱动器和感测放大器330之间。
数据掩码块220_5可以通过第一接触210_5连接到第一焊盘140_5，并可以与半导体存储器核心300a的缓冲器340连接。与时钟信号WCK同步地，数据掩码块220_5可以将通过第一焊盘140_5接收的数据掩码反转信号DMI发送到缓冲器340，并可以将从缓冲器340接收的读奇偶校验数据PARR输出到第一焊盘140_5。
数据选通和奇偶校验块220_8a可以通过第二接触210_8连接到第二焊盘140_8。数据选通和奇偶校验块220_8a可以包括数据选通信号发生器220_8和奇偶校验数据接收器220_8R。数据选通信号发生器220_8可以与从时钟接收器220_6接收的时钟信号WCK同步地产生数据选通信号RDQS。
在读取数据时，数据选通信号发生器220_8可以通过第二焊盘140_8输出数据选通信号RDQS。在写入数据时，奇偶校验数据接收器220_8R可以与时钟信号WCK同步地从第二焊盘140_8接收写奇偶校验数据PARW。奇偶校验数据接收器220_8R可以将写奇偶校验数据PARW发送到缓冲器340。
缓冲器340可以将第一数据信号DQ0至第八数据信号DQ7、数据掩码反转信号DMI和写奇偶校验数据PARW发送到链路错误校正器360。缓冲器340可以从链路错误校正器360接收第一数据信号DQ0至第八数据信号DQ7和读奇偶校验数据PARR。
在写入数据时，链路错误校正器360可以基于第一数据信号DQ0至第八数据信号DQ7和写奇偶校验数据PARW对第一数据信号DQ0至第八数据信号DQ7执行错误校正解码。例如，链路错误校正器360可以通过使用写奇偶校验数据PARW来检测和校正第一数据信号DQ0至第八数据信号DQ7的错误。链路错误校正器360可以将经错误校正的第一数据信号DQ0至第八数据信号DQ7发送到写驱动器和感测放大器330。
在读取数据时，链路错误校正器360可以对从写驱动器和感测放大器330接收的第一数据信号DQ0至第八数据信号DQ7执行错误校正编码。例如，链路错误校正器360可以基于第一数据信号DQ0至第八数据信号DQ7生成读奇偶校验数据PARR。链路错误校正器360可以将第一数据信号DQ0至第八数据信号DQ7和读奇偶校验数据PARR发送到缓冲器340。
图9是根据另一示例实施方式的半导体存储器100b的后端的视图。图9的半导体存储器100b与图2的半导体存储器100的不同之处在于：第一和第二互连线160_1至160_12可以从平行布置的第一和第二焊盘140_1至140_12在相同的方向上延伸，并可以与第三和第四焊盘120_1至120_12连接。
第一焊盘140_1至140_6可以在第一方向上布置在半导体存储器100b的后端上。第二焊盘140_7至140_12可以在第一方向上与第一焊盘140_1至140_6平行地布置在半导体存储器100b的后端上。第一焊盘140_1至140_6和第二焊盘140_7至140_12可以布置为彼此面对。
第三焊盘120_1至120_6和第四焊盘120_7至120_12可以在第二方向上布置在半导体存储器100b的后端的面对第一方向的一侧上。第三焊盘120_1至120_6可以分别通过第一互连线160_1至160_6而与第一焊盘140_1至140_6连接。第四焊盘120_7至120_12可以分别通过第二互连线160_7至160_12而与第二焊盘140_7至140_12连接。
第一互连线160_1至160_6可以通过在第二方向上从第一焊盘140_1至140_6延伸、在第一方向与第二方向之间的第三方向上倾斜地延伸以及在第一方向上延伸而与第三焊盘120_1至120_6连接(或结合)。
第二互连线160_7至160_12可以通过在第二方向上从第二焊盘140_7至140_12延伸、在第二方向和与第一方向相反的方向之间的第四方向上倾斜地延伸、在第二方向上延伸、在第一方向和第二方向之间的第三方向上倾斜地延伸以及在第一方向上延伸而与第四焊盘120_7至120_12连接(或结合)。
当如图9所示第一和第二互连线160_1至160_12从第一和第二焊盘140_1至140_12在相同的方向上延伸并且从第二焊盘140_7至140_12延伸的第二互连线160_7至160_12在第一焊盘140_1至140_6之间通过时，与互连线在相同的方向上平行地延伸时相比，可以减小互连线的整个长度。因此，可以降低半导体存储器100b的功耗，并可以提高信号完整性(SI)。
焊盘130_1至130_12和150_1至150_12以及互连线170_1至170_12可以布置在半导体存储器100b的后端的面对与第一方向相反的方向的一侧上。焊盘130_1至130_12和150_1至150_12以及互连线170_1至170_12可以与第三和第四焊盘120_1至120_12、第一和第二焊盘140_1至140_12以及第一和第二互连线160_1至160_12对称。
如上所述，焊盘130_1至130_12和150_1至150_12以及互连线170_1至170_12可以降低功耗并提高信号完整性。省略对焊盘130_1至130_12和150_1至150_12以及互连线170_1至170_12的重复描述。
图10是根据另一示例实施方式的半导体存储器100c的后端的视图。参照图10，如以上参照图9所述，第一和第二焊盘140_1至140_12、第一和第二互连线160_1至160_2以及第三和第四焊盘120_1至120_12可以布置在半导体存储器100c的后端的面对第一方向的一侧上。
如以上参照图2所述，焊盘130_1至130_12和150_1至150_12以及互连线170_1至170_12可以布置在半导体存储器100c的后端的面对与第一方向相反的方向的一侧上。也就是，互连线160_1至160_12可以从平行地布置在半导体存储器100c的后端的一侧上的焊盘140_1至140_12在相同的方向上延伸。互连线170_1至170_12可以在与平行地布置在半导体存储器100c的后端的相反侧上的焊盘150_1至150_12不同的方向上延伸。
图11是根据另一示例实施方式的半导体存储器100d的后端的视图。图11的半导体存储器100d与图2的半导体存储器100的不同之处在于：第一和第二焊盘140_1至140_12的位置在与第二方向相反的方向上偏置。参照图11，第一焊盘140_1至140_6可以在第一方向上布置在半导体存储器100d的后端上。第二焊盘140_7至140_12可以在第一方向上与第一焊盘140_1至140_6平行地布置在半导体存储器100d的后端上。第一焊盘140_1至140_6和第二焊盘140_7至140_12可以布置为彼此面对。
第三焊盘120_1至120_6和第四焊盘120_7至120_12可以在第二方向上布置在半导体存储器100d的后端的面对第一方向的一侧上。第三焊盘120_1至120_6可以分别通过第一互连线160_1至160_6而与第一焊盘140_1至140_6连接。
第一互连线160_1至160_6可以通过在第二方向上从第一焊盘140_1至140_6延伸、在第一方向与第二方向之间的第三方向上倾斜地延伸以及在第一方向上延伸而与第三焊盘120_1至120_6连接(或结合)。
在第二互连线160_7至160_12当中，第二互连线160_7至160_10可以通过在与第二方向相反的方向上从第二焊盘140_7至140_10延伸、在第一方向和与第二方向相反的方向之间的第四方向上倾斜地延伸、在第一方向上延伸、在第一方向和第二方向之间的第三方向上倾斜地延伸、在第二方向上延伸、在第一方向和第二方向之间的第三方向上倾斜地延伸以及在第一方向上延伸而与对应的第四焊盘120_7至120_10连接(或结合)。
在第二互连线160_7至160_12当中，第二互连线160_7至160_9可以通过在第二方向(即，在与第一焊盘140_1至140_6或第二焊盘140_7至140_12布置的方向垂直的方向)上延伸而经过第一焊盘140_1至140_6或第二焊盘140_7至140_12的一侧。
在第二互连线160_7至160_12当中，第二互连线160_11可以通过从在与第二方向相反的方向上第二焊盘140_11延伸、在第一方向和与第二方向相反的方向之间的第四方向上倾斜地延伸、在第一方向上延伸、在第一方向和第二方向之间的第三方向上倾斜地延伸以及在第一方向上延伸而与对应的第四焊盘120_11连接(或结合)。
在第二互连线160_7至160_12当中，第二互连线160_12可以通过在与第二方向相反的方向上从第二焊盘140_12延伸、在第一方向和与第二方向相反的方向之间的第四方向上倾斜地延伸以及在第一方向上延伸而与第四焊盘120_12连接(或结合)。
当第一和第二焊盘140_1至140_12、第一和第二互连线160_1至160_12以及第三和第四焊盘120_1至120_12如图11所示布置时，与当互连线在相同的方向上平行地延伸时相比，可以减小互连线的整个长度。因此，可以降低半导体存储器100d的功耗，并可以提高信号完整性(SI)。
焊盘130_1至130_12和150_1至150_12以及互连线170_1至170_12可以布置在半导体存储器100d的后端的面对与第一方向相反的方向的一侧上。焊盘130_1至130_12和150_1至150_12以及互连线170_1至170_12可以与第三和第四焊盘120_1至120_12、第一和第二焊盘140_1至140_12以及第一和第二互连线160_1至160_12对称。
如上所述，焊盘130_1至130_12和150_1至150_12以及互连线170_1至170_12可以降低功耗并提高信号完整性。省略对焊盘130_1至130_12和150_1至150_12以及互连线170_1至170_12的重复描述。说明性地，在图10中，焊盘130_1至130_12和150_1至150_12以及互连线170_1至170_12可以以与以上参照图11描述的相同的方式布置。
图12是根据另一示例实施方式的半导体存储器100e的后端的视图。参照图12，第一焊盘140_1至140_6、第一互连线160_1至160_6以及第三焊盘120_1至120_6可以以与第二焊盘140_7至140_12、第二互连线160_7至160_12和第四焊盘120_7至120_12相同的结构(或形式)布置在半导体存储器100e的后端上。
也就是，第一焊盘140_1至140_6、第一互连线160_1至160_6以及第三焊盘120_1至120_6可以以其中第二焊盘140_7至140_12、第二互连线160_7至160_12和第四焊盘120_7至120_12在第二方向上偏移的形式布置。
当第一和第二焊盘140_1至140_12、第一和第二互连线160_1至160_12以及第三和第四焊盘120_1至120_12布置为图12所示的形式时，与当互连线在相同的方向上平行地延伸时相比，可以减小互连线的整个长度。因此，可以降低半导体存储器100e的功耗，并可以提高信号完整性(SI)。
焊盘130_1至130_12和150_1至150_12以及互连线170_1至170_12可以布置在半导体存储器100e的后端的面对与第一方向相反的方向的一侧上。焊盘130_1至130_12和150_1至150_12以及互连线170_1至170_12可以与第三和第四焊盘120_1至120_12、第一和第二焊盘140_1至140_12以及第一和第二互连线160_1至160_12对称。
根据示例实施方式，可以减小后端互连线的长度。因此，示例实施方式可以提供具有低功耗和提高的信号完整性的半导体存储器。此外，根据示例实施方式，可以减小用于提供时钟信号的互连线的长度。因此，示例实施方式可以提供具有更低功耗的半导体存储器。
尽管已经参照本发明构思的示例实施方式描述了本发明构思，但是对于本领域普通技术人员来说将是明显的，可以对其进行各种改变和修改，而没有脱离本发明构思的精神和范围，本发明构思的精神和范围在权利要求书中阐述。
本申请要求于2017年12月11日在韩国知识产权局提交的韩国专利申请第10-2017-0169124号的优先权，其公开内容通过引用整体地结合于此。

Claims (20)

1.一种半导体存储器，包括：
多个第一焊盘，布置在第一方向上；
多个第二焊盘，与所述多个第一焊盘平行地且在所述第一方向上布置；
多个第三焊盘，布置在垂直于所述第一方向的第二方向上；
多个第四焊盘，布置在所述第二方向上；
第一互连线，在所述第二方向上从所述多个第一焊盘延伸，所述第一互连线连接到所述多个第三焊盘；以及
第二互连线，在与所述第二方向相反的方向上从所述多个第二焊盘延伸，所述第二互连线连接到所述多个第四焊盘。
2.如权利要求1所述的半导体存储器，其中所述第一互连线通过在所述第二方向上从所述多个第一焊盘延伸、在所述第一方向和所述第二方向之间的第三方向上倾斜地延伸以及在所述第一方向上延伸而连接到所述多个第三焊盘。
3.如权利要求1所述的半导体存储器，其中所述第二互连线通过在与所述第二方向相反的方向上从所述多个第二焊盘延伸、在与所述第二方向相反的方向和所述第一方向之间的第四方向上倾斜地延伸以及在所述第一方向上延伸而连接到所述多个第四焊盘。
4.如权利要求1所述的半导体存储器，其中所述第二互连线中的第一部分线通过在与所述第二方向相反的方向上从所述多个第二焊盘延伸、在与所述第二方向相反的方向和所述第一方向之间的第四方向上倾斜地延伸、在所述第一方向上延伸、在所述第一方向和所述第二方向之间的第三方向上倾斜地延伸方向、在所述第二方向上延伸、在所述第一方向和所述第二方向之间的所述第三方向上倾斜地延伸以及在所述第一方向上延伸而连接到所述多个第四焊盘。
5.如权利要求4所述的半导体存储器，其中所述第二互连线中的第二部分线通过在与所述第二方向相反的方向上从所述多个第二焊盘延伸、在与所述第二方向相反的方向和所述第一方向之间的所述第四方向上倾斜地延伸以及在所述第一方向上延伸而连接到所述多个第四焊盘。
6.如权利要求4所述的半导体存储器，其中所述第一部分线中的一些经过所述多个第一焊盘或所述多个第二焊盘的在所述第二方向上的一侧。
7.如权利要求1所述的半导体存储器，其中所述多个第一焊盘包括时钟焊盘，并且
其中所述半导体存储器还包括接收来自所述时钟焊盘的第一时钟信号的时钟接收器。
8.如权利要求7所述的半导体存储器，其中所述多个第一焊盘还包括第一数据焊盘和第二数据焊盘，
其中所述多个第二焊盘包括第三数据焊盘和第四数据焊盘，
其中所述半导体存储器还包括：
第一写驱动器和第一接收器，通过所述第一数据焊盘输出或接收第一数据；
第二写驱动器和第二接收器，通过所述第二数据焊盘输出或接收第二数据；
第三写驱动器和第三接收器，通过所述第三数据焊盘输出或接收第三数据；以及
第四写驱动器和第四接收器，通过所述第四数据焊盘输出或接收第四数据。
9.如权利要求8所述的半导体存储器，其中所述第一数据焊盘面对所述第三数据焊盘，并且
其中所述第二数据焊盘面对所述第四数据焊盘。
10.如权利要求8所述的半导体存储器，还包括第一放大器，该第一放大器通过放大从所述时钟接收器接收的所述第一时钟信号而产生第二时钟信号，并将所述第二时钟信号发送到所述第一写驱动器、所述第二写驱动器、所述第三写驱动器、所述第四写驱动器、所述第一接收器、所述第二接收器、所述第三接收器和所述第四接收器。
11.如权利要求10所述的半导体存储器，其中所述多个第一焊盘还包括第五数据焊盘和第六数据焊盘，
其中所述多个第二焊盘还包括第七数据焊盘和第八数据焊盘，
其中所述半导体存储器还包括：
第五写驱动器和第五接收器，通过所述第五数据焊盘输出或接收第五数据；
第六写驱动器和第六接收器，通过所述第六数据焊盘输出或接收第六数据；
第七写驱动器和第七接收器，通过所述第七数据焊盘输出或接收第七数据；以及
第八写驱动器和第八接收器，通过所述第八数据焊盘输出或接收第八数据。
12.如权利要求11所述的半导体存储器，其中所述第五数据焊盘面对所述第七数据焊盘，并且
其中所述第六数据焊盘面对所述第八数据焊盘。
13.如权利要求11所述的半导体存储器，还包括第二放大器，该第二放大器通过放大从所述第一放大器接收的所述第二时钟信号而产生第三时钟信号，并将所述第三时钟信号发送到所述第五写驱动器、所述第六写驱动器、所述第七写驱动器、所述第八写驱动器、所述第五接收器、所述第六接收器、所述第七接收器和所述第八接收器。
14.一种半导体存储器，包括：
多个第一焊盘，布置在第一方向上并包括时钟焊盘、第一数据焊盘和第二数据焊盘；
多个第二焊盘，平行于所述多个第一焊盘布置在所述第一方向上，并包括第三数据焊盘和第四数据焊盘；
时钟接收器，从所述时钟焊盘接收第一时钟信号；
第一写驱动器和第一接收器，通过所述第一数据焊盘输出或接收第一数据；
第二写驱动器和第二接收器，通过所述第二数据焊盘输出或接收第二数据；
第三写驱动器和第三接收器，通过所述第三数据焊盘输出或接收第三数据；以及
第四写驱动器和第四接收器，通过所述第四数据焊盘输出或接收第四数据。
15.如权利要求14所述的半导体存储器，其中所述第一数据焊盘面对所述第三数据焊盘，并且
其中所述第二数据焊盘面对所述第四数据焊盘。
16.如权利要求14所述的半导体存储器，还包括放大器，该放大器通过放大从所述时钟接收器接收的所述第一时钟信号而产生第二时钟信号，并将所述第二时钟信号发送到所述第一写驱动器、所述第二写驱动器、所述第三写驱动器、所述第四写驱动器、所述第一接收器、所述第二接收器、所述第三接收器和所述第四接收器。
17.如权利要求14所述的半导体存储器，其中所述多个第一焊盘还包括数据掩码反转焊盘，
其中所述多个第二焊盘还包括第一选通焊盘和第二选通焊盘，
其中所述半导体存储器还包括：
数据掩码写驱动器和数据掩码接收器，通过所述数据掩码反转焊盘输出或接收数据掩码反转信号；
第一数据选通信号发生器，通过所述第一选通焊盘输出第一数据选通信号；以及
第二数据选通信号发生器，通过所述第二选通焊盘输出第二数据选通信号，并且
其中所述第一时钟信号被发送到所述数据掩码写驱动器、所述数据掩码接收器、所述第一数据选通信号发生器和所述第二数据选通信号发生器。
18.如权利要求17所述的半导体存储器，还包括通过所述第一选通焊盘接收写奇偶校验数据的写奇偶校验接收器，
其中所述第一时钟信号被发送到所述写奇偶校验接收器。
19.如权利要求14所述的半导体存储器，还包括：
多个第三焊盘，布置在垂直于所述第一方向的第二方向上；
多个第四焊盘，布置在所述第二方向上；
第一互连线，在所述第二方向上从所述多个第一焊盘延伸，所述第一互连线连接到所述多个第三焊盘；以及
第二互连线，在与所述第二方向相反的方向上从所述多个第二焊盘延伸，所述第二互连线连接到所述多个第四焊盘。
20.一种半导体存储器，包括：
存储单元阵列，包括存储单元；
行解码器，通过字线连接到所述存储单元阵列；
写驱动器和感测放大器，通过位线连接到所述存储单元阵列；
缓冲器，与所述写驱动器和感测放大器通信数据；
第一至第八数据焊盘，布置在两个平行的行中并在第一方向上，所述第一至第八数据焊盘包括设置在所述两个平行的行中的第一行中的第一至第四数据焊盘，并且所述第一至第八焊盘包括设置在所述两个平行的行中的第二行中的第五至第八数据焊盘；
第一至第八写驱动器和第一至第八接收器，布置在所述第一至第八数据焊盘和所述缓冲器之间并且连接到所述第一至第八数据焊盘和所述缓冲器；
设置在所述第一行中的时钟焊盘；
时钟接收器，通过所述时钟焊盘接收时钟信号并将所述时钟信号发送到所述第一至第八写驱动器和所述第一至第八接收器；
外部焊盘，布置在垂直于所述第一方向的第二方向上；
第一互连线，在所述第二方向上从所述时钟焊盘、所述第一至第四数据焊盘延伸，所述第一互连线连接到所述外部焊盘中的相应的第一焊盘；以及第二互连线，在与所述第二方向相反的方向上从所述第五至第八数据焊盘延伸，所述第二互连线连接到所述外部焊盘中的相应的第二焊盘。
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