JP5630348B2 - メモリモジュールおよびメモリシステム - Google Patents

Description

本発明は、規格に準拠した基板を用いたメモリモジュールおよびメモリシステムに関する。

従来、ＤＲＡＭ(Dynamic Random Access Memory)に関して、ＤＲＡＭの種類や複数のＤＲＡＭをプリント基板上に搭載したメモリモジュールなどに関して、ＪＥＤＥＣ(Joint Electron Device Engineering Council)という標準化団体によって標準化されている。標準化の内容としては、波形品質に関わる電気信号のレベルや、ＤＲＡＭの制御方法、メモリモジュールの形状などが規定される。

ＤＲＡＭの種類としては、例えば、ＳＤＲ−ＳＤＲＡＭ(Single Data Rate-Synchronous Dynamic Random Access Memory)、ＤＤＲ−ＳＤＲＡＭ(Double Data Rate-SDRAM)、ＤＤＲ２−ＳＤＲＡＭ(Double Data Rate 2-SDRAM)、ＤＤＲ３−ＳＤＲＡＭ(Double Data Rate 3-SDRAM)が規定されている。また、メモリモジュールとしては、ＳＩＭＭ(Single In-line Memory Module)規格や、ＤＩＭＭ(Dual In-line Memory Module)規格などがあり、形状などについて規定している。メモリモジュールを開発する際には、これらの規格で規定されている内容を遵守することが、メモリモジュールの品質を守ることに繋がっている。

ところで、ＤＩＭＭ規格に準じたメモリモジュールに対してさらに小型化を図った、ＳＯ−ＤＩＭＭ(Small Outline-DIMM)規格が規定されている。ＳＯ−ＤＩＭＭ規格によれば、７２ピン、１００ピン、１４４ピンおよび２００ピンのモジュールが用意されている。これらのうち、１００ピンのモジュールは、３２ビットのメモリバス幅をサポートし、１４４ピンおよび２００ピンのモジュールは、６４ビットのメモリバス幅をサポートする。

ＳＯ−ＤＩＭＭ規格に規定されるモジュールのうち、６４ビットのメモリバス幅をサポートする２００ピンのモジュールは、サイズが６７．６０ｍｍ×３１．７５ｍｍとされ、従来のメモリモジュールと比べて、メモリ制御基板に対する専有面積が小さい。このモジュールを、３２ビットのメモリバス幅のモジュールとして用いることができると、メモリ制御基板の利用効率を向上させることができる。また、ソケットなど部品の共通化が図れるため、コスト面でも有利である。

ところが、メモリバス幅が３２ビットのＤＤＲ−ＳＤＲＡＭを用いる場合、ＪＥＤＥＣで規定されている基板サイズとして９０．３４ｍｍ×３０．４８ｍｍのものしかなく、小型化が図れない。そのため、ＪＥＤＥＣに規定されるサイズが６７．６０ｍｍ×３１．７５ｍｍのモジュールを用いて３２ビットのメモリバス幅に対応できることが求められている。

ところで、従来から、ＳＤＲ−ＳＤＲＡＭが搭載された、メモリバス幅が６４ビットのＤＩＭＭをそのまま活用してメモリバス幅が３２ビットのメモリ制御基板に対応させる技術が知られている。

例えば、図１５に例示されるように、ＳＤＲ−ＳＤＲＡＭのメモリバス幅３２ビットでの使用を、メモリコントローラからＳＤＲＡＭ−ＤＩＭＭに対してチップセレクト信号ＣＳ０〜ＣＳ３を出力し、ＳＤＲ−ＳＤＲＡＭのデータマスク信号である信号ＤＱＭ０〜ＤＱＭ７は、信号ＤＱＭ０と信号ＤＱＭ２、信号ＤＱＭ１と信号ＤＱＭ３、信号ＤＱＭ４と信号ＤＱＭ６、信号ＤＱＭ５と信号ＤＱＭ７をそれぞれ同一信号とし、データ信号Ｄａｔａ０〜Ｄａｔａ７とデータ信号Ｄａｔａ１６〜Ｄａｔａ２３、データ信号Ｄａｔａ８〜Ｄａｔａ１５とデータ信号Ｄａｔａ２４〜Ｄａｔａ３１、データ信号Ｄａｔａ３２〜Ｄａｔａ３９とデータ信号Ｄａｔａ４８〜Ｄａｔａ５５、データ信号Ｄａｔａ４０〜Ｄａｔａ４７とデータ信号Ｄａｔａ５６〜Ｄａｔａ６３をそれぞれ同一信号とし、チップセレクト信号ＣＳ０〜ＣＳ３によるバンク切り替えにて、６４ビットのバス幅を３２ビットのバス幅に変更している。

ところが、この図１５に示す方法では、ＳＤＲＡＭ−ＤＩＭＭのデータ線がデータ信号Ｄａｔａ０〜Ｄａｔａ７とデータ信号Ｄａｔａ１６〜Ｄａｔａ２３、データ信号Ｄａｔａ８〜Ｄａｔａ１５とデータ信号Ｄａｔａ２４〜Ｄａｔａ３１、データ信号Ｄａｔａ３２〜Ｄａｔａ３９とデータ信号Ｄａｔａ４８〜Ｄａｔａ５５、データ信号Ｄａｔａ４０〜Ｄａｔａ４７とデータ信号Ｄａｔａ５６〜Ｄａｔａ６３において、それぞれ隣同士になっておらず、ＳＤＲＡＭ−ＤＩＭＭが搭載されるメモリ制御基板における配線パターンが長くなってしまう。そのため、高周波動作において大きな遅延や反射が発生し、高速動作時におけるデータ信号の波形品質に問題が生じる。

そこで、特許文献１では、外部から接続される各データ信号をなるべく近い２グループとすることで、各データ信号のための信号配線の差を小さくしてデータ信号の遅延や反射を抑制し、高周波動作に対応でき、且つ、プリンタ基板のパターン設計を容易とした技術が提案されている。

すなわち、特許文献１では、図１６に一例が示されるように、６４ビットのバス幅のＳＤＲＡＭ−ＤＩＭＭを３２ビットのバス幅で使用する場合に、４本のチップセレクト信号ＣＳ０〜ＣＳ３のうち、チップセレクト信号ＣＳ０とＣＳ２、チップセレクト信号ＣＳ１とＣＳ３をそれぞれモジュール外部で接続する。また、外部から接続されるデータ信号Ｄａｔａ０〜６３については、データ信号Ｄａｔａ０〜Ｄａｔａ７とデータ信号Ｄａｔａ３２〜Ｄａｔａ３９、データ信号Ｄａｔａ８〜Ｄａｔａ１５とデータ信号Ｄａｔａ４０〜Ｄａｔａ４７、データ信号Ｄａｔａ１６〜Ｄａｔａ２３とデータ信号Ｄａｔａ４８〜Ｄａｔａ５５、データ信号Ｄａｔａ２４〜Ｄａｔａ３１とデータ信号Ｄａｔａ５６〜Ｄａｔａ６３をそれぞれモジュール外部で接続する。すなわち、データ信号Ｄａｔａ０〜６３は、なるべく近い２グループとしている。この特許文献１によれば、データ信号ＤＱのための信号配線の差が小さくなるため信号の遅延や反射が抑制され、高周波動作に対応でき、且つ、プリンタ基板のパターン設計が容易となる。

しかしながら、特許文献１の方法では、データ信号Ｄａｔａ０〜６３をメモリモジュールの外部で分岐させるため、メモリモジュールが装着されるメモリ制御基板上において、配線に多数の分岐が生じてしまい、波形品質的に問題が発生するおそれがあるという問題点があった。また、メモリ制御基板上で６４ビット分、６４本ものデータ線を分岐させて配線を行うことになるため、メモリ制御基板の基板面積が増大してしまうという問題点があった。

さらに、ＤＤＲ−ＳＤＲＡＭから、データ系信号のクロックの役目を果たすＤＱＳ信号（データストローブ信号）が新たに採用されている。このＤＱＳ信号は、８ビット幅のデータバス毎にクロックを提供するための信号であり、ＤＤＲ−ＳＤＲＡＭ以前の、例えばＳＤＲ−ＳＤＲＡＭにおける全データバス幅を同一のクロック信号でラッチする方法に比べて特性が安定し、より高いクロック周波数に対応可能となる。

上述した特許文献１では、この新たに採用されたＤＱＳ信号が考慮に入っていない。したがって、ＤＱＳ信号の扱いを考慮に入れた上で、メモリバス幅が６４ビットのＳＯ−ＤＩＭＭをそのまま活用してメモリバス幅が３２ビットのメモリ制御基板に対応可能とすることが求められていた。

また、従来では、上述したような理由から、メモリ制御基板のメモリバス幅が３２ビットの場合には、このメモリバス幅３２ビットに対応して規定された専用のモジュールを用いる必要があった。このモジュールは、上述したように、サイズが９０．３４ｍｍ×３０．４８ｍｍと規定され、２００ピン、６４ビットデータ転送サポートのモジュールのサイズ６７．６０ｍｍ×３１．７５ｍｍよりも大きなコネクタ幅を必要とする。そのため、メモリ制御基板の小型化が困難であるという問題点があった。

本発明は、上記に鑑みてなされたものであって、ＳＯ−ＤＩＭＭ規格に準じてメモリバス幅が３２ビットのモジュールを構成する際に、より小型且つ波形品質を良好とすることを目的とする。

上述した課題を解決し、目的を達成するために、第１の発明は、ＳＯ−ＤＩＭＭ規格に規定される２００ピンの基板を用いたメモリモジュールであって、データバス幅が１６ビットの第１のＤＤＲ−ＳＤＲＡＭに適合する配線がなされた基板と、データバス幅が８ビットの複数の第２のＤＤＲ−ＳＤＲＡＭとを備え、第２のＤＤＲ−ＳＤＲＡＭを、第１のＤＤＲ−ＳＤＲＡＭを基板に搭載した場合の第１のＤＤＲ−ＳＤＲＡＭとピン番号の位置が一致するように基板に搭載し、チップセレクト信号で選択される一方および他方の第２のＤＤＲ−ＳＤＲＡＭそれぞれに対し、８ビット単位でデータを制御する制御信号を供給するための制御信号線を分岐させて、第１のＤＤＲ−ＳＤＲＡＭにおけるデータバス幅の上位８ビットのデータに対応する制御信号線のための端子と同位置の第２のＤＤＲ−ＳＤＲＡＭの端子に、分岐された制御信号線を接続すると共に、第１のＤＤＲ−ＳＤＲＡＭにおけるデータバス幅の下位８ビットのデータに対応する制御信号線の端子と同位置の端子には信号線を接続しないことを特徴とする。

また、第２の発明は、ＳＯ−ＤＩＭＭ規格に規定される２００ピンの基板を用いたメモリモジュールが装着されるメモリシステムであって、基板に対して、データバス幅が８ビットの複数の第１のＤＤＲ−ＳＤＲＡＭを、データバス幅が１６ビットの第２のＤＤＲ−ＳＤＲＡＭを基板に搭載した場合の第２のＤＤＲ−ＳＤＲＡＭとピン番号の位置が一致するように搭載したメモリモジュールと、８ビット単位でデータを制御する制御信号を供給するための制御信号線を分岐して、メモリモジュール上の、チップセレクト信号で選択される一方および他方の第２のＤＤＲ−ＳＤＲＡＭのうち、一方の第２のＤＤＲ−ＳＤＲＡＭにおけるデータバス幅の上位８ビットのデータと、他方の第２のＤＤＲ−ＳＤＲＡＭにおけるデータバス幅の下位８ビットのデータとに対応する第１の制御信号線のためのメモリモジュールの第１の端子と、一方の第２のＤＤＲ−ＳＤＲＡＭにおけるデータバス幅の下位８ビットとのデータと、他方の第２のＤＤＲ−ＳＤＲＡＭにおけるデータバス幅の上位８ビットのデータとに対応する第２の制御信号線のためのメモリモジュールの第２の端子とに対してそれぞれ接続する接続手段を有するメモリ制御基板とを備えることを特徴とする。

本発明によれば、ＳＯ−ＤＩＭＭ規格に準じてメモリバス幅が３２ビットのモジュールを構成する際に、より小型且つ波形品質を良好にできるという効果を奏する。

図１は、ＳＯ−ＤＩＭＭによる、２００ピン、ＤＤＲ−ＳＤＲＡＭに対応するメモリモジュールの外観を示す略線図である。 図２は、コネクタの各端子の意味を示す略線図である。 図３は、コネクタの各端子の配列をピン番号と関連付けて示す略線図である。 図４は、データバス幅が１６ビットのＤＤＲ−ＳＤＲＡＭのピン配列をパッケージを上面から見た場合について示す略線図である。 図５は、データバス幅が１６ビットのＤＤＲ−ＳＤＲＡＭを基板に搭載した場合のコネクタとの間の接続を示す略線図である。 図６は、データバス幅が８ビットのＤＤＲ−ＳＤＲＡＭのピン配列をパッケージを上面から見た場合について示す略線図である。 図７は、データバス幅が８ビットのＤＤＲ−ＳＤＲＡＭ２を基板に搭載した場合のコネクタとの間の接続を示す略線図である。 図８は、本発明の第１の実施形態による、ＤＤＲ−ＳＤＲＡＭとコネクタとの間の接続を示す略線図である。 図９は、本発明の第１の実施形態による接続についてより具体的に説明するための略線図である。 図１０は、本発明の第２の実施形態による接続について説明するための略線図である。 図１１は、本発明の第２の実施形態の第１の変形例による接続について説明するための略線図である。 図１２は、本発明の第２の実施形態の第２の変形例による接続について説明するための略線図である。 図１３は、本発明の第２の実施形態の第３の変形例による接続について説明するための略線図である。 図１４は、本発明の第３の実施形態による接続について説明するための略線図である。 図１５は、従来技術による接続例を示すブロック図である。 図１６は、従来技術による接続例を示すブロック図である。

以下に添付図面を参照して、本発明に係るメモリモジュールの実施形態を詳細に説明する。先ず、本発明に適用可能なメモリモジュール規格であるＳＯ−ＤＩＭＭ(Small Outline Dual in-line Memory Module)規格について、本発明に関わりの深い部分を中心として、概略的に説明する。なお、以下では、ＳＯ−ＤＩＭＭ規格を、単にＳＯ−ＤＩＭＭと呼ぶ。

ＳＯ−ＤＩＭＭには、７２ピン、１００ピン、１４４ピンおよび２００ピンのモジュールが用意されており、１４４ピンおよび２００ピンのモジュールは、６４ビットデータ転送をサポートする。本発明の各実施形態においては、２００ピンのモジュールを対象としている。

図１は、ＳＯ−ＤＩＭＭによる、２００ピン、ＤＤＲ−ＳＤＲＡＭ(Double Data Rate-SDRAM)に対応するメモリモジュール１０の外観を示す。図１（ａ）は、正面図、図１（ｂ）は、側面図である。図１（ａ）に例示されるように、６７．６０ｍｍ×３１．７５ｍｍの基板１に対し、片面に４個、両面で８個のＤＤＲ−ＳＤＲＡＭ(Double Data Rate-SDRAM)２、２、…が搭載される。基板１の一方の長辺に、このメモリモジュール１０が装着されるメモリ制御基板との間の電気的接続を行うコネクタ３が設けられる。コネクタ３は、基板１の片面毎に１００ピンが設けられ、基板１の一方の面に設けられるピンには、基板１の一端から順に奇数番が割り当てられ、他方の面に設けられるピンには、当該一端から順に偶数番が割り当てられる。奇数番のピンが設けられる面で見て第３９ピンと第４１ピンの間には切り欠きが設けられ、メモリ制御基板に対する装着時の向きを規定すると共に、同サイズの他の種類のモジュールと混同しないようにしている。

基板１に対して、さらにＳＰＤ(Serial Presence Detect)４が搭載される。ＳＰＤ４は、メモリモジュール１０の種類、記憶容量、アクセス速度、アクセス方法など、そのメモリモジュール１０の情報が予め記憶される。

図２は、コネクタ３の各端子の意味を示し、図３は、コネクタ３の各端子の配列を、ピン番号と関連付けて示す。図２において、端子ＣＫ（０：２）および端子＿ＣＫ（０：２）は、それぞれポジティブラインおよびネガティブラインのクロック入力端子、端子ＣＫＥ（０：１）は、クロックイネーブル信号端子である。なお、以下において、各図中の文字に付される上線を、「＿（アンダースコア）」を用いて表現する。

端子ＲＡＳおよびＣＡＳは、それぞれローアドレスおよびカラムアドレスのストローブ信号端子である。端子ＷＥは、ライトイネーブル信号端子である。端子＿Ｓ（０：１）は、チップセレクト信号端子である。端子Ａ（０：９、１１：１２）は、アドレス入力端子である。端子Ａ１０／ＡＰは、アドレス入力およびオートプリチャージ端子である。端子ＢＡ（０：１）は、ＳＤＲＡＭのバンクアドレス入力端子である。端子ＳＣＬは、ＳＰＤ４のクロック入力端子、端子ＳＤＡは、ＳＰＤ４のデータ入出力端子、端子ＳＡ（０：２）は、ＳＰＤ４のアドレス入力端子である。

端子ＤＱ（０：６３）は、データ入出力端子であり、端子ＣＢ（７：０）は、データチェックビットの入出力端子である。端子ＤＭ（０：８）は、データマスク信号端子、端子ＤＱＳ（０：８）は、データストローブ信号端子である。なお、データストローブ信号は、８ビットのデータブロック単位でデータのクロックを制御する制御信号である。また、データマスク信号は、８ビットのデータブロック単位でデータをマスクするか否かを制御する制御信号である。

端子Ｖ_DD、Ｖ_SS、Ｖ_REF、ならびに、Ｖ_DDSPDは、それぞれメモリコアおよびＩ／Ｏ系用、接地、ならびに、ＳＰＤ４用の電源端子、端子Ｖ_DDIDは、Ｖ_DDおよびＶ_DDＱのレベル検出端子である。また、端子ＤＵは、未使用(Do not Use)の端子である。

図３を参照し、ＳＯ−ＤＩＭＭの端子およびピン配列について、各実施形態に関わりの深い部分を中心に説明する。データ信号に関し、第５、第７、第１３、第１７ピンに端子ＤＱ０〜ＤＱ３がそれぞれ割り当てられ、それぞれの裏側の第６、第８、第１４、第１８ピンに端子ＤＱ４〜ＤＱ７が割り当てられる。第１９、第２３、第２９、第３１ピンに端子ＤＱ８〜ＤＱ１１がそれぞれ割り当てられ、それぞれの裏側の第２０、第２４、第３０、第３２ピンに端子ＤＱ１２〜ＤＱ１５が割り当てられる。第４１、第４３、第４９、第５３ピンに端子ＤＱ１６〜ＤＱ１９がそれぞれ割り当てられ、それぞれの裏側の第４２、第４４、第５０、第５４ピンに端子ＤＱ２０〜ＤＱ２３が割り当てられる。また、第５５、第５９、第６５、第６７ピンに端子ＤＱ２４〜ＤＱ２７がそれぞれ割り当てられ、それぞれの裏側の第５６、第６０、第６６、第６８ピンに端子ＤＱ２８〜ＤＱ３１が割り当てられる。

さらに、データ信号に関し、第１２７、第１２９、第１３５、第１３９ピンに端子ＤＱ３２〜ＤＱ３５がそれぞれ割り当てられ、それぞれの裏側の第１２８、第１３０、第１３６、第１４０ピンに端子ＤＱ３６〜ＤＱ３９が割り当てられる。第１４１、第１４５、第１５１、第１５３ピンに端子ＤＱ４０〜ＤＱ４３がそれぞれ割り当てられ、それぞれの裏側の第１４２、第１４６、第１５２、第１５４ピンに端子ＤＱ４４〜ＤＱ４７が割り当てられる。第１６３、第１６５、第１７１、第１７５ピンに端子ＤＱ４８〜ＤＱ５１がそれぞれ割り当てられ、それぞれの裏側の第１６４、第１６６、第１７２、第１７６ピンに端子ＤＱ５２〜ＤＱ５５が割り当てられる。また、第１７７、第１８１、第１８７、第１８９ピンに端子ＤＱ５６〜ＤＱ５９がそれぞれ割り当てられ、それぞれの裏側の第１７８、第１８２、第１８８、第１９０ピンに端子ＤＱ６０〜ＤＱ６３が割り当てられる。

データストローブ信号に関し、第１１、第２５、第４７、第６１、第１３３、第１４７、第１６９、第１８３、第７７ピンに端子ＤＱＳ０〜ＤＱＳ８がそれぞれ割り当てられる。また、データマスク信号に関し、第１２、第２６、第４８、第６２、第１３４、第１４８、第１７０、第１８４、第７８ピンに端子ＤＭ０〜ＤＭ８がそれぞれ割り当てられる。このように、データストローブ信号およびデータマスク信号は、同一のビットが基板の両面の対応するピンに割り当てられる。

ＳＰＤ４に係る信号に関し、第１９３〜第１９８ピンに端子ＳＤＡ、ＳＣＬ、Ｖ_DDおよびＳＰＤＳＡ（０：２）がそれぞれ割り当てられる。また、第８５、第８６、第９７、第９８、第１２４ピンは、未使用（ＤＵ）である。

図４は、データバス幅が１６ビットのＤＤＲ−ＳＤＲＡＭ２のピン配列を、パッケージを上面から見た場合について示す。各ピンは、パッケージにマークが付された端を第１ピンとし、反時計回りにピン番号が増加されて配列される。各実施形態に関係の深い部分を中心に説明すると、データ信号に関し、第２、第４、第５、第７、第８、第１０、第１１、第１３ピンに端子ＤＱ０〜ＤＱ７が、それぞれ割り当てられる。また、第５４、第５６、第５７、第５９、第６０、第６２、第６３、第６５ピンに端子ＤＱ８〜ＤＱ１５がそれぞれ割り当てられる。

データストローブ信号に関し、１６ビットデータの下位８ビットに対するデータストローブ信号の端子である端子ＬＤＱＳが第１６ピンに割り当てられ、上位８ビットに対するデータストローブ信号の端子である端子ＵＤＱＳが第５１ピンに割り当てられる。データマスク信号に関し、１６ビットデータの下位８ビットに対するデータマスク信号の端子である端子ＬＤＭが第２０ピンに割り当てられ、上位８ビットに対するデータマスク信号の端子である端子ＵＤＭが第４７ピンに割り当てられる。なお、図中の端子ＮＣ(No Connect)は、内部で接続されていない端子である。

図５は、図４に示したデータバス幅が１６ビットのＤＤＲ−ＳＤＲＡＭ２を基板１に搭載した場合の、ＤＤＲ−ＳＤＲＡＭ２と基板１のコネクタ３との間の接続を示す。この図５のブロック図は、ＳＯ−ＤＩＭＭ規格において、「Raw Card Version A」として規定されているものである。

なお、図５では、各実施形態に関わりの深い、データ信号、データストローブ信号およびデータマスク信号、ならびに、チップセレクト信号について示している。また、図５では、基板１に搭載される８個のＤＤＲ−ＳＤＲＡＭ２、２、…を、それぞれ、メモリＤ０〜Ｄ７として示している。また、ＤＤＲ−ＳＤＲＡＭ２側のデータ信号の端子ＤＱｘを、ピンＩ／Ｏｘとして示している。

チップセレクト信号の端子＿Ｓ０は、メモリＤ０〜Ｄ３の端子＿Ｓに、端子＿Ｓ１は、メモリＤ４〜Ｄ７の端子＿Ｓにそれぞれ接続され、これらメモリＤ０〜Ｄ３およびメモリＤ４〜Ｄ７をそれぞれグループとして、何れか一方を選択できるようになっている。

データ信号に関し、コネクタ３の端子ＤＱ０〜ＤＱ７は、メモリＤ０の端子ＤＱ０（Ｉ／Ｏ０）〜ＤＱ７（Ｉ／Ｏ７）にそれぞれ接続されると共に、メモリＤ４の端子ＤＱ１５〜ＤＱ８にそれぞれ接続される。コネクタ３の端子ＤＱ８〜ＤＱ１５は、メモリＤ０の端子ＤＱ８〜ＤＱ１５にそれぞれ接続されると共に、メモリＤ４の端子ＤＱ７〜ＤＱ０にそれぞれ接続される。

メモリＤ１、Ｄ２およびＤ３、ならびに、メモリＤ５、Ｄ６およびＤ７についても同様にして、コネクタ３のピンとの接続を行う。このように、４個のＤＤＲ−ＳＤＲＡＭ２における１６本のデータ信号の端子ＤＱ０〜ＤＱ１５を、コネクタ３のデータ信号の端子ＤＱ０〜ＤＱ６３に対して順次割り当てていく。これにより、６４ビットのメモリバス幅を得ている。

さらに、データストローブ信号に関し、コネクタ３の端子ＤＱＳ０は、メモリＤ０の、端子Ｄ０〜Ｄ７のデータ信号のタイミングを与える端子ＬＤＱＳと、メモリＤ４の、端子Ｄ１５〜Ｄ８のデータ信号のタイミングを与える端子ＵＤＱＳとにそれぞれ接続される。コネクタ３の端子ＤＱＳ１は、メモリＤ０の、端子Ｄ８〜Ｄ１５のデータ信号のタイミングを与える端子ＵＤＱＳと、メモリＤ４の、端子Ｄ７〜Ｄ０のデータ信号のタイミングを与える端子ＬＤＱＳにそれぞれ接続される。

同様に、コネクタ３の端子ＤＱＳ２、ＤＱＳ４およびＤＱＳ６についても、チップセレクト信号＿Ｓ０で選択される側のメモリＤ１、Ｄ２またはＤ３に対しては、端子Ｄ０〜Ｄ７のデータ信号のタイミングを与える端子ＬＤＱＳにそれぞれ接続され、チップセレクト信号＿Ｓ１で選択される側のメモリＤ５、Ｄ６およびＤ７に対しては、端子Ｄ１５〜Ｄ８のデータ信号のタイミングを与える端子ＵＤＱＳにそれぞれ接続される。

また、コネクタ３の端子ＤＱＳ３、ＤＱＳ５およびＤＱＳ７についても、チップセレクト信号＿Ｓ０で選択される側のメモリＤ１、Ｄ２またはＤ３に対しては、端子Ｄ８〜Ｄ１５のデータ信号のタイミングを与える端子ＵＤＱＳにそれぞれ接続され、チップセレクト信号＿Ｓ１で選択される側のメモリＤ５、Ｄ６およびＤ７に対しては、端子Ｄ７〜Ｄ０のデータ信号のタイミングを与える端子ＬＤＱＳにそれぞれ接続される。

データマスク信号についても同様に、コネクタ３の端子ＤＭ０、ＤＭ２、ＤＭ４およびＤＭ６についても、チップセレクト信号＿Ｓ０で選択される側のメモリＤ０、Ｄ１、Ｄ２およびＤ３に対しては、端子Ｄ０〜Ｄ７のデータ信号をマスクする端子ＬＤＭにそれぞれ接続され、チップセレクト信号＿Ｓ１で選択される側のメモリＤ４、Ｄ５、Ｄ６およびＤ７に対しては、端子Ｄ１５〜Ｄ８のデータ信号をマスクする端子ＵＤＭにそれぞれ接続される。

また、コネクタ３の端子ＤＭ１、ＤＭ３、ＤＭ５およびＤＭ７についても、チップセレクト信号＿Ｓ０で選択される側のメモリＤ０、Ｄ１、Ｄ２またはＤ３に対しては、端子Ｄ８〜Ｄ１５のデータ信号をマスクする端子ＵＤＭにそれぞれ接続され、チップセレクト信号＿Ｓ１で選択される側のメモリＤ４、Ｄ５、Ｄ６およびＤ７に対しては、端子Ｄ７〜Ｄ０のデータ信号をマスクする端子ＬＤＭにそれぞれ接続される。

このように、ＤＤＲ−ＳＤＲＡＭ２では、８ビットを１のデータブロックとして、データブロック単位でデータストローブ信号を供給するようにしている。そのため、より高い動作周波数に対応することができ、高速動作が可能となっている。

ここで、高速動作を安定的に行うためには、データストローブ信号で正確にデータ信号のタイミングを取ることができるようにする必要がある。そのために、データブロックの各データ信号と、当該データブロックに対応したデータストローブ信号とで、配線長を同一とする技術が知られている。

このデータバス幅が１６ビットのＤＤＲ−ＳＤＲＡＭ２に対して、従来技術である特許文献１の技術を適用して、メモリモジュール１０のデータバス幅３２ビット化を図ることが考えられる。しかしながら、この場合、従来のデータ信号およびデータマスク信号に加え、データストローブ信号も分岐させて接続させる必要がある。これは、メモリモジュール１０が装着されるメモリ制御基板のサイズを拡大させる要因となる。また、データストローブ信号は、データ信号のクロック信号としての役割を果たすため、同一配線長で基板レイアウトを行う必要があるなど、制約も多く、メモリ制御基板の配線レイアウトが非常に困難なものとなってしまう。

また、メモリ制御基板のメモリバスに対して、メモリモジュール１０が１枚だけ装着されている場合であっても、データストローブ信号は、メモリモジュール１０の基板１に搭載されている４個のＤＤＲ−ＳＤＲＡＭ２それぞれの端子ＬＤＱＳおよびＵＤＱＳに接続されることになり、信号の反射や負荷増大により波形品質が劣化するおそれがある。また、同一のメモリバスに対して複数のメモリモジュール１０が装着される場合には、さらに負荷が増加し、動作の安定化が困難になる。

図６は、データバス幅が８ビットのＤＤＲ−ＳＤＲＡＭ２’のピン配列を、パッケージを上面から見た場合について示す。この場合も、図４と同様に、各ピンは、パッケージにマークが付された端を第１ピンとし、反時計回りにピン番号が増加されて配列される。各実施形態に関係の深い部分を中心に説明すると、データ信号に関し、第２、第５、第８、第１１、第５６、第５９、第６２、第６５ピンに、端子ＤＱ０〜ＤＱ７がそれぞれ割り当てられる。

なお、バス幅が８ビットのＤＤＲ−ＳＤＲＡＭ２’では、バス幅が１６ビットのＤＤＲ−ＳＤＲＡＭ２においてデータ信号が割り当てられていた第４、第７、第１０、第１３、第５４、第５７、第６０、第６３ピンは、端子ＮＣとされ、使用されない。このように、データバス幅が８ビットのＤＤＲ−ＳＤＲＡＭ２’では、上述のデータバス幅が１６ビットのＤＤＲ−ＳＤＲＡＭ２におけるデータ信号のピン配列を、１ピンおきに用いている。

データストローブ信号に関し、上述のデータバス幅が１６ビットのＤＤＲ−ＳＤＲＡＭ２においてデータストローブ信号の端子が割り当てられている、第１６ピンの端子ＬＤＱＳと、第５１ピンの端子ＵＤＱＳとがそのまま用いられる。但しこの場合、１のＤＤＲ−ＳＤＲＡＭ２’について、端子ＬＤＱＳは、実際には内部的な接続が無い端子ＮＣ(No Connect)とされ、データストローブ信号のための入力としては、端子ＵＤＱＳのみが用いられる。

データマスク信号についても同様に、上述のデータバス幅が１６ビットのＤＤＲ−ＳＤＲＡＭ２においてデータマスク信号の端子が割り当てられている、第２０ピンの端子ＬＤＭと、第４７ピンの端子ＵＤＭとがそのまま用いられる。この場合もデータストローブ信号と同様、１のＤＤＲ−ＳＤＲＡＭ２’について、端子ＬＤＭは、実際には内部的な接続が無い端子ＮＣとされ、データマスク信号のための入力としては、端子ＵＤＭのみが用いられる。

図７は、図６に示したデータバス幅が８ビットのＤＤＲ−ＳＤＲＡＭ２’を基板１に搭載した場合の、ＤＤＲ−ＳＤＲＡＭ２と基板１のコネクタ３との間の接続を示す。この図７のブロック図は、ＳＯ−ＤＩＭＭ規格において「Raw Card Version B」として規定されているものである。

なお、図７では、各実施形態に関わりの深い、データ信号、データストローブ信号およびデータマスク信号、ならびに、チップセレクト信号について示している。また、図７では、基板１に搭載される８個のＤＤＲ−ＳＤＲＡＭ２’、２’、…を、それぞれ、メモリＤ０’〜Ｄ７’として示している。また、ＤＤＲ−ＳＤＲＡＭ２’側のデータ信号の端子ＤＱｘを、ピンＩ／Ｏｘとして示している。

チップセレクト信号の端子＿Ｓ０は、メモリＤ０’〜Ｄ３’の端子＿Ｓに、端子＿Ｓ１は、メモリＤ４’〜Ｄ７’の端子＿Ｓにそれぞれ接続され、これらメモリＤ０’〜Ｄ３’およびメモリＤ４’〜Ｄ７’をそれぞれグループとして、何れか一方を選択できるようになっている。

データ信号に関し、コネクタ３の端子ＤＱ０〜ＤＱ７は、メモリＤ０’の端子ＤＱ０（Ｉ／Ｏ０）〜ＤＱ７（Ｉ／Ｏ７）にそれぞれ接続されると共に、メモリＤ４’の端子ＤＱ７〜ＤＱ０にそれぞれ接続される。同様に、コネクタ３の端子ＤＱ８〜ＤＱ１５は、メモリＤ１’の端子ＤＱ０（Ｉ／Ｏ０）〜ＤＱ７（Ｉ／Ｏ７）にそれぞれ接続されると共に、メモリＤ５’の端子ＤＱ７〜ＤＱ０にそれぞれ接続される。さらに、コネクタ３の端子ＤＱ１６〜ＤＱ２３は、メモリＤ２’の端子ＤＱ０（Ｉ／Ｏ０）〜ＤＱ７（Ｉ／Ｏ７）にそれぞれ接続されると共に、メモリＤ６’の端子ＤＱ７〜ＤＱ０にそれぞれ接続される。さらにまた、コネクタ３の端子ＤＱ２４〜ＤＱ３１は、メモリＤ３’の端子ＤＱ０（Ｉ／Ｏ０）〜ＤＱ７（Ｉ／Ｏ７）にそれぞれ接続されると共に、メモリＤ７’の端子ＤＱ７〜ＤＱ０にそれぞれ接続される。

このように、４個のＤＤＲ−ＳＤＲＡＭ２’における８本のデータ信号の端子ＤＱ０〜ＤＱ７を、コネクタ３のデータ信号の端子ＤＱ０〜ＤＱ３１に対して順次割り当てていくことで、３２ビットのメモリバス幅を得ている。

さらに、データストローブ信号に関し、コネクタ３の端子ＤＱＳ０は、メモリＤ０’およびＤ４’それぞれの端子ＤＱＳに接続される。すなわち、端子ＤＱＳ０のデータストローブ信号は、メモリＤ０’の端子ＤＱ０〜ＤＱ７と、メモリ４’の端子ＤＱ７〜ＤＱ０のデータ信号のタイミングを与える。以下同様に、コネクタ３の端子ＤＱＳ１は、メモリＤ１’およびＤ５’それぞれの端子ＤＱＳに、コネクタ３の端子ＤＱＳ２は、メモリＤ２’およびＤ６’それぞれの端子ＤＱＳに、コネクタ３の端子ＤＱＳ３は、メモリＤ３’およびＤ７’それぞれの端子ＤＱＳに、それぞれ接続される。

データマスク信号についても、データストローブ信号と同様である。すなわちコネクタ３の端子ＤＭ０は、メモリＤ０’およびＤ４’それぞれの端子ＤＭに接続される。すなわち、端子ＤＭ０のデータストローブ信号は、メモリＤ０’の端子ＤＱ０〜ＤＱ７と、メモリＤ４’の端子ＤＱ７〜ＤＱ０のデータ信号のタイミングを与える。以下同様に、コネクタ３の端子ＤＭ１は、メモリＤ１’およびＤ５’それぞれの端子ＤＭに、コネクタ３の端子ＤＭ２は、メモリＤ２’およびＤ６’それぞれの端子ＤＭに、コネクタ３の端子ＤＭ３は、メモリＤ３’およびＤ７’それぞれの端子ＤＭに、それぞれ接続される。

上述したように、データバス幅が１６ビットのＤＤＲ−ＳＤＲＡＭ２を用いて、メモリモジュール１０をデータバス幅が３２ビットのメモリ制御基板にて使用することは、困難である。そのため、データバス幅が３２ビットのメモリコントローラを持つメモリ制御基板には、このデータバス幅が８ビットのＤＤＲ−ＳＤＲＡＭ２’をメモリバス幅が３２ビットのメモリモジュールとして使用するための専用のＤＩＭＭが用いられている。

ところが、このメモリバス幅３２ビットに専用のＤＩＭＭは、サイズが９０．３４ｍｍ×３０．４８ｍｍとなっており、図１に示したＳＯ−ＤＩＭＭ規格に準じた２００ピンの基板サイズと比べて、コネクタが設けられる長辺が長い。したがって、この専用のＤＩＭＭを用いる場合はより大きなコネクタ幅を必要とし、メモリ制御基板のサイズもより大きなものが必要であった。

（第１の実施形態）
次に、本発明の第１の実施形態によるメモリモジュールについて説明する。本発明の第１の実施形態では、図５に示したような、データバス幅が１６ビットのＤＤＲ−ＳＤＲＡＭ２に適合した配線がなされた、ＳＯ−ＤＩＭＭ規格に準じた基板１に対して、このＤＤＲ−ＳＤＲＡＭ２の代わりに、データバス幅が８ビットのＤＤＲ−ＳＤＲＡＭ２’を搭載する。

図６を用いて説明したように、ＤＤＲ−ＳＤＲＡＭ２’のデータ信号のピン配列は、データバス幅が１６ビットのＤＤＲ−ＳＤＲＡＭ２におけるデータ信号のピン配列を、１ピンおきに用いている。このＤＤＲ−ＳＤＲＡＭ２’を、ＤＤＲ−ＳＤＲＡＭ２用に配線レイアウトを形成したＳＯ−ＤＩＭＭによる基板１に対してそのまま、すなわち、ＤＤＲ−ＳＤＲＡＭ２’の基板１に対するピン番号を、ＤＤＲ−ＳＤＲＡＭ２の基板１に対するピン番号と一致させて搭載する。

この場合、基板１およびコネクタ３において、ＤＤＲ−ＳＤＲＡＭ２では１６本のデータ線が割り当てられていた箇所に、８本のデータ線が割り当てられることになる。データストローブ信号については、２のデータブロックを１のデータブロックとして扱うことができるため、１のデータストローブ信号をメモリ制御基板上で２のデータストローブ信号に分岐して、接続する。これにより、ＳＯ−ＤＩＭＭ用の基板１をそのまま用いて、メモリバス幅が３２ビットのメモリモジュール１０を構成することができる。

図８は、本第１の実施形態による、ＤＤＲ−ＳＤＲＡＭ２’と基板１のコネクタ３との間の接続を示す。この図８は、図５を用いて説明した、ＳＯ−ＤＩＭＭ規格における「Raw Card Version A」に規定されるモジュールの配線パターンに、データバス幅が８ビットのＤＤＲ−ＳＤＲＡＭ２’のピン配列をそのまま適用した場合の例を示す。

なお、図８では、各実施形態に関わりの深い、データ信号、データストローブ信号およびデータマスク信号、ならびに、チップセレクト信号について示している。また、図８では、基板１に搭載される８個のＤＤＲ−ＳＤＲＡＭ２’、２’、…を、それぞれ、メモリＤ０’〜Ｄ７’として示している。また、ＤＤＲ−ＳＤＲＡＭ２’側のデータ信号の端子ＤＱｘを、ピンＩ／Ｏｘとして示している。

各メモリＤ０’〜Ｄ７’のパッケージ上でのピン配列は、図６を用いて説明した通りである。データバス幅が１６ビットのメモリＤ０〜Ｄ７に対して、データ信号のピン配列を、１ピンおきに用い、使用しないピンが端子ＮＣとされる。

コネクタ３におけるチップセレクト信号の端子＿Ｓ０は、メモリＤ０’〜Ｄ３’の端子＿Ｓに、端子＿Ｓ１は、メモリＤ４’〜Ｄ７’の端子＿Ｓにそれぞれ接続され、これらメモリＤ０’〜Ｄ３’およびメモリＤ４’〜Ｄ７’をそれぞれグループとして、何れか一方を選択できるようになっている。

コネクタ３の端子＿Ｓ０によるチップセレクト信号で選択されるグループを例に取ると、メモリＤ０’において、端子ＤＱ０（第２ピン）、端子ＤＱ１（第５ピン）、端子ＤＱ２（第８ピン）および端子ＤＱ３（第１１ピン）が、それぞれコネクタ３の端子ＤＱ０〜ＤＱ３に接続される。同様に、メモリＤ０’において、端子ＤＱ４（第５６ピン）、端子ＤＱ５（第５９ピン）、端子ＤＱ６（第６２ピン）および端子ＤＱ７（第６５ピン）が、それぞれコネクタ３の端子ＤＱ４〜ＤＱ７に接続される。

以下、同様にして、メモリＤ１’の端子ＤＱ０〜ＤＱ７がそれぞれコネクタ３の端子ＤＱ８〜ＤＱ１５に、メモリＤ２’の端子ＤＱ０〜ＤＱ７がそれぞれコネクタ３の端子ＤＱ１６〜ＤＱ２３に、メモリＤ３’の端子ＤＱ０〜ＤＱ７がそれぞれコネクタ３の端子ＤＱ２４〜ＤＱ３１に接続される。

また、コネクタ３の端子＿Ｓ１によるチップセレクト信号で選択されるグループでも同様に、メモリＤ４’の端子ＤＱ７〜ＤＱ０がそれぞれコネクタ３の端子ＤＱ０〜ＤＱ７に、メモリＤ５’の端子ＤＱ７〜ＤＱ０がそれぞれコネクタ３の端子ＤＱ８〜ＤＱ１５に、メモリＤ６’の端子ＤＱ７〜ＤＱ０がそれぞれコネクタ３の端子ＤＱ１６〜ＤＱ２３に、メモリＤ７’の端子ＤＱ７〜ＤＱ０がそれぞれコネクタ３の端子ＤＱ２４〜ＤＱ３１に接続される。

次に、本第１の実施形態によるデータストローブ信号の接続について説明する。データバス幅が３２ビットなので、４本のデータストローブ信号ＤＱＳ（０）〜（３）が用いられる。本第１の実施形態では、メモリコントローラから出力される４本のデータストローブ信号ＤＱＳ（０）〜（３）を、メモリ制御基板上でそれぞれ２本に分岐させて、各メモリＤ０’〜Ｄ７’の端子ＵＤＱＳおよびＬＤＱＳに供給する。図８の例では、例えば第１のデータストローブ信号ＤＱＳ（０）が分岐され、分岐された信号が、チップセレクト信号＿Ｓ０および＿Ｓ１で一方が選択されるメモリＤ０’およびＤ４’の端子ＵＤＱＳおよび端子ＬＤＱＳに対してそれぞれ供給される。

なお、図６を用いて説明したように、データバス幅が８ビットのＤＤＲ−ＳＤＲＡＭ２’の場合、データストローブ信号は１本しか用いられないため、データストローブ信号用のピンとしては端子ＵＤＱＳのみが用いられ、端子ＬＤＱＳは、無接続とされる。図８では、端子ＵＤＱＳを単にＤＱＳとし、端子ＬＤＱＳを端子ＮＣとしている。

図９を用いて、本第１の実施形態による接続について、より具体的に説明する。図９において、左側がメモリ制御基板１００、右側がメモリモジュール１０となっている。メモリモジュール１０は、上述したように、ＳＯ−ＤＩＭＭ規格に規定される２００ピンのＤＩＭＭである。

なお、図９は、煩雑さを避けるために、第１のデータストローブ信号ＤＱＳ（０）に関する配線のみを示している。第２〜第４のデータストローブ信号ＤＱＳ（１）〜（３）については、データストローブ信号ＤＱＳ（０）と同様であるので、ここでの説明を省略する。また、データマスク信号ＤＭ（０）〜（３）については、データストローブ信号ＤＱＳ（０）〜（３）と同様であるので、ここでの説明を省略する。

メモリ制御基板１００には、メモリモジュール１０の動作を制御するメモリコントローラ１１０が設けられる。メモリコントローラ１１０から出力された第１のデータストローブ信号ＤＱＳ（０）は、メモリ制御基板１００上で分岐され、メモリモジュール１０の第１１ピン（端子ＤＱＳ０）と、第２５ピン（端子ＤＱＳ１）とに供給される。

メモリモジュール１０において、端子ＤＱＳ０は、メモリＤ０’の端子ＬＤＱＳ（第１６ピン）と、メモリＤ４’の端子ＵＤＱＳ（第５１ピン）とに接続される。端子ＬＤＱＳは、内部的な接続の無い無接続の端子ＮＣであって、第１のデータストローブ信号ＤＱＳ（０）は、メモリＤ４’の端子ＵＤＱＳにおいて、メモリＤ４’の端子ＤＱ７〜ＤＱ０のデータ信号に対するクロックを与える。

また、メモリモジュール１０における端子ＤＱＳ１は、メモリＤ０’の端子ＵＤＱＳ（第５１ピン）と、メモリＤ４’の端子ＬＤＱＳ（第１６ピン）とに接続される。そのため、第１のデータストローブ信号ＤＱＳ（０）は、メモリＤ０’の端子ＵＤＱＳにおいて、メモリＤ０’の端子ＤＱ０〜ＤＱ７のデータ信号に対するクロックを与える。

メモリＤ１’およびＤ５’、メモリＤ２’およびＤ６’、ならびに、メモリＤ３’およびＤ７’それぞれに対して供給する、第２〜第４のデータストローブ信号ＤＱＳ（１）〜（３）についても、上述と同様であるので、ここでの詳細な説明を省略する。また、データマスク信号についても、データストローブ信号と同様の考え方ができるため、ここでの詳細な説明を省略する。

このように、本第１の実施形態によれば、分岐したデータストローブ信号ＤＱＳ（０）が供給される４つの端子のうち２つは無接続（ＮＣ）の端子である。そのため、本第１の実施形態は、データ信号のクロックを制御するために４つの端子それぞれにデータストローブ信号を供給する従来技術と比較して、負荷容量が減少し、波形品質が向上される。

また、データストローブ信号の分岐がメモリモジュール１０の外部で行われているので、ＳＯ−ＤＩＭＭによる既存の基板１におけるデータストローブ信号に関する配線を変更しなくて済む。これは、ＳＯ−ＤＩＭＭによる基板１に対して、データバス幅が１６ビットのＤＤＲ−ＳＤＲＡＭ２の代わりにデータバス幅が８ビットのＤＤＲ−ＳＤＲＡＭ２’を搭載することを含めて、ＳＯ−ＤＩＭＭによる既存の基板１をそのまま用いることができることを意味する。

（第２の実施形態）
次に、本第２の実施形態について説明する。上述した第１の実施形態では、無接続の端子ＬＤＱＳに対してデータストローブ信号を供給する配線が接続されている。この配線は、実際には無駄なものと考えられ、波形品質を劣化させる要因となりうる。本第２の実施形態では、既存の基板１のデータストローブ信号に関する配線に対する変更を抑制しつつ、上述の無駄な接続を避ける。

図１０を用いて、本第２の実施形態による接続について説明する。図１０において、左側がメモリ制御基板１００、右側がメモリモジュール１０となっている。メモリモジュール１０は、上述したように、ＳＯ−ＤＩＭＭ規格に規定される２００ピンのＤＩＭＭである。

なお、図１０は、煩雑さを避けるために、第１のデータストローブ信号ＤＱＳ（０）に関する配線のみを示している。第２〜第４のデータストローブ信号ＤＱＳ（１）〜（３）については、データストローブ信号ＤＱＳ（０）と同様であるので、ここでの説明を省略する。また、データマスク信号ＤＭ（０）〜（３）については、データストローブ信号ＤＱＳ（０）〜（３）と同様であるので、ここでの説明を省略する。

図１０に示されるように、本第２の実施形態では、データストローブ信号が供給されるメモリモジュール１０のピン、例えば第１１ピン（端子ＤＱＳ０）から、メモリＤ０’の無接続のピン（例えば端子ＬＤＱＳ）への配線の途中に、脱着可能なジャンパパターン２１０を挿入する。第２５ピン（端子ＤＱＳ１）側にも同様に、メモリＤ４’の無接続のピン（例えば端子ＬＤＱＳ）への配線の途中に、脱着可能なジャンパパターン２１１を挿入する。

そして、当該メモリモジュール１０に対してデータバス幅が１６ビットのＤＤＲ−ＳＤＲＡＭ２を搭載する場合には、ジャンパパターン２１０および２１１を接続状態とし、データバス幅が８ビットのＤＤＲ−ＳＤＲＡＭ２’を搭載する場合には、ジャンパパターン２１０および２１１を切断状態とする。

ジャンパパターン２１０および２１１を切断状態とする場合、無接続のピン側の配線がジャンパパターン２１０および２１１までとなって配線長が短縮され、波形品質が向上される。また、１種類の基板１で、メモリバス幅が３２ビットおよび６４ビットのメモリ制御基板に共通で対応可能となる。

（第２の実施形態の第１の変形例）
図１１を用いて、本第２の実施形態の第１の変形例による接続について説明する。図１１において、左側がメモリ制御基板１００、右側がメモリモジュール１０となっている。メモリモジュール１０は、上述したように、ＳＯ−ＤＩＭＭ規格に規定される２００ピンのＤＩＭＭである。

なお、図１１は、煩雑さを避けるために、第１のデータストローブ信号ＤＱＳ（０）に関する配線のみを示している。第２〜第４のデータストローブ信号ＤＱＳ（１）〜（３）については、データストローブ信号ＤＱＳ（０）と同様であるので、ここでの説明を省略する。また、データマスク信号ＤＭ（０）〜（３）については、データストローブ信号ＤＱＳ（０）〜（３）と同様であるので、ここでの説明を省略する。

図１１に示されるように、本第２の実施形態の第１の変形例では、上述した第２の実施形態におけるジャンパパターン２１０および２１１の代わりに、例えばトランジスタによるスイッチ素子２２０および２２１を用いる。

メモリモジュール１０に対してデータバス幅が１６ビットのＤＤＲ−ＳＤＲＡＭ２を搭載する場合には、メモリ制御基板１００側に設けた、例えばディップスイッチなどによるスイッチ１２０を閉状態とする。これにより、電圧Ｖ_bが抵抗Ｒ１およびＲ２で分圧されてスイッチ素子２２０および２２１それぞれのベースに供給され、スイッチ素子２２０および２２１が閉状態とされる。メモリモジュール１０に対してデータバス幅が８ビットのＤＤＲ−ＳＤＲＡＭ２’を搭載する場合には、メモリ制御基板１００側に設けたスイッチ１２０を開状態とし、スイッチ素子２２０および２２１を開状態とする。

なお、スイッチ１２０からの電圧信号は、メモリモジュール１０における未使用のピン（図１１の例では、端子ＤＵとされている第８５ピン）を介して、スイッチ素子２２０および２２１に供給する。

（第２の実施形態の第２の変形例）
図１２を用いて、本第２の実施形態の第２の変形例による接続について説明する。図１２において、左側がメモリ制御基板１００、右側がメモリモジュール１０となっている。メモリモジュール１０は、上述したように、ＳＯ−ＤＩＭＭ規格に規定される２００ピンのＤＩＭＭである。

なお、図１２は、煩雑さを避けるために、第１のデータストローブ信号ＤＱＳ（０）に関する配線のみを示している。第２〜第４のデータストローブ信号ＤＱＳ（１）〜（３）については、データストローブ信号ＤＱＳ（０）と同様であるので、ここでの説明を省略する。また、データマスク信号ＤＭ（０）〜（３）については、データストローブ信号ＤＱＳ（０）〜（３）と同様であるので、ここでの説明を省略する。

図１２に示されるように、本第２の実施形態の第２の変形例では、上述した第２の実施形態の第１の変形例においてスイッチ素子２２０および２２１を開閉させるためのスイッチ１２０の役割を、６４／３２切替信号で置き換えた例である。

例えば、ＡＳＩＣ(Application Specific Integrated Circuit)１３０によってメモリコントローラを構成し、当該ＡＳＩＣ１３０を、汎用ポートから６４／３２切替信号を出力するように構成する。６４／３２切替信号は、例えばメモリモジュール１０における未使用のピン（例えば第８５ピン）を介して、スイッチ素子２２０および２２１に供給する。

例えば、ＡＳＩＣ１３０に対して、メモリ制御基板１００のメモリバス幅が３２ビットおよび６４ビットのうち何れであるかを予め設定しておく。ＡＳＩＣ１３０は、メモリ制御基板１００のブート時などに設定内容をチェックする。そして、設定された値が当該メモリ制御基板１００のバス幅が３２ビットであることを示していた場合に、スイッチ素子２２０および２２１を開状態とするような６４／３２切替信号を出力する。一方、設定された値が当該メモリ制御基板１００のバス幅が６４ビットであることを示していた場合、スイッチ素子２２０および２２１を閉状態とするような６４／３２切替信号を出力する。

本第２の実施形態の第２の変形例によれば、上述の第１の変形例のスイッチ１２０を設ける方法に比べ、部品点数が削減され、メモリ制御基板１００の小型化が可能となると共に、コストダウンが図れる。

（第２の実施形態の第３の変形例）
図１３を用いて、本第２の実施形態の第３の変形例による接続について説明する。図１３において、左側がメモリ制御基板１００、右側がメモリモジュール１０となっている。メモリモジュール１０は、上述したように、ＳＯ−ＤＩＭＭ規格に規定される２００ピンのＤＩＭＭである。

なお、図１３は、煩雑さを避けるために、第１のデータストローブ信号ＤＱＳ（０）に関する配線のみを示している。第２〜第４のデータストローブ信号ＤＱＳ（１）〜（３）については、データストローブ信号ＤＱＳ（０）と同様であるので、ここでの説明を省略する。また、データマスク信号ＤＭ（０）〜（３）については、データストローブ信号ＤＱＳ（０）〜（３）と同様であるので、ここでの説明を省略する。

図１３に例示されるように、本第３の変形例では、メモリ制御を行うＡＳＩＣ１３０が、基板１上に搭載されるＳＰＤ４からメモリモジュール１０に関する情報を読み出す。そして、読み出した情報に基づき、当該メモリモジュール１０のメモリバス幅が３２ビットおよび６４ビットの何れに対応するかを判定し、判定結果に応じて６４／３２切替信号を出力し、スイッチ素子２２０および２２１の開閉状態を制御する。

例えば、ＡＳＩＣ１３０は、メモリ制御基板１００のブート時などに、メモリモジュール１０を使用しないＲＯＭ(Read Only Memory)実行などを行い、ＳＰＤ４からＤＩＭＭの種類を読み込む。その後、読み込んだ情報に基づき６４／３２切替信号を出力する。

なお、ＡＳＩＣ１３０は、ＳＰＤ４を駆動するためのクロック信号を生成し、生成したクロック信号を、メモリモジュール１０において規定のＳＰＤのクロック信号用の端子ＳＣＬ（第１９５ピン）を介して供給する。また、ＡＳＩＣ１３０は、ＳＰＤ４との間でのデータの授受を、メモリモジュール１０において規定のＳＰＤのデータ用の端子ＳＤＡ（第１９３ピン）を介して行う。

本第２の実施形態の第３の変形例によれば、予めメモリモジュール１０に関する情報を記憶して当該メモリモジュール１０に搭載されたＳＰＤ４の情報をメモリコントローラ側から読み出して、当該メモリモジュール１０のメモリバスのバス幅が３２ビットおよび６４ビットのうち何れかを判定する。そのため、メモリコントローラ側でメモリモジュール１０のメモリバス幅の判別を事前に行う必要が無く、ソフトウェアの共通化などを図れる。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。上述の第２の実施形態および第２の実施形態の各変形例では、データストローブ信号を、メモリ制御基板１００側で分岐させ、さらに、メモリモジュール１０において各ＤＤＲ−ＳＤＲＡＭ２’の無接続の端子ＮＣ（端子ＬＤＱＳ）に接続していた。この無接続の端子ＮＣは、内部接続を有する他の端子と比較すると、負荷容量が遙かに低い。しかしながら、この端子ＮＣにも、デバイスのパッケージやピンそのものの負荷容量が存在するため、波形品質に若干の劣化が発生するおそれがある。

本第３の実施形態は、データストローブ信号の無接続のピンへの接続を行わないと共に、データストローブ信号の分岐をメモリモジュール１０内で行うようにしている。

図１４を用いて、本第３の実施形態による接続について説明する。図１４において、左側がメモリ制御基板１００、右側がメモリモジュール１０となっている。メモリモジュール１０は、上述したように、ＳＯ−ＤＩＭＭ規格に規定される２００ピンのＤＩＭＭである。

図１４は、煩雑さを避けるために、第１のデータストローブ信号ＤＱＳ（０）に関する配線のみを示している。第２〜第４のデータストローブ信号ＤＱＳ（１）〜（３）については、データストローブ信号ＤＱＳ（０）と同様であるので、ここでの説明を省略する。また、データマスク信号ＤＭ（０）〜（３）については、データストローブ信号ＤＱＳ（０）〜（３）と同様であるので、ここでの説明を省略する。

メモリコントローラ１１０から出力された第１のデータストローブ信号ＤＱＳ（０）は、メモリモジュール１０の第１１ピン（端子ＤＱＳ０）に供給される。このメモリモジュール１０の第１１ピンからの配線は、メモリモジュール１０の基板１上で２本に分岐され、メモリＤ０’およびメモリＤ４’それぞれの第５１ピン（端子ＵＤＱＳ）に接続される。一方、メモリ０’およびメモリＤ４’それぞれの第１６ピン（端子ＬＤＱＳ）には、配線を接続しない。

以上説明したように、本第３の実施形態では、１本のデータストローブ信号の配線を、基板１上で２本に分岐してチップセレクト信号＿Ｓ０および＿Ｓ１で一方が選択される２つのメモリの端子ＵＤＱＳに接続する。それと共に、これら２つのメモリの、データバス幅が８ビットのパッケージでは無接続（ＮＣ）とされている端子ＬＤＱＳには、配線を接続しない。これにより、これら２つのメモリに対するデータストローブ信号の配線長を同一とする設計が容易になると共に、無駄な接続による負荷容量の増大も発生せず、波形品質が向上される。

このように、本第３の実施形態では、ＳＯ−ＤＩＭＭによる基板１の配線レイアウトを多少変更するだけで、小型且つ波形品質の良好な、メモリバス幅が３２ビットのメモリモジュール１０を実現できる。

１ 基板
２，２’ ＤＤＲ−ＳＤＲＡＭ
３ コネクタ
４ ＳＰＤ
１０ メモリモジュール
１００ メモリ制御基板
１１０ メモリコントローラ
１２０ スイッチ
１３０ ＡＳＩＣ
２１０，２１１ ジャンパパターン
２２０，２２１ スイッチ素子

特開２００１−２４３１１４号公報

Claims (12)

1. ＳＯ−ＤＩＭＭ規格に規定される２００ピンの基板を用いたメモリモジュールであって、
   データバス幅が１６ビットの第１のＤＤＲ−ＳＤＲＡＭに適合する配線がなされた前記基板と、
   データバス幅が８ビットの複数の第２のＤＤＲ−ＳＤＲＡＭと
   を備え、
   前記第２のＤＤＲ−ＳＤＲＡＭを、前記第１のＤＤＲ−ＳＤＲＡＭを前記基板に搭載した場合の該第１のＤＤＲ−ＳＤＲＡＭとピン番号の位置が一致するように前記基板に搭載し、チップセレクト信号で選択される一方および他方の前記第２のＤＤＲ−ＳＤＲＡＭそれぞれに対し、８ビット単位でデータを制御する制御信号を供給するための制御信号線を分岐させて、前記第１のＤＤＲ−ＳＤＲＡＭにおけるデータバス幅の上位８ビットのデータに対応する制御信号線のための端子と同位置の前記第２のＤＤＲ−ＳＤＲＡＭの端子に、分岐された該制御信号線を接続すると共に、前記第１のＤＤＲ−ＳＤＲＡＭにおけるデータバス幅の下位８ビットのデータに対応する制御信号線の端子と同位置の端子には信号線を接続しない
   ことを特徴とするメモリモジュール。
2. 前記制御信号は、データストローブ信号である
   ことを特徴とする請求項１に記載のメモリモジュール。
3. 前記制御信号は、データマスク信号である
   ことを特徴とする請求項１または請求項２に記載のメモリモジュール。
4. ＳＯ−ＤＩＭＭ規格に規定される２００ピンの基板を用いたメモリモジュールが装着されるメモリシステムであって、
   前記基板に対して、データバス幅が８ビットの複数の第１のＤＤＲ−ＳＤＲＡＭを、データバス幅が１６ビットの第２のＤＤＲ−ＳＤＲＡＭを前記基板に搭載した場合の該第２のＤＤＲ−ＳＤＲＡＭとピン番号の位置が一致するように搭載したメモリモジュールと、
   ８ビット単位でデータを制御する制御信号を供給するための制御信号線を分岐して、前記メモリモジュール上の、チップセレクト信号で選択される一方および他方の前記第２のＤＤＲ−ＳＤＲＡＭのうち、一方の前記第２のＤＤＲ−ＳＤＲＡＭにおけるデータバス幅の上位８ビットのデータと、他方の前記第２のＤＤＲ−ＳＤＲＡＭにおけるデータバス幅の下位８ビットのデータとに対応する第１の制御信号線のための該メモリモジュールの第１の端子と、一方の前記第２のＤＤＲ−ＳＤＲＡＭにおけるデータバス幅の下位８ビットとのデータと、他方の前記第２のＤＤＲ−ＳＤＲＡＭにおけるデータバス幅の上位８ビットのデータとに対応する第２の制御信号線のための該メモリモジュールの第２の端子とに対してそれぞれ接続する接続手段を有するメモリ制御基板と
   を備える
   ことを特徴とするメモリシステム。
5. 前記制御信号は、データストローブ信号である
   ことを特徴とする請求項４に記載のメモリシステム。
6. 前記制御信号は、データマスク信号である
   ことを特徴とする請求項４または請求項５に記載のメモリシステム。
7. 前記メモリモジュールは、さらに、
   前記第１の端子と、前記一方の前記第２のＤＤＲ−ＳＤＲＡＭにおける、データバス幅の下位８ビットのデータに対応する制御信号線のための端子との間を開閉可能に接続すると共に、前記第２の端子と、前記他方の前記第２のＤＤＲ−ＳＤＲＡＭにおける、データバス幅の下位８ビットのデータに対応する制御信号線のための端子との間とを開閉可能に接続するスイッチ手段を有する
   ことを特徴とする請求項４乃至請求項６の何れか１項に記載のメモリシステム。
8. 前記スイッチ手段は、
   前記メモリモジュール上に設けられたジャンパ手段である
   ことを特徴とする請求項７に記載のメモリシステム。
9. 前記スイッチ手段は、
   前記メモリモジュール上に設けられたスイッチング素子である
   ことを特徴とする請求項７に記載のメモリシステム。
10. 前記メモリ制御基板は、さらに、
    前記スイッチング素子の開閉を制御するスイッチを有する
    ことを特徴とする請求項９に記載のメモリシステム。
11. 前記メモリ制御基板は、さらに、
    前記メモリモジュールの動作を制御するためのコントローラが搭載され、
    前記コントローラは、
    前記スイッチング素子の開閉を制御する制御信号を出力する
    ことを特徴とする請求項９に記載のメモリシステム。
12. 前記メモリモジュールは、さらに、
    該メモリモジュールの種類を示す情報が予め記憶される記憶手段を有し、
    前記コントローラは、
    前記記憶手段から読み出した情報に基づき、前記スイッチング素子の開閉を制御する
    ことを特徴とする請求項１１に記載のメモリシステム。

Images