KR20070052535A - 오픈 비트라인 구조를 갖는 반도체 메모리 장치 - Google Patents

오픈 비트라인 구조를 갖는 반도체 메모리 장치 Download PDF

Info

Publication number
KR20070052535A
KR20070052535A KR1020050110273A KR20050110273A KR20070052535A KR 20070052535 A KR20070052535 A KR 20070052535A KR 1020050110273 A KR1020050110273 A KR 1020050110273A KR 20050110273 A KR20050110273 A KR 20050110273A KR 20070052535 A KR20070052535 A KR 20070052535A
Authority
KR
South Korea
Prior art keywords
cell
bit line
mats
memory device
semiconductor memory
Prior art date
Application number
KR1020050110273A
Other languages
English (en)
Inventor
윤혁수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050110273A priority Critical patent/KR20070052535A/ko
Publication of KR20070052535A publication Critical patent/KR20070052535A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 오픈 비트라인 구조를 갖는 반도체 메모리 장치에 관한 것으로, 오픈 비트라인 구조의 DDR2 설계시 비트라인 구조를 개선하여 칩의 전체적인 사이즈를 줄일 수 있도록 하기 위해, 공유 감지 증폭기를 추가하거나 셀 매트를 공유함으로써 전체적인 칩 사이즈를 줄일 수 있고, 전체 수율(Net Die)을 증가시킬 수 있는 기술이다.
오픈 비트라인, DDR2

Description

오픈 비트라인 구조를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING OPEN BITLINE STRUCTURE}
도 1은 종래기술에 따른 반도체 메모리 장치의 셀 어레이를 개략적으로 도시한 회로도.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 셀 어레이를 개략적으로 도시한 회로도.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 셀 어레이를 개략적으로 도시한 회로도.
본 발명은 오픈 비트라인 구조를 갖는 반도체 메모리 장치에 관한 것으로, 특히 오픈 비트라인 구조의 DDR2 설계시 비트라인 구조를 개선하여 칩의 전체적인 사이즈를 줄일 수 있도록 하는 기술이다.
DRAM은 집적도가 점점 증가하고, 동작 속도가 고속화되고 있다. 최근 DRAM은 DDR1 SDRAM을 거쳐 DDR2 SDRAM으로 발전하고 있다.
DDR1의 경우 장치의 동일 밀도(density)의 경우 IO 구성(X4, X8, X16)에 상 관없이 액티브시 항상 같은 수의 워드라인이 인에이블 된다. 그러나, DDR2의 경우512Mb급 이상의 장치에서는 동일한 밀도라 해도 액티브시 X4/X8과 X16 구성별로 인에이블되는 워드라인 수가 동일하지 않고, X16 모드인 경우 X4/X8 모드인 경우 보다 2배 많다.
이는 DDR2의 특성상 X4/X8 모드시 A13 어드레스를 사용하여 I/O라인을 선택하기 때문에, A13 어드레스의 상태에 따라 두 그룹의 8K 워드라인 중에서 한 그룹을 선택할 수 있도록 설계되기 때문이다.
도 1은 종래기술에 따른 반도체 메모리 장치의 셀 어레이를 개략적으로 도시한 회로도이다.
이하의 설명에서는 오픈 비트라인 구조를 갖는 반도체 메모리 장치를 예를 들어 설명한다.
도 1에 도시된 바와 같이, 종래의 셀 어레이는 메모리의 상부 영역(T)에 형성된 셀 매트(16∼20)와 메모리의 하부 영역(B)에 형성된 셀 매트(11∼15) 및 각각의 셀 매트(11∼20) 사이에 형성된 센스앰프 어레이를 포함하고 있다.
여기서, 도면 부호 (1)은 사용할 수 있는 셀을 나타내고, (2)는 사용할 수 없는 셀을 나타낸다.
이러한 구성을 갖는 종래의 오픈 비트라인 구조의 반도체 메모리 장치는 512Mb급 이상의 DDR2의 경우 X4/X8 모드시 A13 어드레스의 상태에 따라 셀 매트(11∼15)와 셀 매트(16∼20)를 선택적으로 인에이블시킨다.
이 경우, A13 어드레스가 활성화되어 선택되는 셀 매트(16∼20)와 /A13 어드 레스가 활성화되어 선택되는 셀 매트(11∼15)를 구분하기 위해, 한쪽에만 센스앰프 어레이가 있는 셀 매트(16, 15)를 구비한다.
이에 따라, 셀 매트(15, 16)는 사용할 수 있는 셀(1)이 절반만 존재하여 데이터가 절반만 출력되는 하프(half) 셀 매트로 동작한다.
또한, 셀 매트(20, 11)도 상부 영역(T)과 하부 영역(B)의 끝단에 구비되어 한쪽에만 센스앰프 어레이가 있어 하프(half) 셀 매트로 동작한다.
이러한 하프(half) 셀 매트(11, 15, 16, 20)로 인해 폴디드(Folded) 비트라인 구조에 대비하여 같은 용량을 구현하기 위해서는 두개의 셀 매트가 추가로 필요하여 전체적인 칩 사이즈가 증가되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창출된 것으로, 오픈 비트라인 구조의 DDR2 설계시 폴디드(Folded) 비트라인 구조에 대비하여 같은 동작을 수행하기 위해 추가되는 셀 매트의 개수를 감소시키는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 오픈 비트라인 구조를 갖는 반도체 메모리 장치는 메모리의 상부 영역에 형성된 다수개의 제 1 셀 매트; 메모리의 하부 영역에 형성된 다수개의 제 2 셀 매트; 상부 영역과 하부 영역의 경계에 형성되어 다수개의 제 1 셀 매트 중 상부 영역의 경계 영역에 형성된 제 1 셀 매트와 다수개의 제 2 셀 매트 중 하부 영역의 경계 영역에 형성된 제 2 셀 매트를 공유하는 센스앰프 어레이; 및 상부 영역에 형성되어 하부 영역의 활성화시 하부영역에 형성 된 제 1 하프 셀 매트와 동시에 인에이블되는 제 2 하프 셀 매트를 포함하는 것을 특징으로 한다.
또한, 본 발명은 메모리의 상부 영역에 형성된 다수개의 제 1 셀 매트; 메모리의 하부 영역에 형성된 다수개의 제 2 셀 매트; 및 상부 영역과 하부 영역의 공유 영역에 형성되어, 상부 영역의 활성화시 인접한 제 1 셀 매트와 동시에 인에이블되고, 하부 영역의 활성화시 인접한 제 2 셀 매트와 동시에 인에이블되는 공유 셀 매트를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 셀 어레이를 개략적으로 도시한 회로도이다.
도 2에 도시된 바와 같이, 본 발명의 셀 어레이는 셀 매트(21∼29)와 각각의 셀 매트(21∼29) 사이에 형성된 센스앰프 어레이를 포함한다.
여기서, 도면 부호 (3)은 사용할 수 있는 셀을 나타내고, (4)는 사용할 수 없는 셀을 나타낸다.
셀 매트(21∼24)는 메모리의 하부 영역(B)에 형성되고, 셀 매트(25∼29)는 메모리의 상부 영역(T)에 형성된다.
이때, 셀 매트(21, 29)는 한쪽에만 센스앰프 어레이가 있어 사용할 수 있는 셀(3)이 절반만 존재하는 하프(half) 셀 매트이다.
여기서, 종래에는 A13 어드레스의 상태에 따라 상부 영역(T)과 하부 영역(B) 을 선택적으로 인에이블시키는 것과 달리, 본 발명에서는 A13 어드레스의 코딩(cording)을 제어하여 A13 어드레스가 활성화되면 셀 매트(25∼28)만 인에이블시키고, /A13 어드레스가 활성화되면 셀 매트(21∼24)와 셀 매트(29)를 인에이블시킨다.
이때, A13 어드레스는 X4/X8 모드시 입출력 I/O 라인을 선택하기 위해 사용되는 어드레스이고, /A13 어드레스는 A13 어드레스의 반전 어드레스이다.
그리고, 하부 영역(B)과 상부 영역(T)의 경계부에 센스앰프 어레이(100)를 추가하여 셀 매트(25∼28)가 인에이블되는 경우 셀 매트(25)는 셀 매트(24)의 비트라인 BL1을 기준(reference) 비트라인으로 사용하고, 셀 매트(21∼24)와 셀 매트(29)가 인에이블되었을 때는 셀 매트(24)는 셀 매트(25)의 비트라인 BL2을 기준(reference) 비트라인으로 사용한다.
이에 따라, 하프(half) 셀 매트 두 개가 감소하게 되어, 같은 용량의 폴디드(Folded) 비트라인 구조에 대비하여 하나의 셀 매트만 추가하여도 같은 동작을 수행할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 셀 어레이를 개략적으로 도시한 회로도이다.
도 3에 도시된 바와 같이, 본 발명의 셀 어레이는 본 발명의 셀 어레이는 셀 매트(31∼39)와 각각의 셀 매트(31∼39) 사이에 형성된 센스앰프 어레이를 포함한다.
여기서, 도면 부호 (5)은 사용할 수 있는 셀을 나타내고, (6)는 사용할 수 없는 셀을 나타낸다.
그리고, 셀 매트(31∼34)는 메모리의 하부 영역(B)에 형성되고, 셀 매트(36∼39)는 메모리의 상부 영역(T)에 형성되며, 셀 매트(35)는 하부 영역(B)과 상부 영역(T)의 공유 영역(C)에 형성된다.
이때, 셀 매트(31, 39)는 한쪽에만 센스앰프 어레이가 있어 사용할 수 있는 셀(5)이 절반만 존재하는 하프(half) 셀 매트이다.
여기서, A13 어드레스는 상부 영역(T)과 하부 영역(B)을 선택적으로 인에이블시킨다.
상부 영역(T)이 선택되어 인에이블되는 경우 셀 매트(35)는 한쪽에만 센스앰프 어레이(300)가 연결되어 셀 매트(35)의 절반만 사용된다.
이때, 셀 매트(35)는 셀 매트(36)의 비트라인 BL4을 기준(reference) 비트라인으로 사용한다.
그리고, 하부 영역(B)이 선택되어 인에이블되는 경우 셀 매트(35)는 한쪽에만 센스앰프 어레이(200)가 연결되어 셀 매트(35)의 절반만 사용된다.
이때, 셀 매트(35)는 셀 매트(34)의 비트라인 BL3을 기준(reference) 비트라인으로 사용한다.
여기서, 셀 매트(35)는 A13 어드레스와 상관없이 워드라인이 항상 인에이블되기 때문에, 상부 영역(T)과 하부 영역(B)의 각 셀 데이터가 서로 충돌 되지 않도록 A13 어드레스에 따라 데이터 입/출력 경로를 제어한다.
이에 따라, 하프(half) 셀 매트 두 개가 감소하게 되어, 같은 용량의 폴디드 (Folded) 비트라인 구조에 대비하여 하나의 셀 매트만 추가하여도 같은 동작을 수행할 수 있다.
이상에서 설명한 바와 같이, 본 발명의 반도체 메모리 장치는 오픈 비트라인 구조의 DDR2 설계시 공유 감지 증폭기를 추가함으로써 폴디드(Folded) 비트라인 구조에 대비하여 같은 동작을 수행하기 위해 추가되는 셀 매트의 개수를 줄여 전체적인 칩 사이즈를 줄일 수 있고, 전체 수율(Net Die)을 증가시킬 수 있는 효과가 있다.
또한, 본 발명의 반도체 메모리 장치는 오픈 비트라인 구조의 DDR2 설계시 셀 매트를 공유함으로써 폴디드(Folded) 비트라인 구조에 대비하여 같은 동작을 수행하기 위해 추가되는 셀 매트의 개수를 줄여 전체적인 칩 사이즈를 줄일 수 있고, 전체 수율(Net Die)을 증가시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 메모리의 상부 영역에 형성된 다수개의 제 1 셀 매트;
    상기 메모리의 하부 영역에 형성된 다수개의 제 2 셀 매트;
    상기 상부 영역과 상기 하부 영역의 경계에 형성되어 상기 다수개의 제 1 셀 매트 중 상기 상부 영역의 경계 영역에 형성된 제 1 셀 매트와 상기 다수개의 제 2 셀 매트 중 상기 하부 영역의 경계 영역에 형성된 제 2 셀 매트를 공유하는 센스앰프 어레이; 및
    상기 상부 영역에 형성되어 상기 하부 영역의 활성화시 상기 하부영역에 형성된 제 1 하프 셀 매트와 동시에 인에이블되는 제 2 하프 셀 매트
    를 포함하는 것을 특징으로 하는 오픈 비트라인 구조를 갖는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 특정 어드레스가 활성화되는 경우 상기 다수개의 제 1 셀 매트만 활성화되고, 상기 특정 어드레스가 비활성화되는 경우 상기 다수개의 제 2 셀 매트와 상기 제 2 하프 셀 매트가 동시에 활성화되는 것을 특징으로 하는 오픈 비트라인 구조를 갖는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 제 1 셀 매트가 인에이블된 경우 상기 제 2 셀 매트의 비트라인을 기준 비트라인으로 사용하고, 상기 제 2 셀 매트가 인에이블된 경우 상기 제 1 셀 매트의 비트라인을 기준 비트라인으로 사용하는 것을 특징으로 하는 오픈 비트라인 구조를 갖는 반도체 메모리 장치.
  4. 메모리의 상부 영역에 형성된 다수개의 제 1 셀 매트;
    상기 메모리의 하부 영역에 형성된 다수개의 제 2 셀 매트; 및
    상기 상부 영역과 상기 하부 영역의 공유 영역에 형성되어, 상기 상부 영역의 활성화시 상기 제 1 셀 매트와 동시에 인에이블되고, 상기 하부 영역의 활성화시 상기 제 2 셀 매트와 동시에 인에이블되는 공유 셀 매트
    를 포함하는 것을 특징으로 하는 오픈 비트라인 구조를 갖는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 공유 셀 매트는 상기 상부 영역 또는 상기 하부 영역의 활성화시 워드라인이 항상 인에이블 상태를 유지함을 특징으로 하는 오픈 비트라인 구조를 갖는 반도체 메모리 장치.
  6. 제 4 항에 있어서, 상기 공유 셀 매트는 특정 어드레스에 따라 셀 데이터의 입/출력 경로가 제어됨을 특징으로 하는 오픈 비트라인 구조를 갖는 반도체 메모리 장치.
  7. 제 4 항에 있어서, 특정 어드레스가 활성화되는 경우 상기 다수개의 제 1 셀 매트만 활성화되고, 상기 특정 어드레스가 비활성화되는 경우 상기 다수개의 제 2 셀 매트가 활성화되는 것을 특징으로 하는 오픈 비트라인 구조를 갖는 반도체 메모리 장치.
KR1020050110273A 2005-11-17 2005-11-17 오픈 비트라인 구조를 갖는 반도체 메모리 장치 KR20070052535A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050110273A KR20070052535A (ko) 2005-11-17 2005-11-17 오픈 비트라인 구조를 갖는 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050110273A KR20070052535A (ko) 2005-11-17 2005-11-17 오픈 비트라인 구조를 갖는 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20070052535A true KR20070052535A (ko) 2007-05-22

Family

ID=38275172

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050110273A KR20070052535A (ko) 2005-11-17 2005-11-17 오픈 비트라인 구조를 갖는 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR20070052535A (ko)

Similar Documents

Publication Publication Date Title
KR0184091B1 (ko) 다이나믹형 메모리
JP4662740B2 (ja) 積層型半導体メモリ装置
ATE511144T1 (de) Mikro-tile-speicherschnittstelle
KR20150007507A (ko) 반도체 장치 및 그의 구동방법
US7289385B2 (en) Bank selection signal control circuit for use in semiconductor memory device, and bank selection control method
US8027219B2 (en) Semiconductor memory devices having signal delay controller and methods performed therein
US11367473B2 (en) Wave pipeline
KR100890381B1 (ko) 반도체 메모리 소자
US5657265A (en) Semiconductor memory device having circuit array structure for fast operation
US7307912B1 (en) Variable data width memory systems and methods
Barth et al. A 300 MHz multi-banked eDRAM macro featuring GND sense, bit-line twisting and direct reference cell write
KR100652415B1 (ko) 1 로우 액티베이션 구조 또는 2 로우 액티베이션 구조를선택할 수 있는 반도체 메모리 장치 및 2 로우 액티베이션방법
US20080186796A1 (en) Semiconductor memory device
JP5527957B2 (ja) 半導体記憶装置及びその制御方法
JP2006253270A (ja) 半導体記憶装置
KR20070052535A (ko) 오픈 비트라인 구조를 갖는 반도체 메모리 장치
US6928594B2 (en) Semiconductor integrated circuit
KR100917627B1 (ko) 반도체 메모리장치의 로컬 데이터 라인 제어회로 및제어방법
KR100444703B1 (ko) 네트워크 상 높은 버스 효율을 갖는 메모리 장치 및 그동작 방법, 그리고 이를 포함하는 메모리 시스템
JP4540433B2 (ja) 入出力縮退回路
US8411512B2 (en) Semiconductor memory apparatus
US20100169518A1 (en) Semiconductor memory device
KR100443355B1 (ko) 테스트모드와 정상모드에서 공통버스를 사용하는 반도체 메모리 소자
KR20240013456A (ko) 데이터 기입-독출 동작시의 피크 전류를 저감하는 반도체 메모리 장치
KR19980048795A (ko) 분할된 입/출력 라인 구조를 갖는 반도체 메모리 장치

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination