CN106601717B - 半导体芯片模块和包括该半导体芯片模块的半导体封装件 - Google Patents

半导体芯片模块和包括该半导体芯片模块的半导体封装件 Download PDF

Info

Publication number
CN106601717B
CN106601717B CN201610268315.3A CN201610268315A CN106601717B CN 106601717 B CN106601717 B CN 106601717B CN 201610268315 A CN201610268315 A CN 201610268315A CN 106601717 B CN106601717 B CN 106601717B
Authority
CN
China
Prior art keywords
semiconductor chip
pad
semiconductor
reassignment
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610268315.3A
Other languages
English (en)
Other versions
CN106601717A (zh
Inventor
徐铉哲
金俊植
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN106601717A publication Critical patent/CN106601717A/zh
Application granted granted Critical
Publication of CN106601717B publication Critical patent/CN106601717B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

半导体芯片模块和包括该半导体芯片模块的半导体封装件。该模块包括芯片单元，包括第一和第二半导体芯片且具有第一表面，第一和第二半导体芯片在单体上形成为在第一方向上与介于其间的划线区域相邻，第一和第二半导体芯片的接合焊盘位于第一表面上；重分配线，形成在第一表面上，具有分别与接合焊盘电联接的一组端部，且在与第一方向倾斜的方向上向划线区域延伸；及重分配焊盘，设置在第一表面上，且与重分配线的另一组端部电联接。重分配焊盘包括：共享重分配焊盘，共同与和第一半导体芯片的接合焊盘电联接的重分配线及和第二半导体芯片的接合焊盘电联接的重分配线电联接；及单独重分配焊盘，各自与未与共享重分配焊盘电联接的重分配线电联接。

Description

半导体芯片模块和包括该半导体芯片模块的半导体封装件
技术领域
各种实施方式总体上涉及一种半导体技术，且更具体地，涉及一种半导体芯片模块和包括该半导体芯片模块的半导体封装件。
背景技术
在半导体装置中出现的故障模式存在各种类型。由电现象引起的故障模式包括电气过载(EOS)和静电释放(ESD)。
ESD现象指的是随着静电流动而发生的现象。由ESD现象引起的静电流可能被施加到半导体装置中的二极管或晶体管，并破坏这些元件的功能。也就是说，由静电引发的高电流被施加到二极管的PN结之间并导致结穿刺(junction spike)，或者损坏晶体管的栅极介电层并且使栅极、漏极和源极短路，由此使元件的可靠性显著下降。
根据静电产生的原因，ESD现象被分类成人体模型(HBM)、机器模型(MM)和带电装置模型(CDM)。HBM表示在带电人体内产生的静电通过半导体装置中的元件被瞬间放电并且损坏该元件的现象。MM表示在带电机器内产生的静电通过半导体装置中的元件被瞬间放电并且损坏该元件的现象。CDM表示在制造半导体装置的过程中在半导体装置内累积的静电通过与外部导体接地被瞬间放电并且损坏该半导体装置中的元件的现象。
在CDM中，因为半导体装置自身被该半导体装置中带电的电荷损坏，所以CDM对产品的可靠性施加有重大影响。因此，半导体装置制造商不断努力通过充放电建模来测量CDM特性，并由此确保由客户所要求的CDM特性级别。
发明内容
在一种实施方式中，一种半导体芯片模块可以包括芯片单元，所述芯片单元包括第一半导体芯片和第二半导体芯片，并且具有第一表面和背离所述第一表面的第二表面，所述第一半导体芯片和所述第二半导体芯片在单一体上被形成为在第一方向上与介于所述第一半导体芯片与所述第二半导体芯片之间的划线区域相邻，所述第一半导体芯片和所述第二半导体芯片的接合焊盘位于所述第一表面上。所述半导体芯片模块还包括多条重分配线，所述多条重分配线被形成在所述第一表面上，具有分别与所述第一半导体芯片和所述第二半导体芯片的所述接合焊盘电联接的一组端部，并且在与所述第一方向倾斜的方向上朝向所述划线区域延伸。所述半导体芯片模块还包括多个重分配焊盘，所述多个重分配焊盘被设置在所述第一表面上，并且与所述重分配线的背离所述一组端部的另一组端部电联接。所述重分配焊盘包括：一个或更多个共享重分配焊盘，所述一个或更多个共享重分配焊盘共同地与和所述第一半导体芯片的所述接合焊盘电联接的一条或更多条所述重分配线以及和所述第二半导体芯片的所述接合焊盘电联接的一条或更多条所述重分配线电联接；以及多个单独的重分配焊盘，所述多个单独的重分配焊盘各自与未与所述共享重分配焊盘电联接的所述重分配线电联接。
在一种实施方式中，一种半导体封装件可以包括基板，所述基板包括顶表面、底表面、穿过所述顶表面和所述底表面的开口和形成在所述底表面上的联接焊盘。所述半导体封装件还可以包括半导体芯片模块，所述半导体芯片模块包括：芯片单元，所述芯片单元包括第一半导体芯片和第二半导体芯片，并且具有第一表面和背离所述第一表面的第二表面，所述第一半导体芯片和所述第二半导体芯片在单一体上被形成为在第一方向上与介于所述第一半导体芯片与所述第二半导体芯片之间的划线区域相邻，所述第一半导体芯片和所述第二半导体芯片的接合焊盘位于所述第一表面上；多条重分配线，所述多条重分配线被形成在所述第一表面上，具有分别与所述第一半导体芯片和所述第二半导体芯片的所述接合焊盘电联接的一组端部，并且在与所述第一方向倾斜的方向上朝向所述划线区域延伸；以及多个重分配焊盘，所述多个重分配焊盘被设置在所述第一表面上，并且与所述重分配线的背离所述一组端部的另一组端部电联接，所述半导体芯片模块被设置在所述基板上，使得所述重分配焊盘通过所述开口被暴露。所述半导体封装件还可以包括导电联接构件，所述导电联接构件通过所述开口将所述重分配焊盘与所述联接焊盘电联接。所述重分配焊盘可以包括：一个或更多个共享重分配焊盘，所述一个或更多个共享重分配焊盘共同地与和所述第一半导体芯片的所述接合焊盘电联接的一条或更多条所述重分配线以及和所述第二半导体芯片的所述接合焊盘电联接的一条或更多条所述重分配线电联接。所述重分配焊盘还可以包括多个单独的重分配焊盘，所述多个单独的重分配焊盘各自与未与所述共享重分配焊盘电联接的所述重分配线电联接。
附图说明
图1是示出根据一种实施方式的半导体芯片模块的示例的表示的顶视图。
图2是沿着图1的线A-A’截取的截面图。
图3是示出图2的集成电路的顶视图。
图4是示出图3的子库(sub bank)和列解码器的框图。
图5是示出图4的感测放大器的电路配置的示图。
图6是示出包括在图1的芯片单元中的信号线的顶视图。
图7是示出按照交叠方式的信号线和重分配线的顶视图。
图8是示出根据一种实施方式的半导体封装件的示例的表示的顶视图。
图9是沿着图8的线B-B’截取的截面图。
图10是示出包括根据一种实施方式的半导体封装件的电子系统的示例的表示的框图。
图11是示出包括根据一种实施方式的半导体封装件的存储卡的示例的表示的框图。
具体实施方式
下文中，以下将通过实施方式的各种示例参照附图来描述半导体芯片模块和包括该半导体芯片模块的半导体封装件。
参照图1和图2，根据一种实施方式的半导体芯片模块10可以包括芯片单元100以及在芯片单元100上形成的多条重分配线200和多个重分配焊盘310和320。
芯片单元100可以通过利用半导体制造技术在半导体晶片上形成多个半导体芯片来限定，使得多个半导体芯片在第一方向FD和第二方向SD上相邻地被设置在划线区域SL的两侧上。芯片单元100也可以通过锯切半导体晶片来限定，使得多个半导体芯片以两个半导体芯片为单位被个体化，这两个半导体芯片在第一方向FD上相邻地被设置在划线区域SL的两侧上。
在以下描述中，为便于说明起见，包括在芯片单元100中的两个半导体芯片C1和C2将被限定为第一半导体芯片C1和第二半导体芯片C2。第一方向FD可以是列方向，即，位线方向。另外，第二方向SD可以是行方向，即，字线方向。
芯片单元100可以包括划线区域SL。另外，第一半导体芯片C1和第二半导体芯片C2在第一方向FD上彼此相邻地被形成，且它们之间介有划线区域SL。因此，芯片单元100可以是包括第一半导体芯片C1、第二半导体芯片C2和划线区域SL的单体。包括在芯片单元100中的第一半导体芯片C1和第二半导体芯片C2可以具有大致相同的结构。
芯片单元100可以具有第一表面101和背离第一表面101的第二表面102。包括在芯片单元100中的第一半导体芯片C1和第二半导体芯片C2中的每一个可以具有多个暴露在第一表面101上的接合焊盘111和112。接合焊盘111和112可以在与第一方向FD垂直的第二方向SD上沿着第一半导体芯片C1和第二半导体芯片C2中的每一个的第一表面101的中心部分被布置。换句话说，第一半导体芯片C1和第二半导体芯片C2中的每一个可以是中心焊盘型芯片。第一半导体芯片C1和第二半导体芯片C2中的每一个也可以是边缘焊盘型芯片，在该边缘焊盘型芯片中，接合焊盘邻近并沿着第一半导体芯片C1和第二半导体芯片C2中的每一个的第一表面101的边缘被布置。另外，虽然在一种实施方式中示出了接合焊盘111和112被形成在第一半导体芯片C1和第二半导体芯片C2中的每一个内的一条线上，但是要注意的是，接合焊盘111和112也可以被形成在第一半导体芯片C1和第二半导体芯片C2中的每一个内的至少两条线上。
芯片单元100可以进一步包括基底基板120，第一半导体芯片C1和第二半导体芯片C2的集成电路IC在该基底基板120中形成。另外，互连结构130在基底基板120上形成。
基底基板120可以包括诸如体硅基板的半导体基板。此外，基底基板120可以包括诸如第III族、第IV族和/或第V族元素的其它半导体材料。基底基板120可以具有活性表面121以及背离活性表面121的背面。此外，基底基板120的背面可以是与芯片单元100的第二表面102大致相同的表面。第一半导体芯片C1和第二半导体芯片C2的集成电路IC可以被形成为基底基板120的从活性表面121起的部分深度。
以下将参照图3来描述集成电路IC。
参照图3，第一半导体芯片C1和第二半导体芯片C2的集成电路IC中的每一个可以包括存储单元阵列Bank0至Bank3、多个列解码器141至144和控制器。
存储单元阵列Bank0至Bank3可以包括第一存储库Bank0和Bank1以及第二存储库Bank2和Bank3，第一存储库和第二存储库在第一方向FD上彼此独立地被设置且它们之间介有接合焊盘111和112，并且由库地址信号选择性地激活。
第一存储库Bank0和Bank1以及第二存储库Bank2和Bank3中的每一个可以通过被物理划分成多个子库来设置。在一种实施方式中，第一存储库Bank0和Bank1可以包括设置在第二方向SD上的第一子库Bank0和第二子库Bank1。此外，第二存储库Bank2和Bank3可以包括设置在第二方向SD上的第三子库Bank2和第四子库Bank3。
与第一子库Bank0相对应的第一行解码器151和与第二子库Bank1相对应的第二行解码器152可以被设置在第一子库Bank0与第二子库Bank1之间。此外，与第三子库Bank2相对应的第三行解码器153和与第四子库Bank3相对应的第四行解码器154可以被设置在第三子库Bank2与第四子库Bank3之间。
第一行解码器151至第四行解码器154中的每一个通过将从控制器提供的行地址解码来生成解码的行地址。基于该解码的行地址，第一行解码器151至第四行解码器154还生成字线驱动信号，该字线驱动信号用于控制对子库的与其对应的字线的选择。
列解码器141至列解码器144可以包括分别与第一子库Bank0至第四子库Bank3相对应的第一列解码器至第四列解码器。当在第二方向SD上观察时，第一列解码器141至第四列解码器144中的每一个可以与和其对应的子库并排设置，并与接合焊盘111和112相邻地设置。第一列解码器141至第四列解码器144中的每一个可以通过将从控制器提供的列地址解码来生成解码的列地址。基于该解码的列地址，第一列解码器141至第四列解码器144还可以生成列选择信号，该列选择信号用于控制对子库的与其对应的位线的选择。
控制器响应于从外部输入的地址信号可以生成行地址和列地址。第一子库至第四子库Bank0至Bank3可以包括多个存储单元，并且可以响应于从第一列解码器141至第四列解码器144提供的列选择信号和从第一行解码器151至第四行解码器154提供的字线驱动信号来操作。以下将参照图4来描述子库Bank0至Bank3的构造。
参照图4，示出了示出图3的子库和列解码器的示图。具体地，图4示出了图3的第一子库Bank0和第一列解码器141。其余子库Bank1至Bank3和其余列解码器142至144按照与图4所示的第一子库Bank0和第一列解码器141类似的方式来实现。
在图4中，第一子库Bank0可以具有多个单元垫(cell mat)180和多个位线感测放大器块190在第一方向FD上重复设置的结构。位线感测放大器块190可以分别被设置在每个单元垫180的左侧和右侧上。为了最大化位线感测放大器块190的效率并且减小芯片面积，第一子库Bank0可以具有共享位线感测放大器结构，在该共享位线感测放大器结构中，一个位线感测放大器块190针对被设置在其左侧和右侧上的单元垫180共用。
在每个单元垫180中，可以形成在第一方向FD上延伸的多条位线BL、在第二方向SD上延伸的多条字线WL以及设置在位线BL与字线WL的交叉处的多个存储单元MC。存储单元MC可以是DRAM单元，每个DRAM单元由一个晶体管T和一个电容C构成，并且第一半导体芯片C1和第二半导体芯片C2可以是DRAM芯片。
参考符号S/A指示包括在位线感测放大器块190中的感测放大器。而且，每个位线感测放大器块190可以包括多个在第二方向SD上布置的感测放大器S/A。
当在第一方向FD上观察时，第一列解码器141可以与第一子库Bank0并排设置。第一列解码器141可以通过将从控制器提供的列地址信号解码来生成解码的列地址，并且基于所解码的列地址来生成列选择信号。
参照图5，描述了示出图4的第一子库Bank0的一部分的电路图。
图5中所示的参考符号YI指示用于传送由第一列解码器141生成的列选择信号的列选择线。列选择线YI可以在第一方向FD上延伸。
在图5中，感测放大器S/A可以包括列选择部191和位线感测放大器192。包括在列选择部191中的列选择晶体管Tyi和TyiB可以被电联接在本地输入/输出线LIO和LIOB与位线BL和BLB之间。列选择晶体管Tyi和TyiB可以响应于通过列选择线YI提供的列选择信号来选择位线BL和BLB，并且将所选择的位线BL和BLB与本地输入/输出线LIO和LIOB电联接。本地输入/输出线LIO和LIOB要将位线BL和BLB与全局输入/输出线电联接，并且可以在第一方向FD上延伸。
位线感测放大器192可以放大从单元垫180输出的数据，并且将放大的数据传送至本地输入/输出线LIO和LIOB，或者可以将通过本地输入/输出线LIO和LIOB输入的数据传送至单元垫180。
虽然在以上参照图3至图5描述的实施方式中作为示例示出了第一半导体芯片C1和第二半导体芯片C2是DRAM芯片，但要注意的是，该实施方式并不限于这样的示例。第一半导体芯片C1和第二半导体芯片C2也可以是诸如NAND芯片和MRAM芯片的其它类型的存储芯片，并且可以根据芯片的类型来改变集成电路IC的配置。例如，虽然未示出第一半导体芯片C1和第二半导体芯片C2是NAND芯片的情况，但是第一半导体芯片C1和第二半导体芯片C2的每个集成芯片IC可以包括：存储单元阵列，该存储单元阵列具有由漏极选择晶体管构成的多个单元串；多个闪存单元和源极选择晶体管，所述多个闪存单元和源极选择晶体管被串联电联接在位线与源极线之间；列解码器，该列解码器相对于存储单元阵列被设置在列方向上，并且生成用于控制对存储单元阵列的位线的选择的列选择信号；页面缓冲器，该页面缓冲器被设置在存储单元阵列与列解码器之间，并且响应于列选择信号来控制在位线与本地输入/输出线之间的电联接；以及行解码器，该行解码器生成用于控制对存储单元阵列的字线的选择的字线驱动信号。
再参照图2，互连结构130包括一个或更多个布线层，这些布线层被形成在基底基板120的活性表面121上并且可以形成有与集成电路IC电联接的多条金属线M1、M2和M3。在一种实施方式中，互连结构130具有TLM(三层金属)结构。互连结构130包括第一布线层，第一金属线M1位于该第一布线层中。互连结构130还包括第二布线层，该第二布线层被形成在第一布线层之上并且第二金属线M2位于该第二布线层中。互连结构130还包括第三布线层，该第三布线层被形成在第二布线层之上并且第三金属线M3位于该第三布线层中。
互连结构130可以进一步包括多个层间介电层161、162和163，这些层间介电层被形成在布线层的下方并且使形成在不同布线层中的金属线M1、M2和M3彼此绝缘。互连结构130也可以包括导电通孔VIA，该导电通孔VIA穿过层间介电层161、162和163并且将形成在不同布线层中的金属线M1、M2和M3电联接。金属线M1、M2和M3以及导电通孔VIA可以由包括铜、铝或另一金属的合金形成，并且可以通过使用镶嵌工艺来形成。
接合焊盘111和112可以在互连结构130的最上布线层中形成。为了参考，作为沿图1的线A-A’截取的截面图的图2仅示出了接合焊盘112，并且未示出接合焊盘111，但要理解的是，实际上在互连结构130的最上布线层中不仅形成有接合焊盘111，而且也形成有接合焊盘112。
保护层170可以在最上层间介电层163上被形成，该保护层170覆盖形成在最上布线层中的金属线M3并且暴露出接合焊盘111和112。作为芯片单元100的最上层的保护层170的顶表面可以是与芯片单元100的第一表面101大致相同的表面。
第一半导体芯片C1和第二半导体芯片C2的互连结构130可以包括在第一方向FD上延伸的信号线。
以下将参照图6来描述这些信号线的构建。
参照图6，各个信号线YL可以在第一方向FD上从第一半导体芯片C1和第二半导体芯片C2的接合焊盘111和112所位于的中心部分延伸至第一半导体芯片C1和第二半导体芯片C2的边缘。信号线YL可以被布置在与第一方向FD垂直的第二方向SD上。信号线YL可以被布置在第一半导体芯片C1和第二半导体芯片C2的整个表面之上，同时具有预定宽度和预定间隔。
信号线YL可以被设置在图2中所示的互连结构130的最上布线层中，即，在与第三金属线M3相同的层中。然而，要注意的是，实施方式并不限于此。信号线YL可以被设置在位于最上布线层下方的布线层中，或者可以以要被分布在至少两个布线层中的这种方式来设置。
信号线YL可以是用于向第一子库Bank0至第四子库Bank3传送由列解码器141至列解码器144生成的列选择信号的列选择线YI(参见图5)。另外，信号线YL可以是将位线与全局输入/输出线电联接的本地输入/输出线LIO和LIOB(参见图5)。
再参照图1和图2，重分配线200可以被设置在芯片单元100的第一表面101上，并且可以具有分别与接合焊盘111和112电联接的一端和背向所述一端并且朝向划线区域SL延伸的另一端。重分配焊盘310和320可以在芯片单元100的第一表面101上被形成，以与重分配线200的另一端电联接。在一种实施方式中，重分配焊盘310和320在第二方向SD上邻近并沿着与划线区域SL相邻的第一半导体芯片C1和第二半导体芯片C2的边缘来布置。虽然在实施方式中示出了重分配焊盘310和320被设置在第一半导体芯片C1和第二半导体芯片C2中，但要注意的是，重分配焊盘310和320可以被设置在划线区域SL中，或者可以沿着第一半导体芯片C1和第二半导体芯片C2与划线区域SL之间的边界来设置。
随着接合焊盘的数量由于集成度和多功能性的提高而增加，与其对应的重分配焊盘的数量也被增加。具体地，在通过使用形成于单层中的重分配线将接合焊盘与重分配焊盘电联接的情况下，如果重分配焊盘被设置成与和它们对应的接合焊盘在第一方向FD上对齐，则在有限的占用空间内可以设置最大数量的重分配焊盘。在这种情况下，将重分配焊盘与接合焊盘电联接的重分配线被构造成在第一方向FD上延伸。
然而，由于在第一方向FD上延伸的多条信号线被设置在第一半导体芯片C1和第二半导体芯片C2中并且在第一半导体芯片C1和第二半导体芯片C2的整个表面之上，所以当在第一方向FD上形成重分配线时，重分配线和信号线彼此交叠。重分配线与信号线彼此交叠，并且在重分配线与信号线之间插入有介电层。因此，可以通过重分配线、信号线以及介于它们之间的介电层来形成电容。当在制造半导体芯片模块10期间向重分配线和信号线施加电压时，电荷会被累积在电容中。在半导体芯片模块10与外部接地端接触的瞬间，累积的电荷被放电。在该瞬间产生的高电流可能会导致对半导体芯片模块10的内部电路的永久性损坏。换句话说，如果重分配线与信号线之间的交叠区域很大，则CDM性能可能会降低。为了提高CDM性能，必须减小重分配线与信号线之间的交叠区域。
参照图7，根据一种实施方式的重分配线200被形成在与信号线YL的延伸方向(即，第一方向FD)倾斜的方向上。由于重分配线200在与第一方向FD倾斜的方向上被形成，所以重分配线200中的至少一条可以与信号线YL中的至少一条交叉。
根据上述实施方式，重分配线200和信号线YL仅在重分配线200与信号线YL彼此交叉的交叉点CR处彼此交叠。因此，在重分配线200与信号线YL的交叠区域处充电的电荷量可以被最小化，并且可以提高CDM性能。
如果所有重分配线200均在倾斜于第一方向FD的方向上被形成，则当与重分配线200在第一方向FD上并排被布置的情况相比时，重分配焊盘310和320之间的间隔增加。因此，在这种条件下，需要更大的空间来设置重分配焊盘。因此，必须设计使用数量少于第一半导体芯片C1和第二半导体芯片C2的接合焊盘111和112的数量的重分配焊盘的半导体芯片模块10。
再参照图1，第一半导体芯片C1和第二半导体芯片C2中的每一个的接合焊盘111和112可以包括多个输入焊盘和多个输出焊盘。输入焊盘可以包括用于芯片选择信号(CS)的输入的CS焊盘、用于时钟使能信号(CKE)的输入的CKE焊盘、用于测试信号(ZQ)的输入的ZQ焊盘、用于终止控制信号(ODT)的输入的ODT焊盘、用于地址信号(ADD)的输入的ADD焊盘、用于时钟信号(CK)的输入的CK焊盘、用于库地址信号(BA)的输入的BA焊盘、用于列地址选通信号(CAS)的输入的CAS焊盘、用于行地址选通信号(RAS)的输入的RAS焊盘、用于供电电压(VDD)的输入的VDD焊盘、用于接地电压(VSS)的输入的VSS焊盘等。
在第一半导体芯片C1和第二半导体芯片C2中的每一个的接合焊盘111和112当中，存在可以与属于另一半导体芯片的接合焊盘电联接而不会产生任何问题的一个或更多个接合焊盘。这样的接合焊盘可以包括ADD焊盘、CK焊盘、BA焊盘、CAS焊盘、RAS焊盘、VDD焊盘以及VSS焊盘。具体地，VDD焊盘和VSS焊盘中的每一个可以在第一半导体芯片C1和第二半导体芯片C2中的每一个中被设置有至少两个。包括在第一半导体芯片C1中的至少两个VDD焊盘和包括在第二半导体芯片C2中的至少两个VDD焊盘可以共同被电联接而不会产生任何问题。而且，包括在第一半导体芯片C1中的至少两个VSS焊盘和包括在第二半导体芯片C2中的至少两个VSS焊盘可以共同被电联接而不会产生任何问题。
在第一半导体芯片C1和第二半导体芯片C2中的每一个的接合焊盘111和112当中，存在不应与属于另一半导体芯片的接合焊盘电联接(即，应与属于另一半导体芯片的接合焊盘电隔离)的接合焊盘。这样的接合焊盘可以包括输出焊盘，以及输入焊盘当中的CS焊盘、CKE焊盘、ZQ焊盘和ODT焊盘中的至少一个。具体地，在LPDDR、DDR3、DDR4和NAND产品的两层封装(dual die package)中，在CS焊盘、CKE焊盘、ZQ焊盘以及ODT焊盘当中最低至少一个应针对第一半导体芯片C1和第二半导体芯片C2中的每一个无条件地被隔离。例如，在CS焊盘和CKE焊盘被电联接的情况下，ZQ焊盘和ODT焊盘应针对第一半导体芯片C1和第二半导体芯片C2中的每一个被隔离，以确保第一半导体芯片C1和第二半导体芯片C2的各自操作。
在以下描述中，为便于说明起见，应针对第一半导体芯片C1和第二半导体芯片C2中的每一个被电隔离的接合焊盘将被限定为第一接合焊盘111。另外，属于相应的第一半导体芯片C1和第二半导体芯片C2并且可以被电联接而不会产生任何问题的接合焊盘将被限定为第二接合焊盘112。
重分配焊盘310和320可以包括分别与第一半导体芯片C1和第二半导体芯片C2的第一接合焊盘111对应的单独的重分配焊盘310。重分配焊盘310和320还可以包括一个或更多个共享重分配焊盘320，这些共享重分配焊盘320共同地与第一半导体芯片C1的一个或更多个第二接合焊盘112和第二半导体芯片C2的一个或更多个第二接合焊盘112对应。
单独的重分配焊盘310各自分别通过重分配线200与第一半导体芯片C1和第二半导体芯片C2的第一接合焊盘111电联接。相应的共享重分配焊盘320共同地与第一半导体芯片C1的一个或更多个第二接合焊盘112和第二半导体芯片C2的一个或更多个第二接合焊盘112电联接。由第一半导体芯片C1和第二半导体芯片C2共享一个或更多个共享重分配焊盘320。因此，可以设计使用数量少于第一半导体芯片C1和第二半导体芯片C2的接合焊盘111和112的数量的重分配焊盘的半导体芯片模块10。
再参照图2，可以在芯片单元100的第一表面101上另外形成介电层图案400，该介电层图案400覆盖重分配线200并且暴露出重分配焊盘310和320。
参照图8，描述了示出根据一种实施方式的使用上述半导体芯片模块10的半导体封装件的示例的表示的顶视图。而且，图9也描述了图8中所示的半导体封装件的截面图。此外，图9是沿着图8的线B-B’截取的截面图。
在图8和图9中，根据实施方式的半导体封装件PAC可以包括半导体芯片模块10、基板20和导电联接构件30。另外，根据该实施方式的半导体封装件PAC可以进一步包括粘合构件40和成型部件51和52。
基板20可以是印刷电路板。基板20可以具有顶表面21、底表面22以及穿过顶表面21和底表面22的开口23。该基板20可以包括在底表面22上的被设置为邻近并且沿着开口23的边缘的多个联接焊盘24；以及在底表面22上形成的多个外部电极25。诸如焊球、导电凸块和导电柱的外部连接端子26可以分别被附接至外部电极25。图9中示出的实施方式示出了将焊球用作外部连接端子26的情况。半导体封装件PAC可以通过外部连接端子26的介质被安装至外部装置(例如，主板)。
半导体芯片模块10可以被设置在基板20的顶表面21上，使得半导体芯片模块10的其上设置有单独的重分配焊盘310和共享重分配焊盘320的一个表面面向基板20，并且单独的重分配焊盘310和共享重分配焊盘320通过基板20的开口23被暴露。粘合构件40可以在半导体芯片模块10与基板20之间被形成，以将半导体芯片模块10与基板20彼此附接。
导电联接构件30通过开口23将半导体芯片模块10的重分配焊盘310和320与在基板20的底表面22上形成的联接焊盘24电联接。导电联接构件30可以包括导线。
成型部件51和52用于保护半导体芯片模块10和导电联接构件30以免受外部装置和外部环境的影响。成型部件51和52可以在基板20的顶表面21上和开口23中形成，以覆盖半导体芯片模块10和导电联接构件30。成型部件51和52可以由诸如具有填料的环氧树脂、具有填料的环氧丙烯酸酯和具有填料的聚合物的一种或至少两种聚合物复合材料来构建。
上述半导体封装件可以被应用于各种半导体装置和封装模块。
参照图10，描述了根据一种实施方式的可以应用于电子系统710的半导体封装件。电子系统710可以包括控制器711、输入/输出单元712和存储器713。控制器711、输入/输出单元712和存储器713可以通过提供数据移动路径的总线715彼此电联接。
例如，控制器711可以包括至少一个微处理器、至少一个数字信号处理器、至少一个微控制器以及至少一个能够执行与这些组件相同的功能的逻辑电路。根据一种实施方式，存储器713可以包括半导体封装件。输入/输出单元712可以包括在按键、键盘、显示装置、触摸屏等当中选择的至少一个。作为用于存储数据的装置的存储器713可以存储要被控制器711等执行的数据和/或命令。
存储器713可以包括诸如DRAM的易失性存储装置和/或诸如闪存的非易失性存储装置。例如，闪存可以被安装于诸如移动终端或台式计算机的信息处理系统。闪存可以被配置为固态驱动器(SSD)。在这种情况下，电子系统710可以在闪存系统中稳定地存储大量数据。
电子系统710可以进一步包括被设置成能够向通信网络发送数据和从通信网络接收数据的接口714。接口714可以是有线或无线类型。例如，接口714可以包括天线、有线收发器或无线收发器。
电子系统710可以被理解为移动系统、个人计算机、用于工业用途的计算机或执行各种功能的逻辑系统。例如，移动系统可以是在个人数字助理(PDA)、便携式计算机、平板电脑、移动电话、智能电话、无线电话、笔记本电脑、存储卡、数字音乐系统以及信息发送/接收系统当中的任一个。
在电子系统710是能够执行无线通信的装置的情况下，电子系统710可以被用于诸如CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强型时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)以及Wibro(无线宽带互联网)的通信系统中。
参照图11，根据一种实施方式的半导体封装件可以以存储卡800的形式被提供。例如，存储卡800可以包括诸如非易失性存储装置的存储器810以及存储器控制器820。存储器810和存储器控制器820可以存储数据或读出所存储的数据。
存储器810可以包括在根据实施方式的半导体封装件所应用至的非易失性存储装置当中的至少任一个。另外，存储器控制器820可以响应于来自主机830的读/写请求来控制存储器810以读出所存储的数据或存储数据。
尽管上文已描述了各种实施方式，但本领域技术人员将理解的是，所述实施方式仅是通过示例的方式来描述的。因此，本文中所述的半导体芯片模块和包括该半导体芯片模块的半导体封装件不应基于上述实施方式而被限制。
相关申请的交叉引用
本申请要求于2015年10月19日在韩国知识产权局提交的韩国专利申请No.10-2015-0145253的优先权，将其整体通过引用并入本文。

Claims (36)

1.一种半导体芯片模块，该半导体芯片模块包括：
芯片单元，所述芯片单元包括第一半导体芯片和第二半导体芯片，并且具有第一表面和背离所述第一表面的第二表面，所述第一半导体芯片和所述第二半导体芯片在单一体上被形成为在第一方向上与介于所述第一半导体芯片与所述第二半导体芯片之间的划线区域相邻，所述第一半导体芯片和所述第二半导体芯片的接合焊盘位于所述第一表面上；
多条重分配线，所述多条重分配线被形成在所述第一表面上，具有分别与所述第一半导体芯片和所述第二半导体芯片的所述接合焊盘电联接的一组端部，并且在与所述第一方向倾斜的方向上朝向所述划线区域延伸；以及
多个重分配焊盘，所述多个重分配焊盘被设置在所述第一表面上，并且与所述重分配线的背离所述一组端部的另一组端部电联接，
所述重分配焊盘包括：
一个或更多个共享重分配焊盘，所述一个或更多个共享重分配焊盘共同地与和所述第一半导体芯片的所述接合焊盘电联接的一条或更多条所述重分配线以及和所述第二半导体芯片的所述接合焊盘电联接的一条或更多条所述重分配线电联接；以及
多个单独的重分配焊盘，所述多个单独的重分配焊盘各自与未与所述共享重分配焊盘电联接的所述重分配线电联接，
其中，所述第一半导体芯片和所述第二半导体芯片中的每一个包括在所述第一方向上延伸的多条信号线，
其中，所述信号线中的至少一条与所述重分配线中的至少一条彼此交叉，并且所述信号线与所述重分配线仅在所述信号线与所述重分配线彼此交叉的交叉点处彼此交叠。
2.根据权利要求1所述的半导体芯片模块，其中，所述信号线具有预定宽度和预定间隔，并且被布置在与所述第一方向垂直的第二方向上。
3.根据权利要求1所述的半导体芯片模块，其中，所述交叉点指示所述重分配线与所述多条信号线彼此交叉的地方。
4.根据权利要求1所述的半导体芯片模块，其中，所述芯片单元包括：
基底基板；
集成电路，所述集成电路分别被限定在所述基底基板的所述第一半导体芯片和所述第二半导体芯片中；以及
互连结构，所述互连结构被形成在所述基底基板和所述集成电路上，并且具有包括设置有所述信号线的布线层的一个或更多个布线层。
5.根据权利要求4所述的半导体芯片模块，其中，所述互连结构包括两个或更多个布线层，并且所述信号线被设置在所述两个或更多个布线层的最上布线层中。
6.根据权利要求4所述的半导体芯片模块，其中，所述互连结构包括两个或更多个布线层，并且所述信号线通过被分配在所述两个或更多个布线层中而被设置。
7.根据权利要求4所述的半导体芯片模块，其中，每个所述集成电路包括：
存储单元阵列，所述存储单元阵列包括在所述第一方向上延伸的位线、在与所述第一方向垂直的第二方向上延伸的字线和被设置在所述位线与所述字线的交叉处的多个存储单元；以及
列解码器，所述列解码器被配置为生成用于控制对所述位线的选择的列选择信号。
8.根据权利要求7所述的半导体芯片模块，其中，所述存储单元阵列和所述列解码器被布置在所述第一方向上。
9.根据权利要求7所述的半导体芯片模块，其中，所述存储单元阵列还包括在所述位线与本地输入/输出线之间电联接的列选择晶体管，所述存储单元阵列响应于所述列选择信号来选择所述位线，并且将所选择的位线与所述本地输入/输出线电联接。
10.根据权利要求9所述的半导体芯片模块，其中，所述信号线包括用于将由所述列解码器生成的所述列选择信号传送至所述列选择晶体管的列选择线。
11.根据权利要求9所述的半导体芯片模块，其中，所述信号线包括所述本地输入/输出线。
12.根据权利要求1所述的半导体芯片模块，其中，所述第一半导体芯片和所述第二半导体芯片的所述接合焊盘包括：
第一接合焊盘，所述第一接合焊盘通过所述重分配线与所述单独的重分配焊盘电联接；以及
第二接合焊盘，所述第二接合焊盘通过所述重分配线与所述共享重分配焊盘电联接。
13.根据权利要求12所述的半导体芯片模块，其中，所述第一接合焊盘包括用于向外部源或外部装置输出信号的一个或更多个输出焊盘和用于输入芯片选择信号、时钟使能信号、测试信号和片上终止信号的输入焊盘。
14.根据权利要求12所述的半导体芯片模块，其中，所述第二接合焊盘包括用于输入库地址信号、时钟信号、地址命令信号、列地址选通信号、行地址选通信号、接地电压和供电电压的一个或更多个输入焊盘。
15.根据权利要求1所述的半导体芯片模块，其中，所述重分配焊盘在与所述第一方向垂直的第二方向上邻近所述第一半导体芯片和所述第二半导体芯片的与所述划线区域相邻的边缘并且沿着所述边缘布置。
16.根据权利要求1所述的半导体芯片模块，其中，所述重分配线被设置在单个层中。
17.根据权利要求1所述的半导体芯片模块，其中，所述接合焊盘的数量大于所述重分配焊盘的数量。
18.一种半导体封装件，该半导体封装件包括：
基板，所述基板包括顶表面、底表面、穿过所述顶表面和所述底表面的开口和形成在所述底表面上的联接焊盘；
半导体芯片模块，所述半导体芯片模块包括：芯片单元，所述芯片单元包括第一半导体芯片和第二半导体芯片，并且具有第一表面和背离所述第一表面的第二表面，所述第一半导体芯片和所述第二半导体芯片在单一体上被形成为在第一方向上与介于所述第一半导体芯片与所述第二半导体芯片之间的划线区域相邻，所述第一半导体芯片和所述第二半导体芯片的接合焊盘位于所述第一表面上；多条重分配线，所述多条重分配线被形成在所述第一表面上，具有分别与所述第一半导体芯片和所述第二半导体芯片的所述接合焊盘电联接的一组端部，并且在与所述第一方向倾斜的方向上朝向所述划线区域延伸；以及多个重分配焊盘，所述多个重分配焊盘被设置在所述第一表面上，并且与所述重分配线的背离所述一组端部的另一组端部电联接，所述半导体芯片模块被设置在所述基板上，使得所述重分配焊盘通过所述开口被暴露；以及
导电联接构件，所述导电联接构件通过所述开口将所述重分配焊盘与所述联接焊盘电联接，
所述重分配焊盘包括：
一个或更多个共享重分配焊盘，所述一个或更多个共享重分配焊盘共同地与和所述第一半导体芯片的所述接合焊盘电联接的一条或更多条所述重分配线以及和所述第二半导体芯片的所述接合焊盘电联接的一条或更多条所述重分配线电联接；以及
多个单独的重分配焊盘，所述多个单独的重分配焊盘各自与未与所述共享重分配焊盘电联接的所述重分配线电联接，
其中，所述第一半导体芯片和所述第二半导体芯片中的每一个包括在所述第一方向上延伸的多条信号线，
其中，所述信号线中的至少一条与所述重分配线中的至少一条彼此交叉，并且所述信号线与所述重分配线仅在所述信号线与所述重分配线彼此交叉的交叉点处彼此交叠。
19.根据权利要求18所述的半导体封装件，其中，所述信号线具有预定宽度和预定间隔，并且被布置在与所述第一方向垂直的第二方向上。
20.根据权利要求18所述的半导体封装件，其中，所述交叉点指示所述重分配线与所述多条信号线彼此交叉的地方。
21.根据权利要求18所述的半导体封装件，其中，所述芯片单元包括：
基底基板；
集成电路，所述集成电路分别被限定在所述基底基板的所述第一半导体芯片和所述第二半导体芯片中；以及
互连结构，所述互连结构被形成在所述基底基板和所述集成电路上，并且具有设置有所述信号线的至少一个布线层。
22.根据权利要求21所述的半导体封装件，其中，所述互连结构包括至少两个布线层，并且所述信号线被设置在所述至少两个布线层的最上布线层中。
23.根据权利要求21所述的半导体封装件，其中，所述互连结构包括至少两个布线层，并且所述信号线通过被分配在所述至少两个布线层中而被设置。
24.根据权利要求21所述的半导体封装件，其中，每个所述集成电路包括：
存储单元阵列，所述存储单元阵列包括在所述第一方向上延伸的位线、在与所述第一方向垂直的第二方向上延伸的字线和被设置在所述位线与所述字线的交叉处的多个存储单元；以及
列解码器，所述列解码器被配置为生成用于控制对所述位线的选择的列选择信号。
25.根据权利要求24所述的半导体封装件，其中，所述存储单元阵列和所述列解码器被布置在所述第一方向上。
26.根据权利要求24所述的半导体封装件，其中，所述存储单元阵列还包括在所述位线与本地输入/输出线之间电联接的列选择晶体管，所述存储单元阵列响应于所述列选择信号来选择所述位线，并且将所选择的位线与所述本地输入/输出线电联接。
27.根据权利要求26所述的半导体封装件，其中，所述信号线包括用于将由所述列解码器生成的所述列选择信号传送至所述列选择晶体管的列选择线。
28.根据权利要求26所述的半导体封装件，其中，所述信号线包括所述本地输入/输出线。
29.根据权利要求18所述的半导体封装件，其中，所述第一半导体芯片和所述第二半导体芯片的所述接合焊盘包括：
第一接合焊盘，所述第一接合焊盘通过所述重分配线与所述单独的重分配焊盘电联接；以及
第二接合焊盘，所述第二接合焊盘通过所述重分配线与所述共享重分配焊盘电联接。
30.根据权利要求29所述的半导体封装件，其中，所述第一接合焊盘包括用于向外部输出信号的一个或更多个输出焊盘和用于输入芯片选择信号、时钟使能信号、测试信号和片上终止信号的输入焊盘。
31.根据权利要求29所述的半导体封装件，其中，所述第二接合焊盘包括用于输入库地址信号、时钟信号、地址命令信号、列地址选通信号、行地址选通信号、接地电压和供电电压的一个或更多个输入焊盘。
32.根据权利要求18所述的半导体封装件，其中，所述重分配焊盘在与所述第一方向垂直的第二方向上邻近所述第一半导体芯片和所述第二半导体芯片的与所述划线区域相邻的边缘并且沿着所述边缘设置。
33.根据权利要求18所述的半导体封装件，其中，所述重分配线被设置在单个层中。
34.根据权利要求18所述的半导体封装件，其中，所述导电联接构件包括导线。
35.根据权利要求18所述的半导体封装件，该半导体封装件还包括：
粘合构件，所述粘合构件被形成在所述半导体芯片模块与所述基板之间，并且使所述半导体芯片模块与所述基板彼此附接。
36.根据权利要求18所述的半导体封装件，其中，所述接合焊盘的数量大于所述重分配焊盘的数量。
CN201610268315.3A 2015-10-19 2016-04-27 半导体芯片模块和包括该半导体芯片模块的半导体封装件 Active CN106601717B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2015-0145253 2015-10-19
KR1020150145253A KR20170045554A (ko) 2015-10-19 2015-10-19 반도체 칩 모듈 및 이를 갖는 반도체 패키지

Publications (2)

Publication Number Publication Date
CN106601717A CN106601717A (zh) 2017-04-26
CN106601717B true CN106601717B (zh) 2019-11-15

Family

ID=58523087

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610268315.3A Active CN106601717B (zh) 2015-10-19 2016-04-27 半导体芯片模块和包括该半导体芯片模块的半导体封装件

Country Status (4)

Country Link
US (2) US10366727B2 (zh)
KR (1) KR20170045554A (zh)
CN (1) CN106601717B (zh)
TW (1) TWI700804B (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10020252B2 (en) 2016-11-04 2018-07-10 Micron Technology, Inc. Wiring with external terminal
US10141932B1 (en) 2017-08-04 2018-11-27 Micron Technology, Inc. Wiring with external terminal
US10304497B2 (en) 2017-08-17 2019-05-28 Micron Technology, Inc. Power supply wiring in a semiconductor memory device
KR102333452B1 (ko) 2017-09-28 2021-12-03 삼성전자주식회사 반도체 소자 및 그 제조방법
US10083734B1 (en) * 2017-11-06 2018-09-25 Micron Technology, Inc. Memory arrays
CN110061002B (zh) * 2018-08-31 2021-09-21 济南德欧雅安全技术有限公司 一种存储器件
CN110879633B (zh) * 2018-09-05 2021-06-25 宇瞻科技股份有限公司 双倍数据率存储器
KR102620865B1 (ko) * 2018-12-03 2024-01-04 에스케이하이닉스 주식회사 반도체 패키지
KR20200136742A (ko) * 2019-05-28 2020-12-08 에스케이하이닉스 주식회사 인터커넥트 구조를 포함한 스택 패키지
KR102628847B1 (ko) * 2019-06-12 2024-01-25 삼성디스플레이 주식회사 디스플레이 장치
US11201069B2 (en) 2019-09-24 2021-12-14 Samsung Electronics Co., Ltd. Semiconductor device
KR20210035446A (ko) 2019-09-24 2021-04-01 삼성전자주식회사 반도체 장치
KR20210036535A (ko) * 2019-09-26 2021-04-05 에스케이하이닉스 주식회사 반도체 장치
KR20210090426A (ko) * 2020-01-10 2021-07-20 에스케이하이닉스 주식회사 반도체 장치
KR20210128681A (ko) * 2020-04-17 2021-10-27 에스케이하이닉스 주식회사 저항 소자를 구비하는 반도체 장치
US11555828B2 (en) * 2020-07-07 2023-01-17 Micron Technology, Inc. Testing probe system for testing semiconductor die, multi-channel die having shared pads, and related systems and methods
US11538506B2 (en) * 2020-07-21 2022-12-27 Samsung Electronics Co., Ltd. Semiconductor device and semiconductor package including the semiconductor device
KR20220057044A (ko) * 2020-10-29 2022-05-09 에스케이하이닉스 주식회사 반도체 장치
KR20220061519A (ko) 2020-11-06 2022-05-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 부분 구제 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448865B1 (en) * 1999-02-25 2002-09-10 Formfactor, Inc. Integrated circuit interconnect system
US8432039B2 (en) * 2009-12-29 2013-04-30 Seiko Epson Corporation Integrated circuit device and electronic instrument
CN104821315A (zh) * 2014-01-31 2015-08-05 台湾积体电路制造股份有限公司 具有静电放电(esd)保护的半导体布置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003084008A (ja) 2001-09-10 2003-03-19 Mitsubishi Electric Corp 半導体デバイス
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
TWI225299B (en) * 2003-05-02 2004-12-11 Advanced Semiconductor Eng Stacked flip chip package
KR100905779B1 (ko) 2007-08-20 2009-07-02 주식회사 하이닉스반도체 반도체 패키지
US7667330B2 (en) 2007-09-10 2010-02-23 Hynix Semiconductor, Inc. Semiconductor device for preventing inflow of high current from an input/output pad and a circuit for preventing inflow of high current thereof
KR101046387B1 (ko) * 2009-04-10 2011-07-05 주식회사 하이닉스반도체 반도체 패키지
KR20120126364A (ko) 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 반도체 칩 모듈 및 이를 갖는 플래나 스택 패키지
KR20140137668A (ko) * 2013-05-23 2014-12-03 삼성전자주식회사 적층된 칩들을 포함하는 반도체 패키지 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448865B1 (en) * 1999-02-25 2002-09-10 Formfactor, Inc. Integrated circuit interconnect system
US8432039B2 (en) * 2009-12-29 2013-04-30 Seiko Epson Corporation Integrated circuit device and electronic instrument
CN104821315A (zh) * 2014-01-31 2015-08-05 台湾积体电路制造股份有限公司 具有静电放电(esd)保护的半导体布置

Also Published As

Publication number Publication date
US20190164578A1 (en) 2019-05-30
US20170110160A1 (en) 2017-04-20
TWI700804B (zh) 2020-08-01
CN106601717A (zh) 2017-04-26
KR20170045554A (ko) 2017-04-27
US10366727B2 (en) 2019-07-30
US10460771B2 (en) 2019-10-29
TW201715692A (zh) 2017-05-01

Similar Documents

Publication Publication Date Title
CN106601717B (zh) 半导体芯片模块和包括该半导体芯片模块的半导体封装件
CN106601707B (zh) 具有重分配线的半导体器件
CN108933110B (zh) 包括层叠的芯片的半导体封装
US8643175B2 (en) Multi-channel package and electronic system including the same
US10804209B2 (en) Semiconductor packages including a supporting block supporting an upper chip stack
US8218346B2 (en) Multi-chip packages including extra memory chips to define additional logical packages and related devices
TWI688052B (zh) 半導體封裝
US9559079B2 (en) Semiconductor stack packages
US11217564B2 (en) Stack packages with interposer bridge
US11798917B2 (en) Stack package including core die stacked over a controller die
US10971452B2 (en) Semiconductor package including electromagnetic interference shielding layer
US20190043833A1 (en) Semiconductor packages including a plurality of stacked dies
KR20220000285A (ko) 반도체 패키지
US20220328412A1 (en) Semiconductor packages
US11637085B2 (en) Semiconductor package and method for fabricating the same
US11233033B2 (en) Semiconductor packages including chips stacked on a base module
CN113964126A (zh) 半导体器件和包括该半导体器件的半导体封装件
US11682657B2 (en) Semiconductor packages including a bonding wire branch structure
US20130043601A1 (en) Universal printed circuit board and memory card including the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant