TWI700804B - 半導體晶片模組及包含其之半導體封裝 - Google Patents

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Abstract

半導體晶片模組包括晶片單元，包括第一和第二半導體晶片且具有第一表面，第一和第二半導體晶片在單體上形成為在第一方向上與介於其間的劃線區域相鄰，第一和第二半導體晶片的接合襯墊位於第一表面上；重分配線，形成在第一表面上，具有分別與接合襯墊電耦接的一組端部，且在與第一方向傾斜的方向上向劃線區域延伸；及重分配襯墊，設置在第一表面上，且與重分配線的另一組端部電耦接。重分配襯墊包括：共用重分配襯墊，共同與和第一半導體晶片的接合襯墊電耦接的重分配線及和第二半導體晶片的接合襯墊電耦接的重分配線電耦接；及單獨重分配襯墊，各自與未與共用重分配襯墊電耦接的重分配線電耦接。

Description

半導體晶片模組及包含其之半導體封裝 【相關申請案的交叉參考】
本申請基於35 U.S.C.§ 119(a)要求於2015年10月19日在韓國智慧財產權局提交的韓國專利申請第10-2015-0145253號的優先權，將其整體通過引用併入本文。
各種實施方式總體上涉及一種半導體技術，且更具體地，涉及一種半導體晶片模組和包括該半導體晶片模組的半導體封裝。
在半導體裝置中出現的故障模式存在各種類型。由電現象引起的故障模式包括電氣超載(electrical overstress，EOS)和靜電釋放(electrostatic discharge，ESD)。
ESD現象指的是隨著靜電流動而發生的現象。由ESD現象引起的靜電流可能被施加到半導體裝置中的二極體或電晶體，並破壞這些元件的功能。也就是說，由靜電引發的高電流被施加到二極體的PN接面之間並導致接面穿刺(junction spike)，或者損壞電晶體的閘極介電層並且使閘極、汲極和源極短路，由此使元件的可靠性顯著下降。
根據靜電產生的原因，ESD現象被分類成人體模型(human body model，HBM)、機器模型(machine model，MM)和帶電裝置模型(charged device model，CDM)。HBM表示在帶電人體內產生的靜電通過半導體裝置中的元件被瞬間放電並且損壞該元件的現象。MM表示在帶電機器內產生的靜電通過半導體裝置中的元件被瞬間放電並且損壞該元件的現象。CDM表示在製造半導體裝置的過程中在半導體裝置內累積的靜電通過與外部導體接地被瞬間放電並且損壞該半導體裝置中的元件的現象。
在CDM中，因為半導體裝置自身被該半導體裝置中帶電的電荷損壞，所以CDM對產品的可靠性施加有重大影響。因此，半導體裝置製造商不斷努力通過充放電建模來測量CDM特性，並由此確保由客戶所要求的CDM特性級別。
在一種實施方式中，一種半導體晶片模組可以包括晶片單元，所述晶片單元包括第一半導體晶片和第二半導體晶片，並且具有第一表面和背離所述第一表面的第二表面，所述第一半導體晶片和所述第二半導體晶片在單體上被形成為在第一方向上與介於所述第一半導體晶片與所述第二半導體晶片之間的劃線區域相鄰，所述第一半導體晶片和所述第二半導體晶片的接合襯墊位於所述第一表面上。所述半導體晶片模組還包括多條重分配線，所述多條重分配線被形成在所述第一表面上，具有分別與所述第一半導體晶片和所述第二半導體晶片的所述接合襯墊電耦接的一組端部，並且在與所述第一方向傾斜的方向上朝向所述劃線區域延伸。所述半導體晶片模組還包括多個重分配襯墊，所述多個重分配襯墊被設置在所述第一表面上，並且與所述重分配線的背離所述一組端部的另一組端部電 耦接。所述重分配襯墊包括：一個或更多個共用重分配襯墊，所述一個或更多個共用重分配襯墊共同地與和所述第一半導體晶片的所述接合襯墊電耦接的一條或更多條所述重分配線以及和所述第二半導體晶片的所述接合襯墊電耦接的一條或更多條所述重分配線電耦接；以及多個單獨的重分配襯墊，所述多個單獨的重分配襯墊各自與未與所述共用重分配襯墊電耦接的所述重分配線電耦接。
在一種實施方式中，一種半導體封裝可以包括基板，所述基板包括頂表面、底表面、穿過所述頂表面和所述底表面的開口和形成在所述底表面上的耦接襯墊。所述半導體封裝還可以包括半導體晶片模組，所述半導體晶片模組包括：晶片單元，所述晶片單元包括第一半導體晶片和第二半導體晶片，並且具有第一表面和背離所述第一表面的第二表面，所述第一半導體晶片和所述第二半導體晶片在單體上被形成為在第一方向上與介於所述第一半導體晶片與所述第二半導體晶片之間的劃線區域相鄰，所述第一半導體晶片和所述第二半導體晶片的接合襯墊位於所述第一表面上；多條重分配線，所述多條重分配線被形成在所述第一表面上，具有分別與所述第一半導體晶片和所述第二半導體晶片的所述接合襯墊電耦接的一組端部，並且在與所述第一方向傾斜的方向上朝向所述劃線區域延伸；以及多個重分配襯墊，所述多個重分配襯墊被設置在所述第一表面上，並且與所述重分配線的背離所述一組端部的另一組端部電耦接，所述半導體晶片模組被設置在所述基板上，使得所述重分配襯墊通過所述開口被暴露。所述半導體封裝還可以包括導電耦接構件，所述導電耦接構件通過所述開口將所述重分配襯墊與所述耦接襯墊電耦接。所述重分配襯墊可以包 括：一個或更多個共用重分配襯墊，所述一個或更多個共用重分配襯墊共同地與和所述第一半導體晶片的所述接合襯墊電耦接的一條或更多條所述重分配線以及和所述第二半導體晶片的所述接合襯墊電耦接的一條或更多條所述重分配線電耦接。所述重分配襯墊還可以包括多個單獨的重分配襯墊，所述多個單獨的重分配襯墊各自與未與所述共用重分配襯墊電耦接的所述重分配線電耦接。
10‧‧‧半導體晶片模組
20‧‧‧基板
21‧‧‧頂表面
22‧‧‧底表面
23‧‧‧開口
24‧‧‧耦接襯墊
25‧‧‧外部電極
26‧‧‧外部連接端子
30‧‧‧導電耦接構件
40‧‧‧黏著構件
51‧‧‧成型部件
52‧‧‧成型部件
100‧‧‧晶片單元
101‧‧‧第一表面
102‧‧‧第二表面
111‧‧‧接合襯墊
112‧‧‧接合襯墊
120‧‧‧基底基板
121‧‧‧主動表面
130‧‧‧互連結構
141‧‧‧行解碼器
142‧‧‧行解碼器/第一行解碼器
143‧‧‧行解碼器
144‧‧‧行解碼器/第四行解碼器
151‧‧‧第一列解碼器
152‧‧‧第二列解碼器
153‧‧‧第三列解碼器
154‧‧‧第四列解碼器
161‧‧‧層間介電層
162‧‧‧層間介電層
163‧‧‧層間介電層
170‧‧‧保護層
180‧‧‧單元墊
190‧‧‧位元線感測放大器塊
191‧‧‧行選擇部
192‧‧‧位元線感測放大器
200‧‧‧重分配線
310‧‧‧重分配襯墊
320‧‧‧重分配襯墊
710‧‧‧電子系統
711‧‧‧控制器
712‧‧‧輸入/輸出單元
713‧‧‧記憶體
714‧‧‧介面
715‧‧‧匯流排
800‧‧‧記憶卡
810‧‧‧記憶體
820‧‧‧記憶體控制器
830‧‧‧主機
圖1是示出根據一種實施方式的半導體晶片模組的示例的表示的頂視圖。
圖2是沿著圖1的線A-A’截取的截面圖。
圖3是示出圖2的積體電路的頂視圖。
圖4是示出圖3的子庫(sub bank)和行解碼器的方塊圖。
圖5是示出圖4的感測放大器的電路配置的示圖。
圖6是示出包括在圖1的晶片單元中的信號線的頂視圖。
圖7是示出按照交疊方式的信號線和重分配線的頂視圖。
圖8是示出根據一種實施方式的半導體封裝的示例的表示的頂視圖。
圖9是沿著圖8的線B-B’截取的截面圖。
圖10是示出包括根據一種實施方式的半導體封裝的電子系統的示例的表示的方塊圖。
圖11是示出包括根據一種實施方式的半導體封裝的記憶卡的示例的表示的方塊圖。
在下文中，以下將通過實施方式的各種示例參照附圖來描述半導體晶片模組和包括該半導體晶片模組的半導體封裝。
參照圖1和圖2，根據一種實施方式的半導體晶片模組10可以包括晶片單元100以及在晶片單元100上形成的多條重分配線200和多個重分配襯墊310和320。
晶片單元100可以通過利用半導體製造技術在半導體晶片上形成多個半導體晶片來限定，使得多個半導體晶片在第一方向FD和第二方向SD上相鄰地被設置在劃線區域SL的兩側上。晶片單元100也可以通過鋸切半導體晶片來限定，使得多個半導體晶片以兩個半導體晶片為單位被個體化，這兩個半導體晶片在第一方向FD上相鄰地被設置在劃線區域SL的兩側上。
在以下描述中，為便於說明起見，包括在晶片單元100中的兩個半導體晶片C1和C2將被限定為第一半導體晶片C1和第二半導體晶片C2。第一方向FD可以是行方向，即，位元線方向。另外，第二方向SD可以是列方向，即，字線方向。
晶片單元100可以包括劃線區域SL。另外，第一半導體晶片C1和第二半導體晶片C2在第一方向FD上彼此相鄰地被形成，且它們之間介有劃線區域SL。因此，晶片單元100可以是包括第一半導體晶片C1、第二半導體晶片C2和劃線區域SL的單體。包括在晶片單元100中的第一半導體晶片C1和第二半導體晶片C2可以具有大致相同的結構。
晶片單元100可以具有第一表面101和背離第一表面101的 第二表面102。包括在晶片單元100中的第一半導體晶片C1和第二半導體晶片C2中的每一個可以具有多個暴露在第一表面101上的接合襯墊111和112。接合襯墊111和112可以在與第一方向FD垂直的第二方向SD上沿著第一半導體晶片C1和第二半導體晶片C2中的每一個的第一表面101的中心部分被佈置。換句話說，第一半導體晶片C1和第二半導體晶片C2中的每一個可以是中心襯墊型晶片。第一半導體晶片C1和第二半導體晶片C2中的每一個也可以是邊緣襯墊型晶片，在該邊緣襯墊型晶片中，接合襯墊鄰近並沿著第一半導體晶片C1和第二半導體晶片C2中的每一個的第一表面101的邊緣被佈置。另外，雖然在一種實施方式中示出了接合襯墊111和112被形成在第一半導體晶片C1和第二半導體晶片C2中的每一個內的一條線上，但是要注意的是，接合襯墊111和112也可以被形成在第一半導體晶片C1和第二半導體晶片C2中的每一個內的至少兩條線上。
晶片單元100可以進一步包括基底基板120，第一半導體晶片C1和第二半導體晶片C2的積體電路IC在該基底基板120中形成。另外，互連結構130在基底基板120上形成。
基底基板120可以包括諸如塊材矽(bulk silicon)基板的半導體基板。此外，基底基板120可以包括諸如第III族、第IV族和/或第V族元素的其它半導體材料。基底基板120可以具有主動表面121以及背離主動表面121的背面。此外，基底基板120的背面可以是與晶片單元100的第二表面102大致相同的表面。第一半導體晶片C1和第二半導體晶片C2的積體電路IC可以被形成至基底基板120的從主動表面121起的部分深度。
以下將參照圖3來描述積體電路IC。
參照圖3，第一半導體晶片C1和第二半導體晶片C2的積體電路IC中的每一個可以包括記憶體單元陣列Bank0至Bank3、多個行解碼器141至144和控制器。
記憶體單元陣列Bank0至Bank3可以包括第一記憶庫Bank0和Bank1以及第二記憶庫Bank2和Bank3，第一記憶庫和第二記憶庫在第一方向FD上彼此獨立地被設置且它們之間介有接合襯墊111和112，並且由庫位址信號選擇性地啟動。
第一記憶庫Bank0和Bank1以及第二記憶庫Bank2和Bank3中的每一個可以通過被物理劃分成多個子庫來設置。在一種實施方式中，第一記憶庫Bank0和Bank1可以包括設置在第二方向SD上的第一子庫Bank0和第二子庫Bank1。此外，第二記憶庫Bank2和Bank3可以包括設置在第二方向SD上的第三子庫Bank2和第四子庫Bank3。
與第一子庫Bank0相對應的第一列解碼器151和與第二子庫Bank1相對應的第二列解碼器152可以被設置在第一子庫Bank0與第二子庫Bank1之間。此外，與第三子庫Bank2相對應的第三列解碼器153和與第四子庫Bank3相對應的第四列解碼器154可以被設置在第三子庫Bank2與第四子庫Bank3之間。
第一列解碼器151至第四列解碼器154中的每一個通過將從控制器提供的列位址解碼來生成解碼的列位址。基於該解碼的列位址，第一列解碼器151至第四列解碼器154還生成字線驅動信號，該字線驅動信號用於控制對子庫的與其對應的字線的選擇。
行解碼器141至行解碼器144可以包括分別與第一子庫 Bank0至第四子庫Bank3相對應的第一行解碼器至第四行解碼器。當在第二方向SD上觀察時，第一行解碼器141至第四行解碼器144中的每一個可以與和其對應的子庫並排設置，並與接合襯墊111和112相鄰地設置。第一行解碼器141至第四行解碼器144中的每一個可以通過將從控制器提供的行位址解碼來生成解碼的行位址。基於該解碼的行位址，第一行解碼器141至第四行解碼器144還可以生成行選擇信號，該行選擇信號用於控制對子庫的與其對應的位元線的選擇。
控制器回應於從外部輸入的位址信號可以生成列位址和行位址。第一子庫至第四子庫Bank0至Bank3可以包括多個記憶體單元，並且可以回應於從第一行解碼器141至第四行解碼器144提供的行選擇信號和從第一列解碼器151至第四列解碼器154提供的字線驅動信號來操作。以下將參照圖4來描述子庫Bank0至Bank3的構造。
參照圖4，說明了示出圖3的子庫和行解碼器的示圖。具體地，圖4示出了圖3的第一子庫Bank0和第一行解碼器141。其餘子庫Bank1至Bank3和其餘行解碼器142至144按照與圖4所示的第一子庫Bank0和第一行解碼器141類似的方式來實現。
在圖4中，第一子庫Bank0可以具有多個單元墊(cell mat)180和多個位元線感測放大器塊190在第一方向FD上重複設置的結構。位元線感測放大器塊190可以分別被設置在每個單元墊180的左側和右側上。為了最大化位元線感測放大器塊190的效率並且減小晶片面積，第一子庫Bank0可以具有共用位元線感測放大器結構，在該共用位元線感測放大器結構中，一個位元線感測放大器塊190針對被設置在其左側和右側上的單元 墊180共用。
在每個單元墊180中，可以形成在第一方向FD上延伸的多條位元線BL、在第二方向SD上延伸的多條字線WL以及設置在位元線BL與字線WL的交叉處的多個記憶體單元MC。記憶體單元MC可以是DRAM單元，每個DRAM單元由一個電晶體T和一個電容器C構成，並且第一半導體晶片C1和第二半導體晶片C2可以是DRAM晶片。
參考符號S/A指示包括在位元線感測放大器塊190中的感測放大器。而且，每個位元線感測放大器塊190可以包括多個在第二方向SD上佈置的感測放大器S/A。
當在第一方向FD上觀察時，第一行解碼器141可以與第一子庫Bank0並排設置。第一行解碼器141可以通過將從控制器提供的行位址信號解碼來生成解碼的行位址，並且基於所解碼的行位址來生成行選擇信號。
參照圖5，描述了示出圖4的第一子庫Bank0的一部分的電路圖。
圖5中所示的參考符號YI指示用於傳送由第一行解碼器141生成的行選擇信號的行選擇線。行選擇線YI可以在第一方向FD上延伸。
在圖5中，感測放大器S/A可以包括行選擇部191和位元線感測放大器192。包括在行選擇部191中的行選擇電晶體Tyi和TyiB可以被電耦接在本地輸入/輸出線LIO和LIOB與位元線BL和BLB之間。行選擇電晶體Tyi和TyiB可以回應於通過行選擇線YI提供的行選擇信號來選擇位元線BL和BLB，並且將所選擇的位元線BL和BLB與本地輸入/輸出線LIO 和LIOB電耦接。本地輸入/輸出線LIO和LIOB要將位元線BL和BLB與全域輸入/輸出線電耦接，並且可以在第一方向FD上延伸。
位元線感測放大器192可以放大從單元墊180輸出的資料，並且將放大的資料傳送至本地輸入/輸出線LIO和LIOB，或者可以將通過本地輸入/輸出線LIO和LIOB輸入的資料傳送至單元墊180。
雖然在以上參照圖3至圖5描述的實施方式中作為示例示出了第一半導體晶片C1和第二半導體晶片C2是DRAM晶片，但要注意的是，該實施方式並不限於這樣的示例。第一半導體晶片C1和第二半導體晶片C2也可以是諸如NAND晶片和MRAM晶片的其它類型的存儲晶片，並且可以根據晶片的類型來改變積體電路IC的配置。例如，雖然未示出第一半導體晶片C1和第二半導體晶片C2是NAND晶片的情況，但是第一半導體晶片C1和第二半導體晶片C2的每個積體晶片IC可以包括：記憶體單元陣列，該記憶體單元陣列具有由汲極選擇電晶體構成的多個單元串；多個快閃記憶體單元和源極選擇電晶體，所述多個快閃記憶體單元和源極選擇電晶體被串聯電耦接在位元線與源極線之間；行解碼器，該行解碼器相對於記憶體單元陣列被設置在行方向上，並且生成用於控制對記憶體單元陣列的位元線的選擇的行選擇信號；頁面緩衝器，該頁面緩衝器被設置在記憶體單元陣列與行解碼器之間，並且回應於行選擇信號來控制在位元線與本地輸入/輸出線之間的電耦接；以及列解碼器，該列解碼器生成用於控制對記憶體單元陣列的字線的選擇的字線驅動信號。
再參照圖2，互連結構130包括一個或更多個佈線層，這些佈線層被形成在基底基板120的主動表面121上並且可以形成有與積體電路 IC電耦接的多條金屬線M1、M2和M3。在一種實施方式中，互連結構130具有TLM(三層金屬)結構。互連結構130包括第一佈線層，第一金屬線M1位於該第一佈線層中。互連結構130還包括第二佈線層，該第二佈線層被形成在第一佈線層之上並且第二金屬線M2位於該第二佈線層中。互連結構130還包括第三佈線層，該第三佈線層被形成在第二佈線層之上並且第三金屬線M3位於該第三佈線層中。
互連結構130可以進一步包括多個層間介電層161、162和163，這些層間介電層被形成在佈線層的下方並且使形成在不同佈線層中的金屬線M1、M2和M3彼此絕緣。互連結構130也可以包括導電通孔VIA，該導電通孔VIA穿過層間介電層161、162和163並且將形成在不同佈線層中的金屬線M1、M2和M3電耦接。金屬線M1、M2和M3以及導電通孔VIA可以由包括銅、鋁或另一金屬的合金形成，並且可以通過使用鑲嵌工藝來形成。
接合襯墊111和112可以在互連結構130的最上佈線層中形成。為了參考，作為沿圖1的線A-A’截取的截面圖的圖2僅示出了接合襯墊112，並且未示出接合襯墊111，但要理解的是，實際上在互連結構130的最上佈線層中不僅形成有接合襯墊111，而且也形成有接合襯墊112。
保護層170可以在最上層間介電層163上被形成，該保護層170覆蓋形成在最上佈線層中的金屬線M3並且暴露出接合襯墊111和112。作為晶片單元100的最上層的保護層170的頂表面可以是與晶片單元100的第一表面101大致相同的表面。
第一半導體晶片C1和第二半導體晶片C2的互連結構130 可以包括在第一方向FD上延伸的信號線。
以下將參照圖6來描述這些信號線的構建。
參照圖6，各個信號線YL可以在第一方向FD上從第一半導體晶片C1和第二半導體晶片C2的接合襯墊111和112所位於的中心部分延伸至第一半導體晶片C1和第二半導體晶片C2的邊緣。信號線YL可以被佈置在與第一方向FD垂直的第二方向SD上。信號線YL可以被佈置在第一半導體晶片C1和第二半導體晶片C2的整個表面之上，同時具有預定寬度和預定間隔。
信號線YL可以被設置在圖2中所示的互連結構130的最上佈線層中，即，在與第三金屬線M3相同的層中。然而，要注意的是，實施方式並不限於此。信號線YL可以被設置在位於最上佈線層下方的佈線層中，或者可以以要被分佈在至少兩個佈線層中的這種方式來設置。
信號線YL可以是用於向第一子庫Bank0至第四子庫Bank3傳送由行解碼器141至行解碼器144生成的行選擇信號的行選擇線YI(參見圖5)。另外，信號線YL可以是將位元線與全域輸入/輸出線電耦接的本地輸入/輸出線LIO和LIOB(參見圖5)。
再參照圖1和圖2，重分配線200可以被設置在晶片單元100的第一表面101上，並且可以具有分別與接合襯墊111和112電耦接的一端和背向所述一端並且朝向劃線區域SL延伸的另一端。重分配襯墊310和320可以在晶片單元100的第一表面101上被形成，以與重分配線200的另一端電耦接。在一種實施方式中，重分配襯墊310和320在第二方向SD上鄰近並沿著與劃線區域SL相鄰的第一半導體晶片C1和第二半導體晶片C2的邊 緣來佈置。雖然在實施方式中示出了重分配襯墊310和320被設置在第一半導體晶片C1和第二半導體晶片C2中，但要注意的是，重分配襯墊310和320可以被設置在劃線區域SL中，或者可以沿著第一半導體晶片C1和第二半導體晶片C2與劃線區域SL之間的邊界來設置。
隨著接合襯墊的數量由於整合度和多功能性的提高而增加，與其對應的重分配襯墊的數量也被增加。具體地，在通過使用形成於單層中的重分配線將接合襯墊與重分配襯墊電耦接的情況下，如果重分配襯墊被設置成與和它們對應的接合襯墊在第一方向FD上對齊，則在有限的佔用空間內可以設置最大數量的重分配襯墊。在這種情況下，將重分配襯墊與接合襯墊電耦接的重分配線被構造成在第一方向FD上延伸。
然而，由於在第一方向FD上延伸的多條信號線被設置在第一半導體晶片C1和第二半導體晶片C2中並且在第一半導體晶片C1和第二半導體晶片C2的整個表面之上，所以當在第一方向FD上形成重分配線時，重分配線和信號線彼此交疊。重分配線與信號線彼此交疊，並且在重分配線與信號線之間插入有介電層。因此，可以通過重分配線、信號線以及介於它們之間的介電層來形成電容器。當在製造半導體晶片模組10期間向重分配線和信號線施加電壓時，電荷會被累積在電容器中。在半導體晶片模組10與外部接地端接觸的瞬間，累積的電荷被放電。在該瞬間產生的高電流可能會導致對半導體晶片模組10的內部電路的永久性損壞。換句話說，如果重分配線與信號線之間的交疊區域很大，則CDM性能可能會降低。為了提高CDM性能，必須減小重分配線與信號線之間的交疊區域。
參照圖7，根據一種實施方式的重分配線200被形成在與信 號線YL的延伸方向(即，第一方向FD)傾斜的方向上。由於重分配線200在與第一方向FD傾斜的方向上被形成，所以重分配線200中的至少一條可以與信號線YL中的至少一條交叉。
根據上述實施方式，重分配線200和信號線YL僅在重分配線200與信號線YL彼此交叉的交叉點CR處彼此交疊。因此，在重分配線200與信號線YL的交疊區域處充電的電荷量可以被最小化，並且可以提高CDM性能。
如果所有重分配線200均在傾斜於第一方向FD的方向上被形成，則當與重分配線200在第一方向FD上並排被佈置的情況相比時，重分配襯墊310和320之間的間隔增加。因此，在這種條件下，需要更大的空間來設置重分配襯墊。因此，必須設計使用數量少於第一半導體晶片C1和第二半導體晶片C2的接合襯墊111和112的數量的重分配襯墊的半導體晶片模組10。
再參照圖1，第一半導體晶片C1和第二半導體晶片C2中的每一個的接合襯墊111和112可以包括多個輸入襯墊和多個輸出襯墊。輸入襯墊可以包括用於晶片選擇信號(CS)的輸入的CS襯墊、用於時鐘賦能信號(CKE)的輸入的CKE襯墊、用於測試信號(ZQ)的輸入的ZQ襯墊、用於終止控制信號(ODT)的輸入的ODT襯墊、用於位址信號(ADD)的輸入的ADD襯墊、用於時鐘信號(CK)的輸入的CK襯墊、用於庫位址信號(BA)的輸入的BA襯墊、用於行位址選通信號(CAS)的輸入的CAS襯墊、用於列位址選通信號(RAS)的輸入的RAS襯墊、用於供電電壓(VDD)的輸入的VDD襯墊、用於接地電壓(VSS)的輸入的VSS襯墊等。
在第一半導體晶片C1和第二半導體晶片C2中的每一個的接合襯墊111和112當中，存在可以與屬於另一半導體晶片的接合襯墊電耦接而不會產生任何問題的一個或更多個接合襯墊。這樣的接合襯墊可以包括ADD襯墊、CK襯墊、BA襯墊、CAS襯墊、RAS襯墊、VDD襯墊以及VSS襯墊。具體地，VDD襯墊和VSS襯墊中的每一個可以在第一半導體晶片C1和第二半導體晶片C2中的每一個中被設置有至少兩個。包括在第一半導體晶片C1中的至少兩個VDD襯墊和包括在第二半導體晶片C2中的至少兩個VDD襯墊可以共同被電耦接而不會產生任何問題。而且，包括在第一半導體晶片C1中的至少兩個VSS襯墊和包括在第二半導體晶片C2中的至少兩個VSS襯墊可以共同被電耦接而不會產生任何問題。
在第一半導體晶片C1和第二半導體晶片C2中的每一個的接合襯墊111和112當中，存在不應與屬於另一半導體晶片的接合襯墊電耦接(即，應與屬於另一半導體晶片的接合襯墊電隔離)的接合襯墊。這樣的接合襯墊可以包括輸出襯墊，以及輸入襯墊當中的CS襯墊、CKE襯墊、ZQ襯墊和ODT襯墊中的至少一個。具體地，在LPDDR、DDR3、DDR4和NAND產品的兩層封裝(dual die package)中，在CS襯墊、CKE襯墊、ZQ襯墊以及ODT襯墊當中最低至少一個應針對第一半導體晶片C1和第二半導體晶片C2中的每一個無條件地被隔離。例如，在CS襯墊和CKE襯墊被電耦接的情況下，ZQ襯墊和ODT襯墊應針對第一半導體晶片C1和第二半導體晶片C2中的每一個被隔離，以確保第一半導體晶片C1和第二半導體晶片C2的各自操作。
在以下描述中，為便於說明起見，應針對第一半導體晶片 C1和第二半導體晶片C2中的每一個被電隔離的接合襯墊將被限定為第一接合襯墊111。另外，屬於相應的第一半導體晶片C1和第二半導體晶片C2並且可以被電耦接而不會產生任何問題的接合襯墊將被限定為第二接合襯墊112。
重分配襯墊310和320可以包括分別與第一半導體晶片C1和第二半導體晶片C2的第一接合襯墊111對應的單獨的重分配襯墊310。重分配襯墊310和320還可以包括一個或更多個共用重分配襯墊320，這些共用重分配襯墊320共同地與第一半導體晶片C1的一個或更多個第二接合襯墊112和第二半導體晶片C2的一個或更多個第二接合襯墊112對應。
單獨的重分配襯墊310各自分別通過重分配線200與第一半導體晶片C1和第二半導體晶片C2的第一接合襯墊111電耦接。相應的共用重分配襯墊320共同地與第一半導體晶片C1的一個或更多個第二接合襯墊112和第二半導體晶片C2的一個或更多個第二接合襯墊112電耦接。由第一半導體晶片C1和第二半導體晶片C2共用一個或更多個共用重分配襯墊320。因此，可以設計使用數量少於第一半導體晶片C1和第二半導體晶片C2的接合襯墊111和112的數量的重分配襯墊的半導體晶片模組10。
再參照圖2，可以在晶片單元100的第一表面101上另外形成介電層圖案400，該介電層圖案400覆蓋重分配線200並且暴露出重分配襯墊310和320。
參照圖8，描述了示出根據一種實施方式的使用上述半導體晶片模組10的半導體封裝的示例的表示的頂視圖。而且，圖9也描述了圖8中所示的半導體封裝的截面圖。此外，圖9是沿著圖8的線B-B’截取的 截面圖。
在圖8和圖9中，根據實施方式的半導體封裝PAC可以包括半導體晶片模組10、基板20和導電耦接構件30。另外，根據該實施方式的半導體封裝PAC可以進一步包括黏著構件40和成型部件51和52。
基板20可以是印刷電路板。基板20可以具有頂表面21、底表面22以及穿過頂表面21和底表面22的開口23。該基板20可以包括在底表面22上的被設置為鄰近並且沿著開口23的邊緣的多個耦接襯墊24；以及在底表面22上形成的多個外部電極25。諸如焊球、導電凸塊和導電柱的外部連接端子26可以分別被附接至外部電極25。圖9中示出的實施方式示出了將焊球用作外部連接端子26的情況。半導體封裝PAC可以通過外部連接端子26的媒介被安裝至外部裝置(例如，主機板)。
半導體晶片模組10可以被設置在基板20的頂表面21上，使得半導體晶片模組10的其上設置有單獨的重分配襯墊310和共用重分配襯墊320的一個表面面向基板20，並且單獨的重分配襯墊310和共用重分配襯墊320通過基板20的開口23被暴露。黏著構件40可以在半導體晶片模組10與基板20之間被形成，以將半導體晶片模組10與基板20彼此附接。
導電耦接構件30通過開口23將半導體晶片模組10的重分配襯墊310和320與在基板20的底表面22上形成的耦接襯墊24電耦接。導電耦接構件30可以包括導線。
成型部件51和52用於保護半導體晶片模組10和導電耦接構件30以免受外部裝置和外部環境的影響。成型部件51和52可以在基板20的頂表面21上和開口23中形成，以覆蓋半導體晶片模組10和導電耦接 構件30。成型部件51和52可以由諸如具有填料的環氧樹脂、具有填料的環氧丙烯酸酯和具有填料的聚合物的一種或至少兩種聚合物複合材料來構建。
上述半導體封裝可以被應用於各種半導體裝置和封裝模組。
參照圖10，描述了根據一種實施方式的可以應用於電子系統710的半導體封裝。電子系統710可以包括控制器711、輸入/輸出單元712和記憶體713。控制器711、輸入/輸出單元712和記憶體713可以通過提供資料移動路徑的匯流排715彼此電耦接。
例如，控制器711可以包括至少一個微處理器、至少一個數位訊號處理器、至少一個微控制器以及至少一個能夠執行與這些元件相同的功能的邏輯電路。根據一種實施方式，記憶體713可以包括半導體封裝。輸入/輸出單元712可以包括在按鍵、鍵盤、顯示裝置、觸控式螢幕等當中選擇的至少一個。作為用於存儲資料的裝置的記憶體713可以存儲要被控制器711等執行的資料和/或命令。
記憶體713可以包括諸如DRAM的易失性記憶裝置和/或諸如快閃記憶體的非易失性記憶裝置。例如，快閃記憶體可以被安裝於諸如移動終端或臺式電腦的資訊處理系統。快閃記憶體可以被配置為固態驅動器(SSD)。在這種情況下，電子系統710可以在快閃記憶體系統中穩定地存儲大量資料。
電子系統710可以進一步包括被設置成能夠向通信網路發送資料和從通信網路接收資料的介面714。介面714可以是有線或無線類型。例如，介面714可以包括天線、有線收發器或無線收發器。
電子系統710可以被理解為移動系統、個人電腦、用於工業用途的電腦或執行各種功能的邏輯系統。例如，移動系統可以是在個人數位助理(PDA)、可攜式電腦、平板電腦、行動電話、智慧型電話、無線電話、筆記型電腦、記憶卡、數位音樂系統以及資訊發送/接收系統當中的任一個。
在電子系統710是能夠執行無線通訊的裝置的情況下，電子系統710可以被用於諸如CDMA(code division multiple access，分碼多路進接)、GSM(global system for mobile communications，全球行動通信系統)、NADC(north American digital cellular，北美數位行動電話)、E-TDMA(enhanced-time division multiple access，增強分時多重進接)、WCDMA(wideband code division multiple access，寬頻分碼多工接取)、CDMA2000、LTE(long term evolution，長期演進技術)以及Wibro(wireless broadband Internet，無線寬頻網路)的通信系統中。
參照圖11，根據一種實施方式的半導體封裝可以以記憶卡800的形式被提供。例如，記憶卡800可以包括諸如非易失性記憶裝置的記憶體810以及記憶體控制器820。記憶體810和記憶體控制器820可以存儲資料或讀出所存儲的資料。
記憶體810可以包括在根據實施方式的半導體封裝所應用至的非易失性記憶裝置當中的至少任一個。另外，記憶體控制器820可以回應於來自主機830的讀/寫請求來控制記憶體810以讀出所存儲的資料或存儲資料。
儘管上文已描述了各種實施方式，但本領域技術人士將理解 的是，所述實施方式僅是通過示例的方式來描述的。因此，本文中所述的半導體晶片模組和包括該半導體晶片模組的半導體封裝不應基於上述實施方式而被限制。
10‧‧‧半導體晶片模組
100‧‧‧晶片單元
111‧‧‧接合襯墊
112‧‧‧接合襯墊
200‧‧‧重分配線
310‧‧‧重分配襯墊
320‧‧‧重分配襯墊

Claims (40)

  1. 一種半導體晶片模組，該半導體晶片模組包括：晶片單元，所述晶片單元包括第一半導體晶片和第二半導體晶片，並且具有第一表面和背離所述第一表面的第二表面，所述第一半導體晶片和所述第二半導體晶片在單體上被形成為在第一方向上與介於所述第一半導體晶片與所述第二半導體晶片之間的劃線區域相鄰，所述第一半導體晶片和所述第二半導體晶片的接合襯墊位於所述第一表面上，其中所述接合襯墊沿著第二方向佈置；多條傾斜重分配線，所述多條傾斜重分配線被形成在所述第一表面上，具有分別與所述第一半導體晶片和所述第二半導體晶片的所述接合襯墊電耦接的一組端部，並且朝向所述劃線區域延伸；以及多個重分配襯墊，所述多個重分配襯墊被設置在所述第一表面上，並且與所述傾斜重分配線的背離所述一組端部的另一組端部電耦接，所述重分配襯墊包括：一個或更多個共用重分配襯墊，所述一個或更多個共用重分配襯墊共同地與和所述第一半導體晶片的所述接合襯墊電耦接的一條或更多條所述傾斜重分配線以及和所述第二半導體晶片的所述接合襯墊電耦接的一條或更多條所述傾斜重分配線電耦接；以及多個單獨的重分配襯墊，所述多個單獨的重分配襯墊各自與未與所述共用重分配襯墊電耦接的所述傾斜重分配線電耦接，其中所述第一方向垂直於所述第二方向，其中所述第一半導體晶片和所述第二半導體晶片透過所述共用重 分配襯墊和電耦接到所述共用重分配襯墊的所述傾斜重分配線而彼此電連接，以及其中所述傾斜重分配線相對於所述第一方向傾斜。
  2. 根據申請專利範圍第1項所述的半導體晶片模組，其中，所述第一半導體晶片和所述第二半導體晶片中的每一個包括在所述第一方向上延伸的多條信號線。
  3. 根據申請專利範圍第2項所述的半導體晶片模組，其中，所述信號線具有預定寬度和預定間隔，並且被佈置在所述第二方向上。
  4. 根據申請專利範圍第2項所述的半導體晶片模組，其中，所述信號線中的至少一條與所述傾斜重分配線中的至少一條彼此交叉，並且所述信號線與所述傾斜重分配線僅在所述信號線與所述傾斜重分配線彼此交叉的交叉點處彼此交疊。
  5. 根據申請專利範圍第4項所述的半導體晶片模組，其中，所述交叉點指示所述傾斜重分配線與所述多條信號線彼此交叉的地方。
  6. 根據申請專利範圍第2項所述的半導體晶片模組，其中，所述晶片單元包括：基底基板；積體電路，所述積體電路分別被限定在所述基底基板的所述第一半導體晶片和所述第二半導體晶片中；以及互連接面構，所述互連接面構被形成在所述基底基板和所述積體電路上，並且具有包括設置有所述信號線的佈線層的一個或更多個佈線層。
  7. 根據申請專利範圍第6項所述的半導體晶片模組，其中，所述互連 接面構包括兩個或更多個佈線層，並且所述信號線被設置在所述兩個或更多個佈線層的最上佈線層中。
  8. 根據申請專利範圍第6項所述的半導體晶片模組，其中，所述互連接面構包括兩個或更多個佈線層，並且所述信號線通過被分配在所述兩個或更多個佈線層中而被設置。
  9. 根據申請專利範圍第6項所述的半導體晶片模組，其中，每個所述積體電路包括：記憶體單元陣列，所述記憶體單元陣列包括在所述第一方向上延伸的位元線、在所述第二方向上延伸的字線和被設置在所述位元線與所述字線的交叉處的多個記憶體單元；以及行解碼器，所述行解碼器被配置為生成用於控制對所述位元線的選擇的行選擇信號。
  10. 根據申請專利範圍第9項所述的半導體晶片模組，其中，所述記憶體單元陣列和所述行解碼器被佈置在所述第一方向上。
  11. 根據申請專利範圍第9項所述的半導體晶片模組，其中，所述記憶體單元陣列還包括在所述位元線與本地輸入/輸出線之間電耦接的行選擇電晶體，所述記憶體單元陣列回應於所述行選擇信號來選擇所述位元線，並且將所選擇的位元線與所述本地輸入/輸出線電耦接。
  12. 根據申請專利範圍第11項所述的半導體晶片模組，其中，所述信號線包括用於將由所述行解碼器生成的所述行選擇信號傳送至所述行選擇電晶體的行選擇線。
  13. 根據申請專利範圍第11項所述的半導體晶片模組，其中，所述信 號線包括所述本地輸入/輸出線。
  14. 根據申請專利範圍第1項所述的半導體晶片模組，其中，所述第一半導體晶片和所述第二半導體晶片的所述接合襯墊包括：第一接合襯墊，所述第一接合襯墊通過所述傾斜重分配線與所述單獨的重分配襯墊電耦接；以及第二接合襯墊，所述第二接合襯墊通過所述傾斜重分配線與所述共用重分配襯墊電耦接。
  15. 根據申請專利範圍第14項所述的半導體晶片模組，其中，所述第一接合襯墊包括用於向外部源或外部裝置輸出信號的一個或更多個輸出襯墊和用於輸入晶片選擇信號、時鐘賦能信號、測試信號和晶粒上終止信號的輸入襯墊。
  16. 根據申請專利範圍第14項所述的半導體晶片模組，其中，所述第二接合襯墊包括用於輸入庫位址信號、時鐘信號、位址命令信號、行位址選通信號、列位址選通信號、接地電壓和供電電壓的一個或更多個輸入襯墊。
  17. 根據申請專利範圍第1項所述的半導體晶片模組，其中，所述重分配襯墊在所述第二方向上鄰近所述第一半導體晶片和所述第二半導體晶片的與所述劃線區域相鄰的邊緣並且沿著所述邊緣佈置。
  18. 根據申請專利範圍第1項所述的半導體晶片模組，其中，所述傾斜重分配線被設置在單個層中。
  19. 根據申請專利範圍第1項所述的半導體晶片模組，其中，所述接合襯墊的數量大於所述重分配襯墊的數量。
  20. 一種半導體封裝，該半導體封裝包括：基板，所述基板包括頂表面、底表面、穿過所述頂表面和所述底表面的開口和形成在所述底表面上的耦接襯墊；半導體晶片模組，所述半導體晶片模組包括：晶片單元，所述晶片單元包括第一半導體晶片和第二半導體晶片，並且具有第一表面和背離所述第一表面的第二表面，所述第一半導體晶片和所述第二半導體晶片在單體上被形成為在第一方向上與介於所述第一半導體晶片與所述第二半導體晶片之間的劃線區域相鄰，所述第一半導體晶片和所述第二半導體晶片的接合襯墊位於所述第一表面上，其中所述接合襯墊沿著第二方向佈置；多條傾斜重分配線，所述多條傾斜重分配線被形成在所述第一表面上，具有分別與所述第一半導體晶片和所述第二半導體晶片的所述接合襯墊電耦接的一組端部，並且朝向所述劃線區域延伸；以及多個重分配襯墊，所述多個重分配襯墊被設置在所述第一表面上，並且與所述傾斜重分配線的背離所述一組端部的另一組端部電耦接，所述半導體晶片模組被設置在所述基板上，使得所述重分配襯墊通過所述開口被暴露；以及導電耦接構件，所述導電耦接構件通過所述開口將所述重分配襯墊與所述耦接襯墊電耦接，所述重分配襯墊包括：一個或更多個共用重分配襯墊，所述一個或更多個共用重分配襯墊共同地與和所述第一半導體晶片的所述接合襯墊電耦接的一條或更多條所述傾斜重分配線以及和所述第二半導體晶片的所述接合襯墊電耦接的一條或更多條所述傾斜重分配線電耦接；以及 多個單獨的重分配襯墊，所述多個單獨的重分配襯墊各自與未與所述共用重分配襯墊電耦接的所述傾斜重分配線電耦接，其中所述第一方向垂直於所述第二方向，其中所述第一半導體晶片和所述第二半導體晶片透過所述共用重分配襯墊和電耦接到所述共用重分配襯墊的所述傾斜重分配線而彼此電連接，以及其中所述傾斜重分配線相對於所述第一方向傾斜。
  21. 根據申請專利範圍第20項所述的半導體封裝，其中，所述第一半導體晶片和所述第二半導體晶片中的每一個包括在所述第一方向上延伸的多條信號線。
  22. 根據申請專利範圍第21項所述的半導體封裝，其中，所述信號線具有預定寬度和預定間隔，並且被佈置在所述第二方向上。
  23. 根據申請專利範圍第21項所述的半導體封裝，其中，所述信號線中的至少一條與所述傾斜重分配線中的至少一條彼此交叉，並且所述信號線與所述傾斜重分配線僅在所述信號線與所述傾斜重分配線彼此交叉的交叉點處彼此交疊。
  24. 根據申請專利範圍第23項所述的半導體封裝，其中，所述交叉點指示所述傾斜重分配線與所述多條信號線彼此交叉的地方。
  25. 根據申請專利範圍第21項所述的半導體封裝，其中，所述晶片單元包括：基底基板；積體電路，所述積體電路分別被限定在所述基底基板的所述第一半導 體晶片和所述第二半導體晶片中；以及互連接面構，所述互連接面構被形成在所述基底基板和所述積體電路上，並且具有設置有所述信號線的至少一個佈線層。
  26. 根據申請專利範圍第25項所述的半導體封裝，其中，所述互連接面構包括至少兩個佈線層，並且所述信號線被設置在所述至少兩個佈線層的最上佈線層中。
  27. 根據申請專利範圍第25項所述的半導體封裝，其中，所述互連接面構包括至少兩個佈線層，並且所述信號線通過被分配在所述至少兩個佈線層中而被設置。
  28. 根據申請專利範圍第25項所述的半導體封裝，其中，每個所述積體電路包括：記憶體單元陣列，所述記憶體單元陣列包括在所述第一方向上延伸的位元線、在所述第二方向上延伸的字線和被設置在所述位元線與所述字線的交叉處的多個記憶體單元；以及行解碼器，所述行解碼器被配置為生成用於控制對所述位元線的選擇的行選擇信號。
  29. 根據申請專利範圍第28項所述的半導體封裝，其中，所述記憶體單元陣列和所述行解碼器被佈置在所述第一方向上。
  30. 根據申請專利範圍第28項所述的半導體封裝，其中，所述記憶體單元陣列還包括在所述位元線與本地輸入/輸出線之間電耦接的行選擇電晶體，所述記憶體單元陣列回應於所述行選擇信號來選擇所述位元線，並且將所選擇的位元線與所述本地輸入/輸出線電耦接。
  31. 根據申請專利範圍第30項所述的半導體封裝，其中，所述信號線包括用於將由所述行解碼器生成的所述行選擇信號傳送至所述行選擇電晶體的行選擇線。
  32. 根據申請專利範圍第30項所述的半導體封裝，其中，所述信號線包括所述本地輸入/輸出線。
  33. 根據申請專利範圍第20項所述的半導體封裝，其中，所述第一半導體晶片和所述第二半導體晶片的所述接合襯墊包括：第一接合襯墊，所述第一接合襯墊通過所述傾斜重分配線與所述單獨的重分配襯墊電耦接；以及第二接合襯墊，所述第二接合襯墊通過所述傾斜重分配線與所述共用重分配襯墊電耦接。
  34. 根據申請專利範圍第33項所述的半導體封裝，其中，所述第一接合襯墊包括用於向外部輸出信號的一個或更多個輸出襯墊和用於輸入晶片選擇信號、時鐘賦能信號、測試信號和晶粒上終止信號的輸入襯墊。
  35. 根據申請專利範圍第33項所述的半導體封裝，其中，所述第二接合襯墊包括用於輸入庫位址信號、時鐘信號、位址命令信號、行位址選通信號、列位址選通信號、接地電壓和供電電壓的一個或更多個輸入襯墊。
  36. 根據申請專利範圍第20項所述的半導體封裝，其中，所述重分配襯墊在所述第二方向上鄰近所述第一半導體晶片和所述第二半導體晶片的與所述劃線區域相鄰的邊緣並且沿著所述邊緣設置。
  37. 根據申請專利範圍第20項所述的半導體封裝，其中，所述傾斜重分配線被設置在單個層中。
  38. 根據申請專利範圍第20項所述的半導體封裝，其中，所述導電耦接構件包括導線。
  39. 根據申請專利範圍第20項所述的半導體封裝，該半導體封裝還包括：黏著構件，所述黏著構件被形成在所述半導體晶片模組與所述基板之間，並且使所述半導體晶片模組與所述基板彼此附接。
  40. 根據申請專利範圍第20項所述的半導體封裝，其中，所述接合襯墊的數量大於所述重分配襯墊的數量。
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