CN104821315A - 具有静电放电(esd)保护的半导体布置 - Google Patents

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Abstract

本发明提供了一种或多种具有堆叠结构和静电放电(ESD)保护的半导体布置。半导体布置包括第一衬底、第二衬底、ESD焊盘、ESD器件及连接第一衬底和第二衬底的第一层间通孔。第一衬底包括第一PMOS器件和第一器件，而第二衬底包括第一NMOS器件和第二器件。可选地，第一衬底包括第一PMOS器件和第一NMOS器件，而第二衬底包括第一器件和第二器件。

Description

具有静电放电(ESD)保护的半导体布置
技术领域
本发明总体涉及集成电路，更具体地，涉及三维集成电路(3D IC)。
背景技术
在电子器件中，三维集成电路(3D IC)是将两层或更多层的有源电子部件集成到单个电路中的器件。与其他电路一样，三维集成电路容易受到静电放电(ESD)事件的影响。静电放电事件是将能量传输至设备的突发并且无法预知的电压或电流。已知静电放电事件会使设备的可操作性比预期的差或者完全无法运行。
发明内容
根据本发明的一个方面，提供了一种半导体布置，包括：第一衬底、第二衬底、静电放电(ESD)焊盘和第一层间通孔。第一衬底包括：第一PMOS器件；和第一NMOS器件。第二衬底，包括：第一器件；和第二器件。静电放电(ESD)焊盘连接在第一器件和第二器件之间；以及第一层间通孔连接第一衬底和第二衬底。
优选地，第一PMOS器件连接至第一器件，第一器件连接至第二器件，以及第二器件连接至第一NMOS器件。
优选地，第一器件和第二器件中的至少一个是第二PMOS器件、第二NMOS器件、第一电阻器和第二电阻器中的至少一个。
优选地，第一器件是第二PMOS器件，而第二器件是第二NMOS器件。
优选地，第一器件是第一电阻器，而第二器件是第二电阻器。
优选地，该半导体布置包括：VDD电源，连接至第一PMOS器件；以及VSS电源，连接至第一NMOS器件。
优选地，该半导体布置包括：ESD器件，连接至ESD焊盘。
优选地，第一衬底和第二衬底为堆叠结构。
根据本发明的另一方面，提供了一种半导体布置，包括：第一衬底、第二衬底、静电放电(ESD)焊盘和第一层间通孔。其中，第一衬底包括：第一PMOS器件；和第一器件。第二衬底，包括：第一NMOS器件；和第二器件。静电放电(ESD)焊盘连接在第一器件和第二器件之间；以及第一层间通孔连接第一衬底和第二衬底。
优选地，第一PMOS器件连接至第一器件，第一器件连接至第二器件，以及第二器件连接至第一NMOS器件。
优选地，第一器件和第二器件中的至少一个是第二PMOS器件、第二NMOS器件、第一电阻器和第二电阻器中的至少一个。
优选地，第一器件是第二PMOS器件，而第二器件是第二NMOS器件。
优选地，第一器件是第一电阻器，而第二器件是第二电阻器。
优选地，该半导体布置包括：VDD电源，连接至第一PMOS器件；以及VSS电源，连接至第一NMOS器件。
优选地，该半导体布置包括：ESD器件，连接至ESD焊盘。
优选地，第一衬底和第二衬底为堆叠结构。
根据本发明的又一方面，提供了一种半导体布置，包括：第一衬底、第二衬底、静电放电(ESD)焊盘、ESD器件、第一层间通孔和第二层间通孔。其中，第一衬底包括：第一PMOS器件；和第一NMOS器件。第二衬底，包括：第一器件；和第二器件。静电放电(ESD)焊盘连接在第一器件和第二器件之间。ESD器件连接至ESD焊盘。第一层间通孔位于第一PMOS器件和第一器件之间。第二层间通孔位于第一NMOS器件和第二器件之间。
优选地，第一器件和第二器件中的至少一个是第二PMOS器件、第二NMOS器件、第一电阻器和第二电阻器中的至少一个。
优选地，VDD电源连接至第一PMOS器件，第一PMOS器件连接至第一器件，第一器件连接至第二器件，第二器件连接至第一NMOS器件，以及第一NMOS器件连接至VSS电源。
优选地，第一衬底和第二衬底为堆叠结构。
附图说明
当结合附图进行阅读时，通过以下的详细说明理解本发明的各个方面。应该理解，附图的元件和/或结构不必按照比例绘制。因此，为了清楚地进行讨论，各种部件的尺寸可以任意地增大和/或减少。
图1是根据一些实施例的半导体布置的截面图；
图2是根据一些实施例的半导体布置的截面图；
图3是根据一些实施例的半导体布置的电路图；
图4是根据一些实施例的半导体布置的截面图；
图5是根据一些实施例的半导体布置的截面图；以及
图6是根据一些实施例的半导体布置的电路图；
具体实施方式
现在将参考附图对要求保护的主题进行描述，其中，类似的附图标记通常自始至终表示类似的元件。在下面的描述中，为了解释的目的，阐述了大量的具体细节，以便理解要求保护的主题。然而，显然，没有这些具体细节也可以实现要求保护的主题。在其他示例中，为了便于描述要求保护的主题，以框图的形式示出了结构和设备。
本发明提供了包含一个或多个半导体器件的一种或多种半导体布置。在一些实施例中，半导体布置包括静电放电(ESD)器件。在一些实施例中，半导体布置形成三维集成电路(3D IC)、2.5维集成电路(2.5D IC)和单片集成电路中的至少一种。
现在转向图1，提供了根据一些实施例的第一半导体布置100的截面图。在一些实施例中，第一半导体布置100包括第一衬底102和第二衬底104中的至少一个。在一些实施例中，第一衬底102和第二衬底104中的至少一个是晶圆。在一些实施例中，第二衬底104堆叠于第一衬底102上方。在一些实施例中，第一衬底102和第二衬底104中的至少一个包含硅、锗、硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟中的至少一种。在一些实施例中，第一衬底102和第二衬底104中的至少一个是绝缘体上硅(SOI)衬底。在一些实施例中，使用注氧隔离(SIMOX)和晶圆接合中的至少一种来制造SOI衬底。
在一些实施例中，第一衬底102和第二衬底104中的至少一个包括第一有源区106、第二有源区108、第三有源区110和第四有源区112中的至少一个。在一些实施例中，第一有源区106和第四有源区112中的至少一个位于第一衬底102上，而第二有源区108和第三有源区110中的至少一个位于第二衬底104上。在一些实施例中，有源区106、108、110和112中的至少一个包括掺杂区、掩埋层和外延层中的至少一个。在一些实施例中，掺杂区包括P型阱和N型阱中的至少一个。在一些实施例中，掺杂区掺杂有P型掺杂剂(例如，硼或BF2)和N型掺杂剂(例如，磷或砷)中的至少一种。
在一些实施例中，有源区106、108、110和112中的至少一个被配置为如图3所示的第一P型金属氧化物半导体(PMOS)器件146、第二PMOS器件148、第一N型金属氧化物半导体(NMOS)器件150以及第二NMOS器件152中的至少一种。在一些实施例中，第一有源区106和第二有源区108中的至少一个是第一PMOS器件146和第二PMOS器件148中的至少一个，而第三有源区110和第四有源区112中的至少一个是第一NMOS器件150和第二NMOS器件152中的至少一个。
在一些实施例中，第一半导体布置100包括源极/漏极(S/D)区114a至114h。在一些实施例中，当S/D区114b、114d、114f和114h是漏极区时，S/D区114a、114c、114e和114g是源极区。在一些实施例中，当S/D区114b、114d、114f和114h是源极区时，S/D区114a、114c、114e和114g是漏极区。在一些实施例中，S/D区114a和114b位于第一有源区106中，S/D区114c和114d位于第二有源区108中，S/D区114e和114f位于第三有源区110中，以及S/D区114g和114h位于第四有源区112中。在一些实施例中，S/D区114a至114h是第一PMOS器件146、第二PMOS器件148、第一NMOS器件150和第二NMOS器件152中的至少一个的一部分。在一些实施例中，通过注入和外延(epi)生长中的至少一种方法来形成S/D区。在一些实施例中，外延生长包括汽相外延(VPE)、超高真空CVD(UHV-CVD)和分子束外延中的至少一种。
在一些实施例中，第一半导体布置100包括栅极结构122a至122d中中的至少一个。在一些实施例中，栅极结构122a和122d中的至少一个形成在第一衬底102的第一上表面123上方，而栅极结构122b和122c中的至少一个形成在第二衬底104的第二上表面125上方。
在一些实施例中，栅极结构122a至122d包括栅极介电层、侧壁间隔件和栅电极层中的至少一个。在一些实施例中，栅极介电层包括氧化硅、氮化硅、氮氧化硅和高K介电材料中的至少一种。在一些实施例中，侧壁间隔件包括氮化硅、氧化硅、碳化硅和氮氧化硅中的至少一种。在一些实施例中，栅电极层包括多晶硅、Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi和CoSi中的至少一种。在一些实施例中，通过原子层沉积(ALD)、化学汽相沉积、物理汽相沉积(PVD)或热氧化工艺中的至少一种方法来形成栅极结构122a至122d。
在一些实施例中，第一半导体布置100包括源极/漏极(S/D)接触件124a至124h。在一些实施例中，S/D接触件124a至124h接触S/D区114a至114h中的至少一个。在一些实施例中，S/D接触件124a接触S/D区114a，S/D接触件124b接触S/D区114b，S/D接触件124c接触S/D区114c，S/D接触件124d接触S/D区114d，S/D接触件124e接触S/D区114e，S/D接触件124f接触S/D区114f，S/D接触件124g接触S/D区114g，以及S/D接触件124h接触S/D区114h。在一些实施例中，S/D接触件124a至124h中的至少一个包含金属，诸如，Ag、Al、Au、Co、Cu、Ni、Pt、W、Ti或Ta。在一些实施例中，S/D接触件124a至124h中的至少一个包含Cu。
在一些实施例中，S/D接触件124a至124h中的至少一个将S/D区114a至114h中的至少一个连接至层间金属128a至128g中的至少一个。在一些实施例中，S/D接触件124a接触层间金属128a，S/D接触件124b接触层间金属128b，S/D接触件124c接触层间金属128c，S/D接触件124d接触层间金属128d，S/D接触件124e接触层间金属128d，S/D接触件124f接触层间金属128e，S/D接触件124g接触层间金属128f，以及S/D接触件124h接触层间金属128g。在一些实施例中，层间金属128a至128g中的至少一个包含金属，诸如，Al、Cu、Ni、W、Ti和Ta中的至少一种。在一些实施例中，层间金属128a至128g中的至少一个包含铜。
在一些实施例中，第一半导体布置100包括第一层间通孔130和第二层间通孔131中的至少一个。在一些实施例中，第一层间通孔130和第二层间通孔131中的至少一个将第一衬底102与第二衬底104连接。在一些实施例中，第一层间通孔130连接至层间金属128b和128c中的至少一个。在一些实施例中，第二层间通孔131连接至层间金属128e或128f中的至少一个。在一些实施例中，第一层间通孔130和第二层间通孔131中的至少一个贯穿第一衬底102和第二衬底104中的至少一个。在一些实施例中，第一层间通孔130和第二层间通孔131中的至少一个包含诸如铜的金属。在一些实施例中，第一层间通孔130和第二层间通孔131中的至少一个的长度约为0.4纳米。
在一些实施例中，第一半导体布置100包括VDD电源132和VSS电源134中的至少一个。在一些实施例中，VDD电源132是正电源，而VSS电源134是负电源或接地电源中的至少一个。在一些实施例中，VDD电源132和VSS电源134中的至少一个与第一衬底102连接。在一些实施例中，如图3所示，VDD电源132与第一PMOS器件146和第二PMOS器件148中的至少一个连接。在一些实施例中，如图3所示，VSS电源134与第一NMOS器件150和第二NMOS器件152中的至少一个连接。在一些实施例中，VDD电源132通过层间金属连接件128a和S/D接触件124a中的至少一个与第一PMOS器件146连接。在一些实施例中，VSS电源134通过S/D接触件124h和层间金属128g中的至少一个与第一NMOS器件150连接。
在一些实施例中，第一半导体布置100包括静电放电(ESD)焊盘136。在一些实施例中，ESD焊盘136是接合焊盘。在一些实施例中，ESD焊盘连接在第二有源区108和第三有源区110之间。在一些实施例中，ESD焊盘136与层间金属128d连接。在一些实施例中，ESD焊盘与ESD器件144连接。在一些实施例中，ESD器件144为在ESD事件的过程中保护半导体或电路免受ESD损害的器件。在一些实施例中，ESD器件144包含ESD箝位电路和保护电路中的至少一个。
在一些实施例中，VDD电源132与第一有源区106连接，第一有源区106与第二有源区108连接，第二有源区108与第三有源区110连接，第三有源区110与第四有源区112连接，以及第四有源区112与VSS电源134连接。在一些实施例中，第一有源区106和第四有源区112位于第一衬底102中，而第二有源区108和第三有源区110位于第二衬底104中。在一些实施例中，第一有源区106是如图3所示的第一PMOS器件146，而第二有源区108是如图3所示的第二PMOS器件148。在一些实施例中，第三有源区110是如图3所示的第二NMOS器件152，而第四有源区112是如图3所示的第一NMOS器件150。在一些实施例中，ESD焊盘136连接第二有源区108和第三有源区110之间，并且ESD器件144与ESD焊盘136连接。
在一些实施例中，如图2所示，提供了第二半导体布置200。在一些实施例中，第二半导体布置200包括许多与第一半导体布置100相同的部件。在一些实施例中，如图3所示，第二有源区108和第三有源区110中的至少一个为第一PMOS器件146和第二PMOS器件148中的至少一个，而第一有源区106和第四有源区112中的至少一个为第一NMOS器件150和第二NMOS器件152中的至少一个。
在一些实施例中，第二半导体布置200包括S/D接触件124i至124p。在一些实施例中，S/D接触件124i至124p接触S/D区114a至114h中的至少一个。在一些实施例中，S/D接触件124i与S/D区114f接触，S/D接触件124j与S/D区114e接触，S/D接触件124k与S/D区114d接触，S/D接触件124l与S/D区114c接触，S/D接触件124m与S/D区114b接触，S/D接触件124n与S/D区114a接触，S/D接触件124o与S/D区114h接触，以及S/D接触件124p与S/D区114g接触。
在一些实施例中，S/D接触件124i至124p中的至少一个与层间金属128h至128m中的至少一个接触。在一些实施例中，S/D接触件124i与层间金属128h接触，S/D接触件124j与层间金属128i接触，S/D接触件124k与层间金属128i接触，S/D接触件124l与层间金属128j接触，S/D接触件124m与层间金属128k接触，S/D接触件124n与层间金属128l接触，S/D接触件124o与层间金属128l接触，以及S/D接触件124p与层间金属128m接触。在一些实施例中，S/D接触件124i至124p中的至少一个将S/D区114a至114h中的至少一个与层间金属128h至128m中的至少一个连接起来。
在一些实施例中，第二半导体布置200至少包括第一层间通孔130。在一些实施例中，第一层间通孔130将第一衬底102连接至第二衬底104。在一些实施例中，第一层间通孔130与S/D接触件124l、S/D接触件124m、层间金属128j和层间金属128k中的至少一个连接。
在一些实施例中，如图3所示，VDD电源132与第一PMOS器件146和第二PMOS器件148中的至少一个连接，而VSS电源134与第一NMOS器件150和第二NMOS器件152中的至少一个连接。在一些实施例中，VDD电源132通过层间金属128h和S/D接触件124i中的至少一个与第一PMOS器件146连接。在一些实施例中，VSS电源134通过S/D接触件124p和层间金属128h中的至少一个与第一NMOS器件150连接。
在一些实施例中，ESD焊盘136与第一层间通孔130连接。在一些实施例中，如图3所示，ESD焊盘136连接在第一PMOS器件146和第二PMOS器件148中的至少一个与第一NMOS器件150和第二NMOS器件152中的至少一个之间。在一些实施例中，ESD焊盘136与ESD器件144连接。
在一些实施例中，VDD电源132与第三有源区110连接，第三有源区110与第二有源区108连接，第二有源区108与第一有源区106连接，第一有源区106与第四有源区112连接，以及第四有源区112与VSS电源134连接。在一些实施例中，如图3所示，第一有源区106包括第二NMOS器件152，第二有源区108包括第二PMOS器件148，第三有源区110包括第一PMOS器件146，第四有源区112包括第一NMOS器件150。在一些实施例中，ESD焊盘136连接在第一有源区106和第二有源区108之间，以及ESD器件144与ESD焊盘136连接。
图3示出了第一半导体布置100和第二半导体布置200中的至少一个的电路图500。在一些实施例中，在正常工作的过程中，第一PMOS器件146和第二PMOS器件148和/或第一NMOS器件150和第二NMOS器件152将会关闭或开启，以将电压或电流中的至少一个施加到栅极结构122a至122d中的至少一个上。在一些实施例中，在正常工作的过程中，第一PMOS器件146和第二PMOS器件148处于截止状态，而第一NMOS器件150和第二NMOS器件152处于导通状态，使得ESD器件144对施加到ESD焊盘136或其他IC电路上的电压或电流具有很小的影响或没有影响。
在一些实施例中，在ESD事件的过程中，ESD器件144通过触发电压触发或启动，使得第一PMOS器件146和第二PMOS器件148和/或第一NMOS器件150和第二NMOS器件152将会截止或导通。在一些实施例中，当触发电压到达时，电流或电压通过ESD焊盘136进入ESD器件144，以绕过受影响的器件(victim)。在一些实施例中，当触发电压到达时，电流或电压中至少一个进入ESD器件144，以将电流或电压分散至安全水平来保护受影响的器件。在一些实施例中，第一PMOS器件146、第二PMOS器件148、第一NMOS器件150和第二NMOS器件152中的至少一个是受影响的器件。在一些实施例中，第一半导体布置100和第二半导体布置200中的至少一个增加了受影响的电路的触发电压。在一些实施例中，触发电压增加是因为第一PMOS器件146和第二PMOS器件148，和/或第一NMOS器件150和第二NMOS器件152为串联或二级结构。在一些实施例中，第一半导体布置100和第二半导体布置200中至少一个的触发电压约为单级器件的2倍。
在一些实施例中，如图4所示，提供了第三半导体布置300。在一些实施例中，第三半导体布置300包括许多与第一半导体布置100相同的部件。在一些实施例中，第一有源区106和第四有源区112中至少一个是如图6所示的第一PMOS器件146和第一NMOS器件150中的至少一个。在一些实施例中，第二有源区108和第三有源区110中至少一个是如图6所示的第一器件和第二器件中的至少一个。在一些实施例中，第一器件和第二器件中的至少一个包含第一电阻器140、第二电阻器142、第二PMOS器件148和第二NMOS器件152中的至少一个。在一些实施例中，如图6所示，第一有源区106是第一PMOS器件146，第二有源区108是第一电阻器140，第三有源区110是第二电阻器142，以及第四有源区112是第一NMOS器件150。
在一些实施例中，第一电阻器140和第二电阻器142中至少一个是OD电阻器(有源区(active area)电阻器)。在一些实施例中，OD电阻器包硅化物块掩模层。在一些实施例中，第一电阻器140和第二电阻器142中的至少一个包含n阱、p阱、p+注入、n+注入、金属或高k材料中的至少一种。在一些实施例中，第一电阻器140和第二电阻器142中至少一个能够对第一PMOS器件146和/或第二PMOS器件148的电压、电流和阻抗特性中的至少一个进行仿真。
在一些实施例中，第三半导体布置300包括S/D接触件124q至124x。在一些实施例中，S/D接触件124q至124x与第一电阻器140、第二电阻器142、S/D区114a、114b、114g和114h中的至少一个接触。在一些实施例中，S/D接触件124q与S/D区114a接触，S/D接触件124r与S/D区114b接触，S/D接触件124s与第一电阻器140接触，S/D接触件124t与第一电阻器140接触，S/D接触件124u与第二电阻器142接触，S/D接触件124v与第二电阻器142接触，S/D接触件124w与S/D区114g接触，以及S/D接触件124x与S/D区114h接触。
在一些实施例中，S/D接触件124q至124x中的至少一个与层间金属128n至128t中的至少一个接触。在一些实施例中，S/D接触件124q与层间金属128n接触，S/D接触件124r与层间金属128o接触，S/D接触件124s与层间金属128p接触，S/D接触件124t与层间金属128q接触，S/D接触件124u与层间金属128q接触，S/D接触件124v与层间金属128r接触，S/D接触件124w与层间金属128s接触，以及S/D接触件124x与层间金属128t接触。在一些实施例中，S/D接触件124q至124x中的至少一个将第一电阻器140、第二电阻器142以及S/D区114a、114b、114g和114h中的至少一个与层间金属128n至128t中的至少一个连接起来。
在一些实施例中，第三半导体布置300包括第一层间通孔130和第二层间通孔131中的至少一个。在一些实施例中，第一层间通孔130和第二层间通孔131中的至少一个将第一衬底102连接至第二衬底104。在一些实施例中，第一层间通孔130与S/D接触件124r、S/D接触件124s、层间金属128o和层间金属128p中的至少一个连接。在一些实施例中，第二层间通孔131与S/D接触件124v、S/D接触件124w、层间金属128r和层间金属128s中的至少一个连接。
在一些实施例中，VDD电源132和VSS电源中的至少一个与第一PMOS器件146和第一NMOS器件150中的至少一个连接。在一些实施例中，VDD电源132通过层间金属128n和S/D接触件124q中的至少一个与第一PMOS器件146连接。在一些实施例中，VSS电源134通过S/D接触件124x和层间金属128t中的至少一个与第一NMOS器件150连接。
在一些实施例中，ESD焊盘136与层间金属128q连接。在一些实施例中，ESD焊盘136连接在第一器件和第二器件之间。在一些实施例中，ESD焊盘136连接在第一电阻器140和第二电阻器142之间。在一些实施例中，ESD焊盘136与ESD器件144连接。
在第三半导体布置300的一些实施例中，VDD电源132与第一有源区106连接，第一有源区106与第二有源区108连接，第二有源区108与第三有源区110连接，第三有源区110与第四有源区112连接，以及第四有源区112与VSS电源134连接。在一些实施例中，如图6所示，第一有源区106包含第一PMOS器件146，第二有源区108包含第一电阻器140，第三有源区110包含第二电阻器142，以及第四有源区112包含第一NMOS器件150。在一些实施例中，ESD焊盘136连接在第一电阻器140和第二电阻器142，并且ESD器件144与ESD焊盘136连接。
在一些实施例中，如图5所示，提供了第四半导体布置400。在一些实施例中，第四半导体布置400包括许多与第一半导体布置100相同的部件。在一些实施例中，第三有源区110和第四有源区112中的至少一个是如图6所示的第一PMOS器件146和第一NMOS器件150中的至少一个。在一些实施例中，第一有源区106和第二有源区108中的至少一个是如图6所示的第一器件和第二器件中的至少一个。在一些实施例中，第一器件和第二器件中的至少一个包括第一电阻器140、第二电阻器142、第二PMOS器件148和第二NMOS器件152中的至少一个。在一些实施例中，第三有源区110是第一PMOS器件146，第二有源区108是第一电阻器140，第一有源区106是第二电阻器142，以及第四有源区112是第一NMOS器件150。
在一些实施例中，第一电阻器140和第二电阻器142中的至少一个为OD电阻器(有源区电阻器)。在一些实施例中，OD电阻器包含硅化物块掩模层。在一些实施例中，第一电阻器140和第二电阻器142中的至少一个包含n阱、p阱和高k材料中的至少一种。在一些实施例中，第一电阻器140和第二电阻器142中的至少一个能够对第一PMOS器件146和/或第一NMOS器件150的电压、电流或阻抗特性中的至少一个进行仿真。
在一些实施例中，第四半导体布置400包括S/D接触件124aa至124hh。在一些实施例中，S/D接触件124aa至124hh与第一电阻器140、第二电阻器142和S/D区114e至114h中的至少一个接触。在一些实施例中，S/D接触件124aa与S/D区114f接触，S/D接触件124bb与S/D区114e接触，S/D接触件124cc与第一电阻器140接触，S/D接触件124dd与第一电阻器140接触，S/D接触件124ee与第二电阻器142接触，S/D接触件124ff与第二电阻器142接触，S/D接触件124gg与S/D区114h接触，以及S/D接触件124hh与S/D区114g连接。
在一些实施例中，S/D接触件124aa至124hh中的至少一个与层间金属128u至128z中的至少一个接触。在一些实施例中，S/D接触件124aa与层间金属128u接触，S/D接触件124bb与层间金属128v接触，S/D接触件124cc与层间金属128v接触，S/D接触件124dd与层间金属128w接触，S/D接触件124ee与层间金属128x接触，S/D接触件124ff与层间金属128y接触，S/D接触件124gg与层间金属128y接触，S/D接触件124hh与层间金属128z接触。在一些实施例中，S/D接触件124aa至124hh中的至少一个将S/D区114e至114h中的至少一个与层间金属128u至128z中的至少一个连接起来。
在一些实施例中，第四半导体布置400至少包括第一层间通孔130。在一些实施例中，第一层间通孔130将第一衬底102连接至第二衬底104。在一些实施例中，第一层间通孔130与S/D接触件124dd、S/D接触件124ee、层间金属128w和层间金属128x中的至少一个连接。
在一些实施例中，如图6所示，VDD电源132和VSS电源134中的至少一个与第一PMOS器件146、第一电阻器140、第一NMOS器件150和第二电阻器142中的至少一个连接。在一些实施例中，VDD电源132通过S/D接触件124aa和层间金属128u中的至少一个与第一PMOS器件146连接。在一些实施例中，VSS电源134通过S/D接触件124hh和层间金属128z中的至少一个与第一NMOS器件150连接。
在一些实施例中，ESD焊盘136与第一层间通孔130连接。在一些实施例中，ESD焊盘136连接在第一有源区106和第二有源区108之间。在一些实施例中，ESD焊盘136连接在第一器件和第二器件之间。在一些实施例中，ESD焊盘136与ESD器件144连接。
在一些实施例中，VDD电源132与第一PMOS器件146连接，第一PMOS器件146与第一电阻器140连接，第一电阻器140与第二电阻器142连接，第二电阻器142与第一NMOS器件150连接，以及第一NMOS器件150与VSS电源134连接。在一些实施例中，ESD焊盘136连接在第一电阻器140和第二电阻器142之间。在一些实施例中，电压和电流中的至少一个从VDD电源132和VSS电源134中的至少一个向ESD焊盘136流动。在一些实施例中，ESD器件144与ESD焊盘136连接。
图6示出了第三半导体布置300和第四半导体布置400中的至少一个的电路图600。在一些实施例中，在正常工作的过程中，第一PMOS器件146和第一NMOS器件150中的至少一个将会截止或导通，以将电压和电流中的至少一个施加至栅极结构122a至122d中的至少一个上。在一些实施例中，在正常工作的过程中，第一PMOS器件146处于截止状态，而第一NMOS器件150处于导通状态，使得ESD器件144对施加到ESD焊盘136上的电压或电流具有很小的影响或没有影响。在一些实施例中，为了阻抗匹配，第一电阻器140或第二电阻器142分别具备合适的电阻值。
在一些实施例中，在ESD事件的过程中，ESD器件144通过触发电压触发或导通，使得第一PMOS器件146和第一NMOS器件150中的至少一个将会截止或导通。在一些实施例中，当触发电压到达时，电流或电压通过ESD焊盘136进入ESD器件144，以绕过受影响的器件。在一些实施例中，当触发电压到达时，电流和电压中至少一个进入ESD器件144，以将电流或电压分散到安全水平来保护受影响的器件。在一些实施例中，第一PMOS器件146和第一NMOS器件150中的至少一个是受影响的器件。在一些实施例中，第三半导体布置300和第四半导体布置400中的至少一个增加了触发电压。在一些实施例中，触发电压增加是因为第一PMOS器件146和第一电阻器140，和/或第一NMOS器件150和第二电阻器142为串联或二级结构。在一些实施例中，第三半导体布置300和第四半导体布置400中的至少一个的触发电压约为单级器件的2倍。
在一些实施例中，半导体布置100、200、300和400中的至少一个通过将闩锁触发源和受影响的器件放置在分离的衬底上来降低对闩锁效应排除区的限制(Latch-up keep out zone limitation)，由此增大触发源与受影响的器件间的距离。在一些实施例中，防止了闩锁事件。
在一些实施例中，通过面对面3D IC工艺和面对背3D IC工艺中的至少一种来制造半导体布置100、200、300和400中的至少一个。
根据本发明的某些方面，提供了一种半导体布置。半导体布置包括第一衬底、第二衬底、静电放电(ESD)焊盘及连接第一衬底和第二衬底的第一层间通孔。第一衬底包括第一PMOS器件和第一NMOS器件。第二衬底包括第一器件和第二器件。ESD焊盘连接在第一器件和第二器件之间。
根据本发明的某些方面，提供了一种半导体布置。半导体布置包括第一衬底、第二衬底、静电放电(ESD)焊盘及连接第一衬底和第二衬底的第一层间通孔。第一衬底包括第一PMOS器件和第一器件。第二衬底包括第一NMOS器件和第二器件。ESD焊盘连接在第一器件和第二器件之间。
根据本发明的某些方面，提供了一种半导体布置。半导体布置包括第一衬底、第二衬底、静电放电(ESD)焊盘、与ESD焊盘连接的ESD器件、第一层间通孔和第二层间通孔。第一衬底包括第一PMOS器件和第一NMOS器件。第二衬底包括第一器件和第二器件。ESD焊盘连接在第一器件和第二器件之间。第一层间通孔介于第一PMOS器件和第一器件之间，而第二层间通孔介于第一NMOS器件和第二器件之间。
尽管已经以结构特征和方法动作的特定语言描述主题，但可以理解的是，权利要求的范围并不必受到上述具体特征或动作的限制。而且，将上述具体特征和动作作为实现至少一些权利要求的实例形式来公开。
本发明提供了实施例的各种操作方式。描述部分或全部操作的顺序并不应解释为这些操作必须是顺序相关的。本领域技术人员可想到具有该说明的优点的可选顺序。此外，应理解，并不是全部操作都必须在本发明所提供的每个实施例中出现。并且，应理解，在一些实施例中，并不是全部操作都是必须的。
应理解，在一些实施例中，为了简单起见和便于理解，本发明描述的层、部件、元件等在附图中以彼此相关的特定尺寸示出(诸如，结构尺寸或方向)，但是同一对象的实际尺寸实际上与本发明所示出的不同。此外，存在各种用于形成本发明所提及的层、部件、元件等的技术，诸如，蚀刻技术、注入技术、掺杂技术、旋涂技术、溅射技术(诸如，磁控管或离子束溅射)、生长技术(诸如，热生长)，或者沉积技术(诸如，化学汽相沉积(CVD)、物理汽相沉积(PVD)、等离子体增强化学汽相沉积(PECVD)或原子层沉积(ALD))。
进而，除非另有明确说明，“第一”，“第二”等并不旨在暗示时间方面、空间方面、顺序等等。相反，这样的词语仅用于特征、元件、项目等的标识符、名称等。例如，第一沟道和第二沟道通常对应于沟道A和沟道B或者两个不同的或者两个相同的沟道或者同一沟道。
此外，这里使用的“示例性的”意味着一个例子、实例、说明等，但其并不必是优选的。如在本申请中所使用的，“或”意欲表示包含性的“或”，而不是排除性的“或”。此外，除非另有特别说明或者根据上下文确定为单数形式，否则本申请中使用的不定冠词“a”或“an”通常可以解释为表示“一个或更多”。并且，A和B等中的至少一个通常表示A或B或者A和B。此外，在某种程度上，使用“包括”、“具有着”、“具有”、“有”或它们的变形，这样的术语意欲以类似于“包括着”的方式有包含性的意味。
并且，尽管参考一个或多个实施方式示出和描述了本发明，但是本领域技术人员基于对说明书和附图阅读和理解能够想到等效替换和修改。本发明包括所有这些替换和修改，并且仅受以下权利要求的范围的限制。特别是关于上述部件(例如，元件、源等等)所执行的各种功能，除非另有说明，用于描述这些部件的术语旨在对应于执行具体功能(例如，在功能上等同)的任何部件，即使该部件在结构上不等同于所公开的结构。此外，虽然仅参考多种实现方式中的一种公开了本发明的特定特征，但是正如对于任何给定或特定应用来说是期望的和优选的，这些特征可以与其他多种实现方式的一个或多个其他特征相结合。

Claims (10)

1.一种半导体布置，包括：
第一衬底，包括：
第一PMOS器件；和
第一NMOS器件；
第二衬底，包括：
第一器件；和
第二器件；
静电放电(ESD)焊盘，连接在所述第一器件和所述第二器件之间；以及
第一层间通孔，连接所述第一衬底和所述第二衬底。
2.根据权利要求1所述的半导体布置，其中，所述第一PMOS器件连接至所述第一器件，所述第一器件连接至所述第二器件，以及所述第二器件连接至所述第一NMOS器件。
3.根据权利要求1所述的半导体布置，其中，所述第一器件和所述第二器件中的至少一个是第二PMOS器件、第二NMOS器件、第一电阻器和第二电阻器中的至少一个。
4.根据权利要求3所述的半导体布置，其中，所述第一器件是所述第二PMOS器件，而所述第二器件是所述第二NMOS器件。
5.根据权利要求3所述的半导体布置，其中，所述第一器件是所述第一电阻器，而所述第二器件是所述第二电阻器。
6.根据权利要求1所述的半导体布置，包括：
VDD电源，连接至所述第一PMOS器件；以及
VSS电源，连接至所述第一NMOS器件。
7.根据权利要求1所述的半导体布置，包括：
ESD器件，连接至所述ESD焊盘。
8.根据权利要求1所述的半导体布置，其中，所述第一衬底和所述第二衬底为堆叠结构。
9.一种半导体布置，包括：
第一衬底，包括：
第一PMOS器件；和
第一器件；
第二衬底，包括：
第一NMOS器件；和
第二器件；
静电放电(ESD)焊盘，连接在所述第一器件和所述第二器件之间；以及
第一层间通孔，连接所述第一衬底和所述第二衬底。
10.一种半导体布置，包括：
第一衬底，包括：
第一PMOS器件；和
第一NMOS器件；
第二衬底，包括：
第一器件；和
第二器件；
静电放电(ESD)焊盘，连接在所述第一器件和所述第二器件之间；
ESD器件，连接至所述ESD焊盘；
第一层间通孔，位于所述第一PMOS器件和所述第一器件之间；以及
第二层间通孔，位于所述第一NMOS器件和所述第二器件之间。
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