TWI612636B - 具有靜電放電防護之半導體排置 - Google Patents

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Abstract

本揭露提供具有堆疊配置及靜電放電防護之半導體排置。該半導體排置包括一第一基板、一第二基板、一ESD接墊、一ESD裝置、以及連接該第一和第二基板之一第一中間層連通孔。該第一基板包括一第一P型金屬氧化物半導體裝置和一第一裝置，且該第二基板包括一第一N型金屬氧化物半導體裝置和一第二裝置。或者，該第一基板包括一第一P型金屬氧化物半導體裝置和一第一N型金屬氧化物半導體裝置，且該第二基板包括一第一裝置和一第二裝置。

Description

具有靜電放電防護之半導體排置
本發明係有關於半導體排置，特別是有關於具有靜電放電防護之半導體排置。
三維積體電路(3D IC)係將兩或三層主動電子元件整合至單一電路之一裝置。如同其他電路，三維積體電路很容易遭遇到靜電放電事件。一靜電放電事件係一突然且無法預期之電壓或電流將其能量傳導至一裝置。靜電放電事件造成一裝置之操作性降低或是完全無法進行操作。
本揭露之一實施例提供一種半導體排置。該半導體排置包括一第一基板、一第二基板、一靜電放電接墊、以及一第一中間層連通孔。該第一基板包括一第一P型金屬氧化物半導體裝置以及一第一N型金屬氧化物半導體裝置。該第二基板包括一第一裝置以及一第二裝置。該靜電放電接墊被連接在該第一裝置和該第二裝置之間。該第一中間層連通孔被連接在該第一基板和該第二基板之間。
本揭露之一實施例提供一種半導體排置。該半導 體排置包括一第一基板、一第二基板、一靜電放電接墊、以及一第一中間層連通孔。該第一基板包括一第一P型金屬氧化物半導體裝置以及一第一裝置。該第二基板包括一第一N型金屬氧化物半導體裝置以及一第二裝置。該靜電放電接墊被連接在該第一裝置和該第二裝置之間。該第一中間層連通孔被連接在該第一基板和該第二基板之間。
本揭露之一實施例提供一種半導體排置。該半導體排置包括一第一基板、一第二基板、一靜電放電接墊、一第一中間層連通孔、以及一第二中間層連通孔。該第一基板包括一第一P型金屬氧化物半導體裝置以及一第一N型金屬氧化物半導體裝置。該第二基板包括一第一裝置以及一第二裝置。該靜電放電接墊被連接在該第一裝置和該第二裝置之間。該第一中間層連通孔被連接在該第一P型金屬氧化物半導體裝置和該第一裝置之間。該第二中間層連通孔被連接在該第一N型金屬氧化物半導體裝置和該第二裝置之間。
100‧‧‧第一半導體排置
102‧‧‧第一基板
104‧‧‧第二基板
106‧‧‧第一主動區域
108‧‧‧第二主動區域
110‧‧‧第三主動區域
112‧‧‧第四主動區域
114a-114h‧‧‧S/D區域
122a-122d‧‧‧閘極結構
123‧‧‧第一上部表面
124a-124x、124aa-124hh‧‧‧S/D接觸
125‧‧‧第二上部表面
128a-128z‧‧‧中間層金屬
130‧‧‧第一中間層連通孔
131‧‧‧第二中間層連通孔
132‧‧‧VDD電源供應器
134‧‧‧VSS電源供應器
136‧‧‧靜電放電接墊
140‧‧‧第一電阻器
142‧‧‧第二電阻器
144‧‧‧靜電放電裝置
146‧‧‧第一P型金屬氧化物半導體裝置
148‧‧‧第二P型金屬氧化物半導體裝置
150‧‧‧第一N型金屬氧化物半導體裝置
152‧‧‧第二N型金屬氧化物半導體裝置
200‧‧‧第二半導體排置
300‧‧‧第三半導體排置
400‧‧‧第四半導體排置
參考以下附圖可以更好地理解有關本揭露各環節的詳細描述內容。值得注意的是，依據本領域的標準實施辦法，各種特徵並未依比例繪出。事實上，為了能清楚討論，各種特徵的尺寸可被任意放大或是縮小。
第1圖係依據一些實施例的一半導體排置之一剖面圖。
第2圖係依據一些實施例的一半導體排置之一剖面圖。
第3圖係依據一些實施例的一半導體排置之一電路圖。
第4圖係依據一些實施例的一半導體排置之一剖面圖。
第5圖係依據一些實施例的一半導體排置之一剖面圖。
第6圖係依據一些實施例的一半導體排置之一電路圖。
本揭露所附圖示之實施例或例子將如以下說明。本揭露之範疇並非以此為限。習知技藝者應能知悉在不脫離本揭露的精神和架構的前提下，當可作些許更動、替換和置換。在本揭露之實施例中，元件符號可能被重複地使用，本揭露之數種實施例可能共用相同的元件符號，但為一實施例所使用的特徵元件不必然為另一實施例所使用。
本揭露之複數實施例提供包括一或多個半導體裝置之一或多個半導體排置。在一些實施例中，上述半導體排置包括一靜電放電裝置。在一些實施例中，上述半導體排置形成一三維積體電路(3D-IC)、一2.5維積體電路(2.5D-IC)或是一單片式三維積體電路(monolithic 3D-IC)中的至少其一。
第1圖係依據本揭露之複數實施例實現一第一半導體排置100之一剖面圖。在一些實施例中，第一半導體排置100包括一第一基板102或一第二基板104之至少一者。在一些實施例中，第一基板102或第二基板104之至少一者係一晶圓。在一些實施例中，第二基板104係堆疊在第一基板102之上。在一些實施例中，第一基板102或第二基板104之至少一者包括矽、鍺、矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、或是銻化銦之至少一者。在一些實施例中，第一基板102或第二基板104之至少一者係一SOI(silicon-on-insulator，絕緣層覆矽)基板。在一些實施例中，SOI基板係使用氧佈植分離(separation by implantation of oxygen,SIMOX)或是晶圓鍵合(wafer bonding)製造。
在一些實施例中，第一基板102或第二基板104之至少一者包括一第一主動區域106、一第二主動區域108、一第三主動區域110、或是一第四主動區域112之至少一者。在一些實施例中，第一主動區域106或第四主動區域112之至少一者係在第一基板102之上，且第二主動區域108或第三主動區域110之至少一者係在第二基板104之上。在一些實施例中，第一主動區域106、第二主動區域108、第三主動區域110、或是第四主動區域112之至少一者包括一摻雜區域、一內埋層、或是一磊晶層之至少一者。在一些實施例中，該摻雜區域包括一P型井區或一N型井區之至少一者。在一些實施例中，該摻雜區域摻雜有一P型摻雜(例如硼或二氟化硼)或之一N型摻雜(例如磷或砷)之至少一者。
如第3圖所描述，在一些實施例中，第一主動區域106、第二主動區域108、第三主動區域110、或是第四主動區域112之至少一者被配置為一第一P型金屬氧化物半導體裝置146、一第二P型金屬氧化物半導體裝置148、一第一N型金屬氧化物半導體裝置150、或是一第二N型金屬氧化物半導體裝置152之至少一者。在一些實施例中，第一主動區域106或第二主動區域108之至少一者係第一P型金屬氧化物半導體裝置146或第二P型金屬氧化物半導體裝置148之至少一者，且第三主動區域110或第四主動區域112之至少一者係第一N型金屬氧化物半導體裝置150或第二N型金屬氧化物半導體裝置152之至少一 者。
在一些實施例中，第一半導體排置100包括複數源極/汲極(S/D)區域114a~114h。在一些實施例中，當S/D區域114b、114d、114f和114h係汲極區域時，S/D區域114a、114c、114e和114g係源極區域。在一些實施例中，當S/D區域114b、114d、114f和114h係源極區域時，S/D區域114a、114c、114e和114g係汲極區域。在一些實施例中，S/D區域114a和114b在第一主動區域106之中，S/D區域114c和114d在第二主動區域108之中，S/D區域114e和114f在第三主動區域110之中，且S/D區域114g和114h在第四主動區域112之中。在一些實施例中，。在一些實施例中，S/D區域114a~114h係第一P型金屬氧化物半導體裝置146、第二P型金屬氧化物半導體裝置148、第一N型金屬氧化物半導體裝置150或是第二N型金屬氧化物半導體裝置152之至少一者之一部分。在一些實施例中，上述S/D區域係由佈植技術或磊晶成長技術之至少一者所形成。在一些實施例中，該磊晶成長技術包括氣相磊晶(vapor-phase epitaxy,VPE)、超真空化學氣相沈積(ultra-high vacuum chemical vapor deposition,UHV-CVD)或分子束磊晶(molecular beam epitaxy)之至少一者。
在一些實施例中，第一半導體排置100包括複數閘極結構122a~122d之至少一者。在一些實施例中，閘極結構122a或閘極結構122d之至少一者係形成在第一基板102之一第一上部表面123之上，且閘極結構122b或閘極結構122c之至少一者係形成在第二基板104之一第二上部表面125之上。
在一些實施例中，閘極結構122a~122d包括一閘極介電層、一側壁隔離層或一閘極電極層之至少一者。在一些實施例中，該閘極介電層包括氧化矽、氮化矽、氮氧化矽或高k介電質之至少一者。在一些實施例中，該側壁隔離層包括多晶矽、鋁、銅、鎢、鈦、鉭、氮化鈦、鈦鋁合金、氮化鋁鈦、氮化鉭、鎳化矽或矽化鈷之至少一者。在一些實施例中，該閘極電極層係使用離子層沈積技術(atomic layer deposition,ALD)、化學氣相沈積(chemical vapor deposition,CVD)、物理氣相沈積(physical vapor deposition,PVD)或熱氧化處理(thermal oxidation process)之至少一者形成。
在一些實施例中，第一半導體排置100包括複數源極/汲極(S/D)接觸124a~124h。在一些實施例中，S/D接觸124a~124h接觸S/D區域114a~114h之至少一者。在一些實施例中，S/D接觸124a接觸S/D區域114a，S/D接觸124b接觸S/D區域114b，S/D接觸124c接觸S/D區域114c，S/D接觸124d接觸S/D區域114d，S/D接觸124e接觸S/D區域114e，S/D接觸124f接觸S/D區域114f，S/D接觸124g接觸S/D區域114g，且S/D接觸124h接觸S/D區域114h。在一些實施例中，S/D接觸124a~124h之至少一者包括一金屬，例如銀、鋁、金、鈷、銅、鎳、鉑、鎢、鈦或鉭。在一些實施例中，S/D接觸124a~124h之至少一者包括銅金屬。
在一些實施例中，S/D接觸124a~124h之至少一者將S/D區域114a~114h之至少一者連接至中間層金屬128a~128g之至少一者。在一些實施例中，S/D接觸124a接觸中間層金屬 128a，S/D接觸124b接觸中間層金屬128b，S/D接觸124c接觸中間層金屬128c，S/D接觸124d接觸中間層金屬128d，S/D接觸124e接觸中間層金屬128d，S/D接觸124f接觸中間層金屬128e，S/D接觸124g接觸中間層金屬128f，或是S/D接觸124h接觸中間層金屬128g。在一些實施例中，中間層金屬128a~128g之至少一者包括一金屬，例如鋁、銅、鎳、鎢、鈦或鉭。在一些實施例中，。在一些實施例中，。在一些實施例中，。在一些實施例中，中間層金屬128a~128g之至少一者包括銅金屬。
在一些實施例中，第一半導體排置100包括一第一中間層連通孔130或一第二中間層連通孔131之至少一者。在一些實施例中，第一中間層連通孔130或第二中間層連通孔131之至少一者將第一基板102連接至第二基板104。在一些實施例中，，第一中間層連通孔130被連接至中間層金屬128b或128c之至少一者，第二中間層連通孔131被連接至中間層金屬128e或128f之至少一者。在一些實施例中，第一中間層連通孔130或第二中間層連通孔131之至少一者貫穿第一基板102或第二基板104之至少一者。在一些實施例中，第一中間層連通孔130或第二中間層連通孔131之至少一者包括一金屬，例如銅金屬。在一些實施例中，第一中間層連通孔130或第二中間層連通孔131之至少一者大約0.4奈米長。
在一些實施例中，第一半導體排置100包括一VDD電源供應器132或一VSS電源供應器134之至少一者。在一些實施例中，VDD電源供應器132係一正電源，VSS電源供應器134係一負電源或接地之至少一者。在一些實施例中，VDD電源供 應器132或VSS電源供應器134之至少一者被連接至第一基板102。如第3圖所示，在一些實施例中，VDD電源供應器132被連接至第一P型金屬氧化物半導體裝置146或第二P型金屬氧化物半導體裝置148之至少一者。如第3圖所示，在一些實施例中，VSS電源供應器134被連接至第一N型金屬氧化物半導體裝置150或第二N型金屬氧化物半導體裝置152之至少一者。在一些實施例中，VDD電源供應器132藉由S/D接觸124a或中間層金屬128a之至少一者被連接至第一P型金屬氧化物半導體裝置146。在一些實施例中，VSS電源供應器134藉由S/D接觸124h或中間層金屬128g之至少一者被連接至第一N型金屬氧化物半導體裝置150。
在一些實施例中，第一半導體排置100包括一靜電放電接墊136。在一些實施例中，靜電放電接墊136係一焊墊。在一些實施例中，靜電放電接墊136被連接在第二主動區域108和第三主動區域110之間。在一些實施例中，靜電放電接墊136被連接至中間層金屬128d。在一些實施例中，靜電放電接墊136被連接至一靜電放電裝置144。在一些實施例中，靜電放電裝置144係在一靜電放件事件發生期間保護一半導體或一電路受到靜電放電損害之一裝置。在一些實施例中，靜電放電裝置144包括一靜電放電箝位器或一保護電路之至少一者。
在一些實施例中，VDD電源供應器132被連接至第一主動區域106，第一主動區域106被連接至第二主動區域108，第二主動區域108被連接至第三主動區域110，第三主動區域110被連接至第四主動區域112，以及第四主動區域112被連接 至VSS電源供應器134。在一些實施例中，第一主動區域106和第五主動區域114位於第一基板102之中，第二主動區域108和第三主動區域110位於第二基板104之中。如第3圖所示，在一些實施例中，第一主動區域106係第一P型金屬氧化物半導體裝置146，第二主動區域108係第二P型金屬氧化物半導體裝置148。如第3圖所示，在一些實施例中，第三主動區域110係第二N型金屬氧化物半導體裝置152，第四主動區域112係第一N型金屬氧化物半導體裝置150。在一些實施例中，靜電放電接墊136被連接在第二主動區域108和第三主動區域110之間，靜電放電裝置144被連接至靜電放電接墊136。
如第2圖所示，本揭露之一些實施例提供一第二半導體排置200。在一些實施例中，第二半導體排置200包括很多個如同第一半導體排置100之相同元件。如第3圖所示，在一些實施例中，第二主動區域108或是第三主動區域110之至少一者係第一P型金屬氧化物半導體裝置146或第二P型金屬氧化物半導體裝置148之至少一者，第一主動區域106或是第四主動區域112之至少一者係第一N型金屬氧化物半導體裝置150或第二N型金屬氧化物半導體裝置152之至少一者。
在一些實施例中，第二半導體排置200包括S/D接觸124i~124p。在一些實施例中，S/D接觸124i~124p接觸S/D區域114a~114h之至少一者。在一些實施例中，S/D接觸124i接觸S/D區域114f，S/D接觸124j接觸S/D區域114e，S/D接觸124k接觸S/D區域114f，S/D接觸1241接觸S/D區域114c，S/D接觸124m接觸S/D區域114b，S/D接觸124n接觸S/D區域114a，S/D接觸 124o接觸S/D區域114h，以及S/D接觸124p接觸S/D區域114g。
在一些實施例中，S/D接觸124i~124p之至少一者接觸中間層金屬128h~128m之至少一者。在一些實施例中，S/D接觸124i接觸中間層金屬128h，S/D接觸124j接觸中間層金屬128i，S/D接觸124k接觸中間層金屬128i，S/D接觸124l接觸中間層金屬128j，S/D接觸124m接觸中間層金屬128k，S/D接觸124n接觸中間層金屬128l，S/D接觸124o接觸中間層金屬128l，以及S/D接觸124p接觸中間層金屬128m。在一些實施例中，S/D接觸124i~124p之至少一者將S/D區域114a~114h之至少一者連接至中間層金屬128h~128m之至少一者。
在一些實施例中，第二半導體排置200包括至少一第一中間層連通孔130。在一些實施例中，第一中間層連通孔130將第一基板102連接至第二基板104。在一些實施例中，第一中間層連通孔130被連接至中間層金屬128l、中間層金屬128m、中間層金屬128j、或是中間層金屬128k之至少一者。
如第3圖所示，在一些實施例中，VDD電源供應器132被連接至第一P型金屬氧化物半導體裝置146或第二P型金屬氧化物半導體裝置148之至少一者，VSS電源供應器134被連接至第一N型金屬氧化物半導體裝置150或第二N型金屬氧化物半導體裝置152之至少一者。在一些實施例中，VDD電源供應器132藉由S/D接觸124i或中間層金屬128h之至少一者被連接至第一P型金屬氧化物半導體裝置146。在一些實施例中，VSS電源供應器134藉由S/D接觸124p或中間層金屬128m之至少一者被連接至第一N型金屬氧化物半導體裝置150。
如第3圖所示，在一些實施例中，靜電放電接墊136藉由第一中間層連通孔130被連接至該第一中間層。在一些實施例中，靜電放電接墊136被連接在第一P型金屬氧化物半導體裝置146或第二P型金屬氧化物半導體裝置148之至少一者和第一N型金屬氧化物半導體裝置150或第二N型金屬氧化物半導體裝置152之至少一者之間。在一些實施例中，靜電放電接墊136被連接至靜電放電裝置144。
在一些實施例中，VDD電源供應器132被連接至第一主動區域106，第一主動區域106被連接至第二主動區域108，第二主動區域108被連接至第三主動區域110，第三主動區域110被連接至第四主動區域112，以及第四主動區域112被連接至VSS電源供應器134。如第3圖所示，在一些實施例中，第一主動區域106包括第二N型金屬氧化物半導體裝置152，第二主動區域108包括第一P型金屬氧化物半導體裝置146，第三主動區域110包括第二P型金屬氧化物半導體裝置148，第四主動區域112包括第一N型金屬氧化物半導體裝置150。在一些實施例中，靜電放電接墊136被連接在第一主動區域106和第二主動區域108之間，且靜電放電裝置144被連接至靜電放電接墊136。
第3圖舉例說明第一半導體排置100和第二半導體排置200之至少一者。在一些實施例中，在正常操作期間，第一P型金屬氧化物半導體裝置146和第二P型金屬氧化物半導體裝置148或是第一N型金屬氧化物半導體裝置150和第二N型金屬氧化物半導體裝置152之至少一者會關閉或是導通以應用一電壓或一電流至閘極結構122a~122d之至少一者。在一些實施 例中，在正常操作期間，第一P型金屬氧化物半導體裝置146和第二P型金屬氧化物半導體裝置148在關閉狀態且第一N型金屬氧化物半導體裝置150和第二N型金屬氧化物半導體裝置152在導通狀態，以使得靜電放電裝置144幾乎不會產生一電流或電壓而對靜電放電接墊136或其他積體電路造成任何影響。
在一些實施例中，在一靜電放電事件發生期間，一觸發電壓觸發或導通靜電放電裝置144使得第一P型金屬氧化物半導體裝置146和第二P型金屬氧化物半導體裝置148或是第一N型金屬氧化物半導體裝置150和第二N型金屬氧化物半導體裝置152之至少一者會關閉或是導通。在一些實施例中，當達到該觸發電壓時，該電流或該電壓通過靜電放電接墊136會進入靜電放電裝置144以旁路一受害裝置。在一些實施例中，當達到該觸發電壓時，該電流或該電壓之至少一者進入靜電放電裝置144以消散該電流或該電壓至一安全水平以保護該受害裝置。在一些實施例中，第一P型金屬氧化物半導體裝置146、第二P型金屬氧化物半導體裝置148、第一N型金屬氧化物半導體裝置150、或是第二N型金屬氧化物半導體裝置152之至少一者係該受害裝置。在一些實施例中，該觸發電壓會被增加是由於第一P型金屬氧化物半導體裝置146和第二P型金屬氧化物半導體裝置148或是第一N型金屬氧化物半導體裝置150和第二N型金屬氧化物半導體裝置152之至少一者係一串聯配置或一雙級設置。在一些實施例中，第一半導體排置100和第二半導體排置200之至少一者所對應之該觸發電壓係兩倍之單一級裝置之該觸發電壓。
如第4圖所示，本揭露之一些實施例提供一第三半導體排置300。在一些實施例中，第三半導體排置300包括很多個如同第一半導體排置100之相同元件。如第6圖所示，在一些實施例中，第一主動區域106或是第四主動區域112之至少一者係第一P型金屬氧化物半導體裝置146或第一N型金屬氧化物半導體裝置150之至少一者。如第4圖所示，在一些實施例中，第二主動區域108或是第三主動區域110之至少一者係一第一電阻器140、一第二電阻器142、第二P型金屬氧化物半導體裝置146或是第二N型金屬氧化物半導體裝置150之至少一者。如第6圖所示，在一些實施例中，第一主動區域106係第一P型金屬氧化物半導體裝置146，第二主動區域108係第一電阻器140，第三主動區域110係第二電阻器142，以及第四主動區域112係第一N型金屬氧化物半導體裝置150。
在一些實施例中，第一電阻器140或第二電阻器142之至少一者係一OD電阻器(主動區域電阻器)。在一些實施例中，OD電阻器包括一矽化物區塊遮罩層(silicide block mask layer)。在一些實施例中，第一電阻器140或第二電阻器142之至少一者包括一N型井區、一P型井區、一P+離子佈植區、一N離子佈植區、一金屬層或是一高k介電質層之至少一者。在一些實施例中，第一電阻器140或第二電阻器142之至少一者得以模擬第一P型金屬氧化物半導體裝置146或是第一N型金屬氧化物半導體裝置150之至少一者之電壓特性、電流特性或是阻抗特性之至少一者。
在一些實施例中，第三半導體排置300包括S/D接 觸124q~124x。在一些實施例中，S/D接觸124q~124x接觸第一電阻器140、第二電阻器142、S/D區域114a、S/D區域114b、S/D區域114g、或S/D區域114h之至少一者。在一些實施例中，S/D接觸124q接觸S/D區域114a，S/D接觸124r接觸S/D區域114b，S/D接觸124s接觸第一電阻器140，S/D接觸124t接觸第一電阻器140，S/D接觸124u接觸第二電阻器142，S/D接觸124v接觸第二電阻器142，S/D接觸124w接觸S/D區域114h，且S/D接觸124x接觸S/D區域114g。
在一些實施例中，S/D接觸124q~124x之至少一者接觸中間層金屬128n~128t之至少一者。在一些實施例中，S/D接觸124q接觸中間層金屬128n，S/D接觸124r接觸中間層金屬128o，S/D接觸124s接觸中間層金屬128p，S/D接觸124t接觸中間層金屬128q，S/D接觸124u接觸中間層金屬128q，S/D接觸124v接觸中間層金屬128r，S/D接觸124w接觸中間層金屬128s，且S/D接觸124x接觸中間層金屬128t。在一些實施例中，S/D接觸124q~124x之至少一者將第一電阻器140、第二電阻器142、S/D區域114a、S/D區域114b、S/D區域114g、或S/D區域114h之至少一者連接至中間層金屬128n~128t之至少一者。
在一些實施例中，第三半導體排置300包括一第一中間層連通孔130或一第二中間層連通孔131之至少一者。在一些實施例中，第一中間層連通孔130或第二中間層連通孔131之至少一者將第一基板102連接至第二基板104。在一些實施例中，第一中間層連通孔130被連接至中間層金屬128r、中間層金屬128s、中間層金屬128o或是中間層金屬128p之至少一者，第二 中間層連通孔131被連接至中間層金屬128v、中間層金屬128w、中間層金屬128r或是中間層金屬128s之至少一者。
在一些實施例中，VDD電源供應器132或VSS電源供應器134之至少一者被連接至第一P型金屬氧化物半導體裝置146或第一N型金屬氧化物半導體裝置150之至少一者。在一些實施例中，VDD電源供應器132藉由S/D接觸124q或中間層金屬128n之至少一者被連接至第一P型金屬氧化物半導體裝置146。在一些實施例中，VSS電源供應器134藉由S/D接觸124x或中間層金屬128t之至少一者被連接至第一N型金屬氧化物半導體裝置150。
在一些實施例中，靜電放電接墊136被連接至中間層金屬128q。在一些實施例中，靜電放電接墊136被連接在該第一裝置和該第二裝置之間。在一些實施例中，靜電放電接墊136被連接在第一電阻器140和第二電阻器142之間。在一些實施例中，靜電放電接墊136被連接至靜電放電裝置144。
在第三半導體排置300之一些實施例中，VDD電源供應器132被連接至第一主動區域106，第一主動區域106被連接至第二主動區域108，第二主動區域108被連接至第三主動區域110，第三主動區域110被連接至第四主動區域112，以及第四主動區域112被連接至VSS電源供應器134。如第6圖所示，在一些實施例中，第一主動區域106包括第一P型金屬氧化物半導體裝置146，第二主動區域108包括第一電阻器140，第三主動區域110包括第二電阻器142，以及第四主動區域112包括第一N型金屬氧化物半導體裝置150。在一些實施例中，靜電放電接 墊136被連接在第一電阻器140和第二電阻器142之間，靜電放電裝置144被連接至靜電放電接墊136。
如第5圖所示，本揭露之一些實施例提供一第四半導體排置400。在一些實施例中，第四半導體排置400包括很多個如同第一半導體排置100之相同元件。如第6圖所示，在一些實施例中，第三主動區域110或是第四主動區域112之至少一者係第一P型金屬氧化物半導體裝置146或第一N型金屬氧化物半導體裝置150之至少一者。如第6圖所示，在一些實施例中，第一主動區域106或是第二主動區域108之至少一者係該第一裝置或該第二裝置之至少一者。在一些實施例中，該第一裝置或該第二裝置之至少一者包括第一電阻器140、第二電阻器142、第二P型金屬氧化物半導體裝置148、或是第二N型金屬氧化物半導體裝置152。在一些實施例中，第一主動區域106係第二電阻器142，第二主動區域108係第一電阻器140，第三主動區域110係第一P型金屬氧化物半導體裝置146，以及第四主動區域112係第一N型金屬氧化物半導體裝置150。
在一些實施例中，第一電阻器140或第二電阻器142之至少一者係一OD電阻器(主動區域電阻器)。在一些實施例中，OD電阻器包括一矽化物區塊遮罩層。在一些實施例中，第一電阻器140或第二電阻器142之至少一者包括一N型井區、一P型井區、一金屬層或是一高k介電質層之至少一者。在一些實施例中，第一電阻器140或第二電阻器142之至少一者得以模擬第一P型金屬氧化物半導體裝置146或是第一N型金屬氧化物半導體裝置150之至少一者之電壓特性、電流特性或是阻 抗特性之至少一者。
在一些實施例中，第四半導體排置400包括S/D接觸124aa~124hh。在一些實施例中，S/D接觸124aa~124hh接觸第一電阻器140、第二電阻器142、S/D區域114e、S/D區域114f、S/D區域114g、或S/D區域114h之至少一者。在一些實施例中，S/D接觸124aa接觸S/D區域114f，S/D接觸124bb接觸S/D區域114e，S/D接觸124cc接觸第一電阻器140，S/D接觸124dd接觸第一電阻器140，S/D接觸124ee接觸第二電阻器142，S/D接觸124ff接觸第二電阻器142，S/D接觸124gg接觸S/D區域114h，且S/D接觸124hh接觸S/D區域114g。
在一些實施例中，S/D接觸124aa~124hh之至少一者接觸中間層金屬128u~128z之至少一者。在一些實施例中，S/D接觸124aa接觸中間層金屬128u，S/D接觸124bb接觸中間層金屬128v，S/D接觸124cc接觸中間層金屬128v，S/D接觸124dd接觸中間層金屬128w，S/D接觸124ee接觸中間層金屬128x，S/D接觸124ff接觸中間層金屬128y，S/D接觸124gg接觸中間層金屬128y，且S/D接觸124hh接觸中間層金屬128z。在一些實施例中，S/D接觸124aa~124hh之至少一者將第一電阻器140、第二電阻器142、S/D區域114e、S/D區域114f、S/D區域114g、或S/D區域114h之至少一者連接至中間層金屬128u~128z之至少一者。
在一些實施例中，第四半導體排置400包括至少一第一中間層連通孔130。在一些實施例中，第一中間層連通孔130將第一基板102連接至第二基板104。在一些實施例中，第 一中間層連通孔130被連接至S/D接觸124dd、S/D接觸124ee、中間層金屬128w、或是中間層金屬128x之至少一者。
如第6圖所示，在一些實施例中，VDD電源供應器132或VSS電源供應器134之至少一者被連接至第一P型金屬氧化物半導體裝置146、第一電阻器140、第二電阻器142、或是第一N型金屬氧化物半導體裝置150之至少一者。在一些實施例中，VDD電源供應器132藉由S/D接觸124aa或中間層金屬128u之至少一者被連接至第一P型金屬氧化物半導體裝置146。在一些實施例中，VSS電源供應器134藉由S/D接觸124hh或中間層金屬128z之至少一者被連接至第一N型金屬氧化物半導體裝置150。
在一些實施例中，靜電放電接墊136藉由第一中間層連通孔130被連接至該第一中間層。在一些實施例中，靜電放電接墊136被連接在第一主動區域106和第二主動區域108之間。在一些實施例中，靜電放電接墊136被連接在該第一裝置和該第二裝置之間。在一些實施例中，靜電放電接墊136被連接至靜電放電裝置144。
在一些實施例中，VDD電源供應器132被連接至第一P型金屬氧化物半導體裝置146，第一P型金屬氧化物半導體裝置146被連接至第一電阻器140，第一電阻器140被連接至第二電阻器142，第二電阻器142被連接至第一N型金屬氧化物半導體裝置150，以及第一N型金屬氧化物半導體裝置150被連接至VSS電源供應器134。在一些實施例中，靜電放電接墊136被連接在第一電阻器140和第二電阻器142之間。在一些實施例中， 一電流或一電壓之至少一者從VDD電源供應器132或VSS電源供應器134之至少一者流至靜電放電接墊136。在一些實施例中，靜電放電裝置144被連接至靜電放電接墊136。
第6圖舉例說明第三半導體排置300或第四半導體排置400之至少一者之一電路圖。在一些實施例中，在正常操作期間，第一P型金屬氧化物半導體裝置146或是第一N型金屬氧化物半導體裝置150之至少一者會關閉或是導通以應用一電壓或一電流至閘極結構122a~122d之至少一者。在一些實施例中，在正常操作期間，第一P型金屬氧化物半導體裝置146在關閉狀態且第一N型金屬氧化物半導體裝置150在導通狀態，以使得靜電放電裝置144幾乎不會產生一電流或電壓而對靜電放電接墊136或其他積體電路造成任何影響。在一些實施例中，第一電阻器140或第二電阻器142分別具有一適合阻抗匹配的電阻值。
在一些實施例中，在一靜電放電事件發生期間，一觸發電壓觸發或導通靜電放電裝置144使得第一P型金屬氧化物半導體裝置146或是第一N型金屬氧化物半導體裝置150之至少一者會關閉或是導通。在一些實施例中，當達到該觸發電壓時，該電流或該電壓通過靜電放電接墊136會進入靜電放電裝置144以旁路一受害裝置。在一些實施例中，當達到該觸發電壓時，該電流或該電壓之至少一者進入靜電放電裝置144以消散該電流或該電壓至一安全水平以保護該受害裝置。在一些實施例中，第一P型金屬氧化物半導體裝置146或是第一N型金屬氧化物半導體裝置150之至少一者係該受害裝置。在一些實 施例中，第三半導體排置300或第四半導體排置400之至少一者增加該觸發電壓。在一些實施例中，該觸發電壓會被增加是由於第一P型金屬氧化物半導體裝置146和第一電阻器140或是第一N型金屬氧化物半導體裝置150和第二電阻器142之至少一者係一串聯配置或一雙級設置。在一些實施例中，第三半導體排置300或第四半導體排置400之至少一者所對應之該觸發電壓係大於單一級裝置之該觸發電壓。
在一些實施例中，第一半導體排置100、第二半導體排置200、第三半導體排置300或第四半導體排置400之至少一者藉由放置一閉鎖觸發源和一受害裝置於分離基板之中以減少閉鎖排除區之限制，並因此增加該觸發源和該受害裝置之間的距離。在一些實施例中，可預防一閉鎖事件。
在一些實施例中，第一半導體排置100、第二半導體排置200、第三半導體排置300或第四半導體排置400之至少一者係由一面對面(face-to-face)三維積體電路製程或一面對背(face-to-back)三維積體電路處理程序製程得到。
本揭露之一些實施例提供一種半導體排置。該半導體排置包括一第一基板、一第二基板、一靜電放電接墊、以及一第一中間層連通孔。該第一基板包括一第一P型金屬氧化物半導體裝置以及一第一N型金屬氧化物半導體裝置。該第二基板包括一第一裝置以及一第二裝置。該靜電放電接墊被連接在該第一裝置和該第二裝置之間。該第一中間層連通孔連接該第一基板和該第二基板。
本揭露之一些實施例提供一種半導體排置。該半 導體排置包括一第一基板、一第二基板、一靜電放電接墊、以及一第一中間層連通孔。該第一基板包括一第一P型金屬氧化物半導體裝置以及一第一裝置。該第二基板包括一第一N型金屬氧化物半導體裝置以及一第二裝置。該靜電放電接墊被連接在該第一裝置和該第二裝置之間。該第一中間層連通孔連接該第一基板和該第二基板。
本揭露之一些實施例提供一種半導體排置。該半導體排置包括一第一基板、一第二基板、一靜電放電接墊、一第一中間層連通孔、以及一第二中間層連通孔。該第一基板包括一第一P型金屬氧化物半導體裝置以及一第一N型金屬氧化物半導體裝置。該第二基板包括一第一裝置以及一第二裝置。該靜電放電接墊被連接在該第一裝置和該第二裝置之間。該第一中間層連通孔被連接在該第一P型金屬氧化物半導體裝置和該第一裝置之間。該第二中間層連通孔連接該第一N型金屬氧化物半導體裝置和該第二裝置。
本揭露雖以較佳實施例揭露如上，使得本領域具有通常知識者能夠更清楚地理解本揭露的內容。然而，本領域具有通常知識者應理解到他們可輕易地以本揭露做為基礎，設計或修改流程以及操作不同的半導體排置進行相同的目的和/或達到這裡介紹的實施例的相同優點。因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
在此提供各種實施例之操作方法。在此所述之部分或所有操作之順序並非用以暗示上述操作必須依照所述之順序進行。所屬技術領域具有通常知識者將可理解替代之順序 亦可具有本發明之優點。此外，必須了解的是本發明之每個實施例並未提供所有之操作方法。此外，必須了解的是並非所有之操作皆描述於實施例中。
應當理解的是本揭露所描述連接層、特徵、元件等等彼此之間以特定尺寸(例如結構尺寸或方向)說明係為了簡化和易於理解之目的，且其實際尺寸和本揭露之一些實施例所示顯著不同。此外，現有之各種技術可用於形成本揭露所描述連接層、特徵、元件等等，例如蝕刻技術、佈植技術、摻雜技術、旋塗技術、濺射技術(例如磁控管或離子束濺射)、生成技術(例如熱增長或是沈積技術(例如CVD、PVD、電漿化學氣相沈積(plasma enhanced chemical vapor deposition,PECVD)、或是ALD))。
此外，除非具體地指出，”第一”、”第二”或者類似之詞彙係用以表示時間方面、空間方面、順序等。相當地，上述之方式僅用以辨識、命名特徵、元件、物件等。舉例來說，第一通道以及第二通道通常與通道A以及通道B或者兩個不同或者兩個相同或相似之通道。
此外，在此所述之”範例”係指實例、例證等，以及非必要為有利的。應用中所述之”或者”係指包含之意而非排除之意。此外，應用中所述之”一個”可為”一個或以上”，除非內容具體地或清楚地指出其代表一單一型態。同時，A以及B之少一者係指A或B或者A以及B兩者皆是。除此之外，所述之”包含”、”具有”或者相關之詞彙係指”包括”之意。
以及，儘管所揭露之範例係以一個或多個實施方式顯示以及描述，熟悉此技藝之人士可藉由閱讀以及了解本發明以及附屬之圖式以進行類似之更動或修改。所揭露之實施例包括所有更動以及修改以及僅受下述之申請專利範圍所限制。特別是上述構件(例如元件、資源等)所執行之各種功能，除非另外之說明，否則係用以描述對應之構件所執行之特定功能(例如功能上相同)，縱使描述結構與所揭露之架構並不相同。此外，儘管本發明所揭露之特定特徵係已揭露於現有技術中，但上述之特徵可與其他一個或多個特徵結合以達成預期的以及有利於任何已知或特定之應用。
100‧‧‧多次可程式記憶體架構
102‧‧‧第一電壓源
104‧‧‧第二節點
106‧‧‧第三節點
108‧‧‧第一節點
110‧‧‧第一電晶體
112‧‧‧第二電晶體
114a-114h‧‧‧S/D區域
122a-122d‧‧‧閘極結構
123‧‧‧第一上部表面
124a-124h‧‧‧S/D接觸
125‧‧‧第二上部表面
128a-128g‧‧‧中間層金屬
130‧‧‧第一中間層連通孔
131‧‧‧第二中間層連通孔
132‧‧‧VDD電源供應器
134‧‧‧VSS電源供應器
136‧‧‧靜電放電接墊
144‧‧‧靜電放電裝置

Claims (10)

  1. 一種半導體排置，包括：一第一基板，包括：一第一P型金屬氧化物半導體裝置，包括連接至一第一電源之一第一源極/汲極區域，其中該第一電源供應一第一電壓；一第一N型金屬氧化物半導體裝置，包括連接至一第二電源之一第一源極/汲極區域，其中該第二電源供應不同於該第一電壓之一第二電壓；以及一第二基板，包括：一第一裝置，連接至該第一P型金屬氧化物半導體裝置之一第二源極/汲極區域；一第二裝置，連接至該第一N型金屬氧化物半導體裝置之一第二源極/汲極區域；一靜電放電接墊，被連接在該第一裝置和該第二裝置之間，其中在該靜電放電接墊和該第一P型金屬氧化物半導體裝置之一閘極之間並不具有電流導通路徑，且在該靜電放電接墊和該第一N型金屬氧化物半導體裝置之一閘極之間並不具有電流導通路徑；以及一第一中間層連通孔，連接該第一基板和該第二基板。
  2. 如申請專利範圍第1項所述之半導體排置，其中該第一中間層連通孔，被連接在該第一P型金屬氧化物半導體裝置和該第一裝置之間。
  3. 如申請專利範圍第1項所述之半導體排置，其中該第一裝置 或該第二裝置之至少一者，係一第二P型金屬氧化物半導體裝置、一第二N型金屬氧化物半導體裝置、一第一電阻器或一第二電阻器之至少一者。
  4. 如申請專利範圍第3項所述之半導體排置，其中該第一裝置係該第二P型金屬氧化物半導體裝置，且該第二裝置係該第二N型金屬氧化物半導體裝置。
  5. 如申請專利範圍第3項所述之半導體排置，其中該第一裝置係該第一電阻器，且該第二裝置係該第二電阻器。
  6. 如申請專利範圍第1項所述之半導體排置，包括：一靜電放電裝置，被連接至該靜電放電接墊，其中該第一電源係對應至一正電源，且該第二電源係對應至一負電源或對應至接地電位；以及其中該第一基板和該第二基板形成一堆疊配置；其中連接至該第一電源之該第一源極/汲極區域係該第一P型金屬氧化物半導體裝置之源極區域，且連接至該第二電源之該第一源極/汲極區域係該第一N型金屬氧化物半導體裝置之源極區域。
  7. 一種半導體排置，包括：一第一基板，包括：一第一P型金屬氧化物半導體裝置；一第一裝置；以及一第二基板，包括：一第一N型金屬氧化物半導體裝置；一第二裝置； 一靜電放電接墊，被連接在該第一裝置和該第二裝置之間；以及一第一中間層連通孔，連接該第一基板和該第二基板。
  8. 如申請專利範圍第7項所述之半導體排置，其中該第一P型金屬氧化物半導體裝置被連接至該第一裝置，該第一裝置被連接至該第二裝置，且該第二裝置被連接至該第一N型金屬氧化物半導體裝置。
  9. 如申請專利範圍第7項所述之半導體排置，其中該第一裝置或該第二裝置之至少一者係一第二P型金屬氧化物半導體裝置、一第二N型金屬氧化物半導體裝置、一第一電阻器或一第二電阻器之至少一者。
  10. 如申請專利範圍第7項所述之半導體排置，包括：一靜電放電裝置，被連接至該靜電放電接墊；一VDD電源供應器，被連結至該第一P型金屬氧化物半導體裝置；以及一VSS電源供應器，被連結至該第一N型金屬氧化物半導體裝置，其中該第一基板和該第二基板形成一堆疊配置。
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