KR20150091215A - 전정기 방전(esd) 보호를 구비한 반도체 장치 - Google Patents

전정기 방전(esd) 보호를 구비한 반도체 장치 Download PDF

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Abstract

적층 구조와 정전기 방전 (ESD) 보호를 갖는 하나 이상의 반도체 장치가 제공된다. 반도체 장치는 제 1 기판, 제 2 기판, ESD 패드, ESD 소자 및 상기 제 1 기판과 제 2 기판을 접속시키는 제 1 층간 비아를 포함한다. 상기 제 1 기판은 제 1 PMOS 소자를 포함하며, 제 2 기판은 제 1 소자와 제 1 NMOS 소자와 제 2 소자를 포함한다. 변형적으로, 상기 제 1 기판은 제 1 PMOS 소자와 제 1 NMOS 소자를 포함하고, 제 2 기판은 제 1 소자와 제 2 소자를 포함한다.

Description

전정기 방전(ESD) 보호를 구비한 반도체 장치{SEMICONDUCTOR ARRANGEMENT WITH ELECTROSTATIC DISCHARGE(ESD) PROTECTION}
본 발명은 전정기 방전(ESD) 보호를 구비한 반도체 장치에 관한 것이다.
전자에서, 3차원 집적회로(3D IC)는 두개 이상의 능동 전자 구성요소의 층들이 단일 회로에 집적된 소자이다. 다른 회로들과 같이, 다른 회로와 마찬가지로, 3D IC들은 정전기 방전(ESD) 이벤트에 민감하다. ESD 이벤트는 소자로 에너지를 전달하는 갑작스럽고 예기치 않은 전압 또는 전류이다. ESD 이벤트는 소자를 요구되는 것 보다 덜 작동될 수 있게 하거나 작동 불가능하게 하는 것으로 알려져 있다.
본 발명의 태양들은 첨부된 도면을 참조하여 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해할 수 있다. 도면들의 구성요소들 및/또는 구조들은 치수대로 도시된 것이 아님을 주목해야 한다. 따라서, 여러 특징들의 규격은 설명을 명확하게 하기 위해서 임의로 증가 또는 감소될 수도 있다.
도 1은 일부 실시예들에 따른 반도체 장치의 예시적인 단면도를 도시한다.
도 2는 일부 실시예들에 따른 반도체 장치의 예시적인 단면도를 도시한다.
도 3은 일부 실시예들에 따른 반도체 장치의 예시적인 회로도의 단면도를 도시한다.
도 4는 일부 실시예들에 따른 반도체 장치의 예시적인 단면도이다.
도 5는 일부 실시예들에 따른 반도체 장치의 예시적인 단면도이다.
도 6은 일부 실시예들에 따른 반도체 장치의 예시적인 회로도이다.
도면을 참고하여 청구된 주제를 설명하기로 하며, 여기서 동일한 참조 부호들은 전체적으로 동일한 요소들을 지칭하기 위해 사용된다. 아래의 설명에서, 설명을 위해, 다수의 특정된 세부적인 사항들이 청구된 주제의 이해를 제공하기 위해 기술된다. 그러나, 청구된 주제는 이러한 특정된 세부 사항 없이도 실시될 수 있다는 것은 명백하다. 다른 경우들에서, 구조 및 소자들은 청구된 주제를 설명하기 용이하게 하기 위해 블록도 형태로 도시되어 있다.
하나 이상의 반도체 소자를 포함하는 하나 이상의 반도체 장치가 본 명세서에 제공된다. 일부 실시예들에서, 반도체 장치는 정전기 방전(ESD) 소자를 포함한다. 일부 실시예들에서, 반도체 장치는 삼차원 집적 회로(3D-IC), 2.5 차원 집적 회로(2.5D-IC) 또는 모놀리식 3 차원 IC들 중 적어도 하나를 형성한다.
이제 도 1을 참조하면, 일부 실시예에 따른 제 1 반도체 장치(100)의 단면도가 제공된다. 일부 실시예에 따라, 제 1 반도체 장치(100)는 적어도 하나의 제 1 기판(102) 또는 제 2 기판 (104)을 포함한다. 일부 실시예에 따라, 적어도 하나의 제 1 기판(102) 또는 제 2 기판(104)은 웨이퍼이다. 일부 실시예에 따라, 제 2 기판(104)은 제 1 기판(102) 위에 적층된다. 일부 실시예에 따라, 적어도 하나의 제 1 기판(102) 또는 제 2 기판(104)은 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 비소화 인듐 또는 인듐 안티모나이드들 중 적어도 하나를 포함한다. 일부 실시예들에서, 적어도 하나의 제 1 기판(102) 또는 제 2 기판(104)은 실리콘 - 온 - 인슐레이터 (SOI) 기판이다. 일부 실시예에 따라, 상기 SOI 기판은 산소주입 분리(separation by implantation of oxygen:SIMOX) 또는 웨이퍼 본딩 중 적어도 하나를 이용하여 제조된다.
일부 실시예들에서, 적어도 제 1 기판(102) 또는 제 2 기판(104)은 제 1 능동 영역(106), 제 2 능동 영역(108), 제 3 능동 영역(110) 또는 제 4 능동 영역(112)을 포함한다. 일부 실시예들에서, 적어도 하나의 제 1 능동 영역(106) 또는 제 4 능동 영역(112)은 제 1 기판(102)상에 있으며, 적어도 하나의 제 2 능동 영역(108) 또는 제 3 능동 영역(110)은 제 2 기판(104) 상에 있다. 일부 실시예들에서, 상기 능동 영역(106, 108, 110 또는 112)들 중 적어도 하나는 도핑 영역 중 적어도 하나의 매입층 또는 에피택시 층들 중 적어도 하나를 포함한다. 일부 실시예들에서, 상기 도핑된 영역은 p-형 웰(well) 또는 N-형 웰 중 적어도 하나를 포함한다. 일부 실시예들에서, 도핑된 영역은 붕소 또는 BF2 과 같은 적어도 하나의 p-형 도펀트로 도핑되거나, 인 또는 비소와 같은 n-형 도펀트로 도핑된다.
일부 실시예들에서, 능동 영역(106, 108, 110 또는 112) 중 적어도 하나는 도 3에 도시된 바와같이, 제 1 P-형 금속산화물 반도체(PMOS) 소자(146), 제 2 PMOS 소자(148), 제 1 N-형 금속산화물 반도체(NMOS) 소자(150) 또는 제 2 NMOS 소자(152)들 중 적어도 하나로 구성된다. 일부 실시예에서, 제 1 능동 영역(106) 또는 제 2 능동 영역(108) 중 적어도 하나는, 제 1 PMOS 소자(146) 또는 제 2 PMOS 소자(148) 중 적어도 하나이며, 상기 제 3 능동 영역(110) 또는 제 4 능동 영역(112)은 제 1 NMOS 소자(150) 또는 제 2 NMOS 소자(152) 중 적어도 하나이다.
일부 실시예들에서, 제 1 반도체 장치(100)는 소스/드레인 (S/D) 영역(114a-114h)을 포함한다. 일부 실시예들에서, 상기 S/D 영역(114a, 114c, 114e 및 114g)들은 소스 영역인 반면, S/D 영역(114b, 114d, 114f 및 114h)들은 드레인 영역들이다. 일부 실시예들에서, 상기 S/D 영역(114a, 114c, 114e 및 114g)들은 드레인 영역인 반면, S/D 영역(114b, 114d, 114f 및 114h)들은 소스 영역이다. 일부 실시예들에서, 상기 S/D 영역(114a, 114b)들은 제 1 능동 영역(106)에 있고, S/D 영역(114c, 114d)들은 제 2 능동 영역(108)에 있으며, S/D 영역(114e, 114f)들은 제 3 능동 영역(110)에 있으며, S/D 영역(114g, 114h)들은 제 4 능동 영역(112)에 있다. 일부 실시예들에서, S/D 영역(114a-114h)들은 제 1 PMOS 소자(146), 제 2 PMOS 소자(148), 제 1 NMOS 소자(150) 또는 제 2 NMOS 소자(152)들 중 적어도 하나의 어떤분이다. 일부 실시예들에서, S/D 영역들은 임플란트 또는 에피택셜 (EPI) 성장 중 적어도 하나에 의해 형성된다. 일부 실시예들에서, EPI 성장은 기상 에피택시 (VPE), 초고 진공 CVD (UHV-CVD) 또는 분자 빔 에피택시 중 적어도 하나를 포함한다.
일부 실시예들에서, 제 1 반도체 장치(100)는 게이트 구조(122a-122d)의 적어도 하나를 포함한다. 일부 실시예들에서, 게이트 구조(122a 또는 122d) 중 적어도 하나는 제 1 기판 (102)의 제 1 상부 표면(123)에 형성되고, 게이트 구조 (122b 또는 122c) 중 적어도 하나는 제 2 기판(104)의 제 2 상부 표면(125) 위에 형성된다.
일부 실시예들에서, 상기 게이트 구조(122a-122d)는 게이트 유전체 층, 측벽 스페이서 또는 게이트 전극층의 적어도 하나를 포함한다. 일부 실시예들에서, 상기 게이트 유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 또는 높은-k의 유전 재료 중 적어도 하나를 포함한다. 일부 실시예들에서, 측벽 스페이서는 실리콘 질화물, 실리콘 산화물, 실리콘 카바이드 또는 실리콘 산 질화물 중 적어도 하나를 포함한다. 일부 실시예들에서, 게이트 전극 층은 알루미늄, 구리, 턴스텐, 티타늄, 탄탈, TiN, TiAl, TiAlN, TaN, NiSi 또는 CoSi, 폴리실리콘들 중 적어도 하나를 포함한다. 일부 실시예들에서, 게이트 구조(122a-122d)는 원자층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 열 산화 프로세스 중 적어도 하나를 이용하여 형성된다.
일부 실시예들에서, 제 1 반도체 장치(100)는 소스 및 드레인(S/D) 접점(124a-124h)들을 포함한다. 일부 실시예들에서, SD 접점(124a-124h)들은 S/D 영역(114a-114h)들 중 적어도 하나와 접촉한다. 일부 실시예들에서, S/D 접점(124a)은 S/D 영역(114a)와 접촉하고, S/D 접점(124b)은 S/D 영역(114b)과 접촉하며, 상기 S/D 접점(124c)은 S/D 영역(114c)와 접촉하고, S/D 접점(124d)은 S/D 영역(114d)과 접촉하며, S/D 영역(114f)과 접촉하고, S/D 접점(124g)은 S/D 영역(114g)과 접촉하며, 상기 S/D 접점(124h)는 S/D 영역(114h)과 접촉한다. 일부 실시예에서, 적어도 하나의 S/D 접점(124a-124h)은 Ag, Al, Au, Co, Cu, Ni, Pt, W, Ti 또는 Ta과 같은 금속을 포함한다. 일부 실시예들에서, 적어도 하나의 S/D 접점(124a-124h)들은 Cu를 포함한다.
일부 실시예들에서, S/D 접점(114a-114h)들 중 적어도 하나는 적어도 하나의 S/D 영역(114a-114h)들 중 적어도 하나를 층간 금속(128a-128g)들 중 적어도 하나에 접속시킨다. 일부 실시예들에서, 상기 S/D 접점(124a)이 층간 금속(128a)과 접촉하거나, S/D 접점(124b)이 층간 금속(128b)과 접촉하거나, S/D 접점(124c)이 층간 금속(128c)과 접촉하거나, S/D 접점(124d)이 층간 금속(128d)과 접촉하거나, S/D 접점(124e)이 층간 금속(128e)과 접촉하거나, S/D 접점(124f)이 층간 금속(128f)과 접촉하거나, S/D 접점(124g)이 층간 금속(128g)과 접촉하거나 또는 S/D 접점(124h)이 층간 금속(128h)과 접촉한다. 일부 실시예들에서, 층간 금속(128a-128g)들 중 적어도 하나는 알루미늄, 구리, 니켈, 텅스텐, 티타늄 또는 탄탈륨중에서 적어도 하나의 금속을 포함한다. 일부 실시예들에서, 층간 금속(128a-128g)의 적어도 하나는 구리를 포함한다.
일부 실시예들에서, 제 1 반도체 장치(100)는 제 1 층간 비아(130) 또는 제 2 층간 비아(132)들 중 적어도 하나를 포함한다. 일부 실시예들에서, 제 1 층간 비아(130) 또는 제 2 층간 비아(132)들 중 적어도 하나는 제 2 기판(104)에 제 1 기판(102)을 접속시킨다. 일부 실시예들에서, 제 1 층간 비아(130)는 적어도 하나의 층간 금속(128b 또는 128c) 중 적어도 하나에 접속된다. 일부 실시예들에서, 제 2 층간 비아(131)는 층간 금속(128e 또는 128f) 중 적어도 하나에 접속된다. 일부 실시예들에서, 제 1 층간 비아(130) 또는 제 2 층간 비아(131)는 제 1 기판(102) 또는 제 2 기판(104) 중 적어도 하나를 관통하여 연장된다. 일부 실시예들에서, 제 1 층간 비아(130) 또는 제 2 층간 비아(131)는 구리와 같은 금속을 포함한다. 일부 실시예들에서, 제 1 층간 비아(130) 또는 제 2 층간 비아(131)의 적어도 하나는 약 0.4nm의 길이이다.
일부 실시예들에서, 제 1 반도체 장치(100)는 VDD 전원 공급부(132) 또는 VSS 전원 공급부(134) 중 적어도 하나를 포함한다. 일부 실시예들에서, 상기 VDD 전원 공급부(132)는 포지티브 전원 공급부이고, 상기 VSS 전원 공급부(134)는 네거티브 전원 공급부 또는 접지부이다. 일부 실시예들에서, VDD 전원 공급부(132) 또는 VSS 전원 공급부(134) 중 적어도 하나는 제 1 기판(102)에 접속시킨다. 일부 실시예들에서, 상기 VDD 전원 공급부(132)는 도 3에 도시된 바와 같이, 제 1 PMOS 소자(146)나 제 2 PMOS 소자(148) 중 적어도 하나에 접속된다. 일부 실시예들에서, VSS 전원 공급부(134)는 도 3에 도시된 바와같이, 제 1 NMOS 소자(150) 또는 제 2 NMOS 소자(152) 중 적어도 하나에 접속된다. 일부 실시예들에서, VDD 전원 공급부(132)는 S/D 접촉(124a) 또는 층간 금속(128a) 중 어느 하나에 의해 제 1 PMOS 소자(146)에 접속된다. 일부 실시예들에서, VSS 전원 공급부(134)는 S/D 접촉(124h)또는 층간 금속(128g) 중 적어도 하나에 의해 제 1 NMOS 소자(150)에 접속된다.
일부 실시예들에서, 제 1 반도체 장치(100)는 정전기 방전(ESD) 패드(136)를 포함한다. 일부 실시예들에서, 상기 ESD 패드(136)는 본드 패드이다. 일부 실시예들에서, ESD 패드는 제 2 능동 영역(108)과 제 3 능동 영역(110) 사이에 접속된다. 일부 실시예들에서, ESD 패드(136)는 층간 금속(128d)에 접속된다. 일부 실시예들에서, ESD 패드는 ESD 소자(144)에 접속된다. 일부 실시예들에서, ESD 소자(144)는 ESD 이벤트 동안 반도체나 회로를 ESD 손상으로부터 보호하는 소자이다. 일부 실시예들에서, ESD 소자(144)는 ESD 클램프 또는 보호 회로 중 적어도 하나를 포함한다.
일부 실시예들에서, VDD 전원 공급부(132)는 상기 제 1 능동 영역(106)에 접속되고, 제 1 능동 영역(106)은 제 2 능동 영역(108)에 접속되며, 제 2 능동 영역(108)은 제 3 능동 영역(110)에 접속되고, 제 3 능동 영역(110)은 제 4 능동 영역(112)에 접속되며, 상기 제 4 능동 영역(112)은 VSS 전원 공급부(134)에 접속된다. 일부 실시예들에서, 제 1 능동 영역(106)과 제 4 능동 영역(112)은 제 1 기판(102)에 있으며, 제 2 능동 영역(108)과 제 3 능동 영역(110)은 제 2 기판 (104)에 있다. 일부 실시예들에서, 도 3에 도시된 바와 같이, 제 1 능동 영역(106)은 제 1 PMOS 소자(146)이고, 제 2 능동 영역(108) 제 2 PMOS 소자(148)이다. 일부 실시예들에서, 도 3에 도시된 바와 같이, 제 3 능동 영역(110)은 제 2 NMOS 소자 (152)이고, 제 4 능동 영역(112)은 제 1 NMOS 소자(150)이다. 일부 실시예들에서, 상기 ESD 패드(136)는 제 2 능동 영역(108) 및 제 3 능동 영역(110) 사이에 접속되고, 상기 ESD 소자(144)는 ESD 패드(136)에 접속된다.
일부 실시예들에서, 도 2에 도시된 바와 같이, 제 2 반도체 장치(200)가 제공된다. 일부 실시예들에서, 제 2 반도체 장치(200)는 제 1 반도체 장치(100)와 같은 부품을 많이 포함한다. 일부 실시예들에서, 도 3에 도시된 바와 같이, 제 2 능동 영역(108) 또는 제 3 능동 영역(110)들 중 적어도 하나는 제 1 PMOS 소자(146) 또는 제 2 PMOS 소자(148)들 중 적어도 하나이며, 제 1 능동 영역(106) 또는 제 4 능동 영역(112) 중 적어도 하나는 제 1 NMOS 소자(150) 또는 제 2 NMOS 소자(152) 중 적어도 하나이다.
일부 실시예들에서, 제 2 반도체 장치(200)는 S/D 접점(124i-124p)을 포함한다. 일부 실시예들에서, 상기 S/D 접점(124i-124p)은 S/D 영역(114A-114h)의 적어도 하나와 접촉한다. 일부 실시예들에서, 상기 S/D 접점(124i)은 S/D 영역(114f)와 접촉하고, 상기 S/D 접점(124j)은 S/D 영역(114e)과 접촉하며, 상기 S/D 접점(124k)은 S/D 영역(114d)와 접촉하며, 상기 S/D 접점(124l)은 S/D 영역(114c)에 접촉하고, 상기 S/D 접점(124m)은 S/D 영역(114b)와 접촉하고, 상기 S/D 접점(124n)은 S/D 영역(114a)과 접촉하고, 상기 S/D 접점(124o)은 S/D 영역(114h)과 접촉하며, 상기 S/D 접점(124p)은 S/D 영역(114g)과 접촉한다.
일부 실시예들에서, 상기 S/D 접점(124i-124p)들 중 적어도 하나는 층간 금속(128h-128m)들 중 적어도 하나와 접촉한다. 일부 실시예들에서, 상기 S/D 접점(124i)은 층간 금속(128h)과 접촉하며, 상기 S/D 접점(124j)은 층간 금속(128i)과 접촉하고, 상기 S/D 접점(124k)은 층간 금속(128i)과 접촉하며, 상기 S/D 접점(124l)은 층간 금속(128j)과 접촉하며, 상기 S/D 접점(124m)은 층간 금속(128k)과 접촉하고, 상기 S/D 접점(124n)은 층간 금속(128l)과 접촉하고, 상기 S/D 접점(124o)은 층간 금속(128l)와 접촉하고 및 상기 S/D 접점(124p)은 층간 금속(128m)과 접촉한다. 일부 실시예들에서, 상기 S/D 접점(124i-124p)들 중 적어도 하나는 층간 금속(128h-128m)들 중 적어도 하나에 상기 S/D 영역(114a - 114h)들 중 적어도 하나를 접속한다.
일부 실시예들에서, 제 2 반도체 장치(200)는 적어도 하나의 제 1 층간 비아(130)를 포함한다. 일부 실시예들에서, 상기 제 1 층간 비아(130)는 제 1 기판(102)을 제 2 기판(104)에 접속시킨다. 일부 실시예들에서, 상기 제 1 층간 비아(130)는 S/D 접촉(124l), S/D 접촉(124m), 층간 금속(128j) 또는 층간 금속(128k)들 중 적어도 하나에 접속된다.
일부 실시예들에서, VDD 전원 공급부(132)는 도 3에 도시된 바와 같이, 제 1 PMOS 소자(146) 또는 제 2 PMOS 소자(148) 중 적어도 하나에 접속되며, VSS 전원 공급부(134)는 제 1 NMOS 소자(150) 또는 제 2 NMOS 소자(152)들 중 적어도 하나에 접속된다. 일부 실시예들에서, VDD 전원 공급부(132)는 층간 비아(128h) 또는 S/D 접점(124i) 중 적어도 하나에 의해 제 1 PMOS 소자(146)에 접속된다. 일부 실시예들에서, VSS 전원 공급부(134)는 S/D 접점(124p) 또는 층간 금속(128m)들 중 적어도 하나에 의해 제 1 NMOS 소자(150)에 접속된다.
일부 실시예들에서, ESD 패드(136)는 제 1 층간 비아(130)에 접속된다. 일부 실시예들에서, 상기 ESD 패드(136)는 도 3에 도시된 바와 같이, 제 1 PMOS 소자(146) 또는 제 2 PMOS 소자(148)들 중 적어도 하나와 제 1 NMOS 소자(150) 또는 제 2 NMOS 소자(152) 중 적어도 하나 사이에 접속된다. 일부 실시예들에서, 상기 ESD 패드(136)는 ESD 소자(144)에 접속된다.
일부 실시예들에서, VDD 전원 공급부(132)는 제 3 능동 영역(110)에 접속되고, 제 3 능동 영역(110)은 제 2 능동 영역(108)에 접속되며, 제 2 능동 영역(108)은 제 1 능동 영역(106)에 접속되고, 제 1 능동 영역(106)은 제 4 능동 영역(112)에 접속되며, 제 4 능동 영역(112)은 VSS 전원 공급부(134)에 접속된다. 일부 실시예들에서, 도 3에 도시된 바와 같이, 제 1 능동 영역(106)은 제 2 NMOS 소자(152)를 포함하며, 제 2 능동 영역(108)은 제 2 PMOS 소자(148)를 포함하고, 제 3 능동 영역(110)은 제 1 PMOS 소자(146)를 포함하고, 제 4 능동 영역(112)은 제 1 NMOS 소자(150)를 포함한다. 일부 실시예들에서, 상기 ESD 패드(136)는 제 1 능동 영역(106)과 제 2 능동 영역(108) 사이에 접속되고, 상기 ESD 패드(144)는 ESD 패드(136)에 접속된다.
도 3은 제 1 반도체 장치(100) 또는 제 2 반도체 장치(200) 중 적어도 하나의 회로도(500)를 도시하고 있다. 일부 실시예들에서, 정상 작동중에, 적어도 제 1 PMOS 소자(146)와 제 2 PMOS 소자(148) 또는 제 1 NMOS 소자(150)와 제 2 NMOS 소자(152)들 중 적어도 하나는 게이트 구조(122a-122d)들 중 적어도 하나로의 전류 또는 전압 중 적어도 하나를 인가하기 위해 온 또는 오프한다. 일부 실시예들에서, 정상 작동시, 제 1 PMOS 소자(146)와 제 PMOS 소자(148)들은 오프 상태에 있고, 제 1 NMOS 소자(150)와 제 2 NMOS 소자(152)는 온 상태에 있게 되어 ESD 소자(144)가 ESD 패드(136) 또는 다른 IC 회로들에 인가된 전류 또는 전압에 거의 영향을 주지 않게 된다.
일부 실시예들에서, ESD 이벤트 동안, 제 1 PMOS 소자(146)와 제 2 PMOS 소자(148) 또는 제 1 NMOS 소자(150)와 제 2 NMOS 소자(152) 중 적어도 하나가 켜지거나 꺼지도록, ESD 소자(144)는 트리거 전압에 의해 트리거되거나 꺼지게 된다. 일부 실시예들들에서, 트리거 전압에 도달할 때, 전류 또는 전압은 희생물을 우회하도록 ESD 패드(136)를 통하여 ESD 소자(144)로 들어간다. 일부 실시예들에서, 트리거 전압에 도달하면, 전류 또는 전압 중 적어도 하나는 희생물을 보호하기 위해 안전한 수준으로 전류 또는 전압을 방산하기 위해 ESD 소자(144)로 들어간다. 일부 실시예들에서, 제 1 PMOS 소자(146), 제 2 PMOS 소자(148), 제 1 NMOS 소자(150) 또는 제 2 NMOS 소자(152)들 중 적어도 하나는 희생물이다. 일부 실시예들에서, 제 1 반도체 장치(100) 또는 제 2 반도체 장치(200) 중 적어도 하나는 희생 회로의 트리거 전압을 증가시킨다. 일부 실시예들에서, 제 1 PMOS 소자(146)와 제 2 PMOS 소자(148) 또는 제 1 NMOS 소자(150)와 제 2 NMOS 소자(152)들 중 적어도 하나는 직렬 또는 듀얼 스테이지 구성으로 되어 있기 때문에, 트리거 전압이 증가된다. 일부 실시예들에서, 제 1 반도체 장치(100) 또는 제 2 반도체 장치(200) 중 적어도 하나를위한 트리거 전압은 단일 스테이지 소자의 약 2배이다.
도 4에 도시된 바와 같이, 일부 실시예들에서, 제 3 반도체 장치(300)가 제공된다. 일부 실시예들에서, 제 3 반도체 장치(300)는 제 1 반도체 장치(100)와 같은 많은 구성요소들을 포함한다. 일부 실시예들에서, 상기 제 1 능동 영역(106) 또는 제 1 또는 제 4 능동 영역(112)들 중 적어도 하나는 도 6에 도시된 바와같이, 제 1 PMOS 소자(146) 또는 제 1 NMOS 소자(150) 중 적어도 하나이다. 일부 실시예들에서, 제 2 능동 영역(108) 또는 제 3 능동 영역(110) 중 적어도 하나는 도 3에 도시된 바와 같이, 제 1 소자 또는 제 2 소자 중 적어도 하나이다. 일부 실시예들에서, 도 6에 도시된 바와 같이, 적어도 제 1 소자 또는 제 2 소자 중 적어도 하나는 제 1 레지스터(140), 제 2 레지스터(142), 제 2 PMOS 소자(148) 또는 제 2 NMOS 소자(152)들 중 적어도 하나를 포함한다. 일부 실시예들에서, 제 1 능동 영역(106)은 제 1 PMOS 소자(146)이며, 제 2 능동 영역(108)은 제 1 레지스터(140)이며, 제 3 능동 영역(110)은 제 2 저항(142)이며, 제 4 능동 영역(112)은 제 1 NMOS 소자(150)이다.
일부 실시예들에서, 제 1 레지스터(140) 또는 제 2 레지스터(142) 중 적어도 하나는 OD 레지스터(능동 영역 레지스터)이다. 일부 실시예들에서, OD 레지스터는 실리사이드 블록 마스크 층을 포함한다. 일부 실시예들에서, 제 1 레지스터(140) 또는 제 2 레지스터(142) 중 적어도 하나는 n-웰, p-웰, p + -임플란트, n + -임플란트, 금속또는 높은-k 재료들 중 적어도 하나를 포함한다. 일부 실시예들에서, 제 1 레지스터(140) 또는 제 2 레지스터(142) 중 적어도 하나는 제 1 PMOS 소자(146), 또는 제 1 NMOS 소자(150)의 전압, 전류 또는 임피던스 특성 중 적어도 하나를 시뮬레이션할 수 있다.
일부 실시예들에서, 제 3 반도체 장치(300)는 S/D 접점(124q-124x)들을 포함한다. 일부 실시예들에서, S/D 접점(124q-124x)들은 제 1 레지스터(140), 제 2 레지스터(142) 또는 S/D 영역(114a, 114b, 114g 또는 114h)들 중 적어도 하나와 접촉한다. 일부 실시예들에서, S/D 접점(124q)은 S/D 영역(114a)과 접촉하며, S/D 접점(124r)은 S/D 영역(114b)과 접촉하고, S/D 접점(124s)은 제 1 레지스터(140)와 접촉하고, S/D 접점(124t)은 제 1 레지스터(140)와 접촉하며, S/D 접점(124u)은 제 2 레지스터(142)와 접촉하고, S/D 접점(124v)은 제 2 레지스터(142)와 접촉하고, S/D 접점(124w)은 S/D 영역(114h)과 접촉하며, S/D 접점(124x)은 S/D 영역(114g)과 접촉한다.
일부 실시예들에서, S/D 접점1(24q-124x)들 중 적어도 하나는 층간 금속(128n-128t) 중 적어도 하나와 접촉한다. 일부 실시예들에서, S/D 접점(124q)은 층간 금속(128n)과 접촉하고, S/D 접점(124r)은 층간 금속(128o)과 접촉하며, S/D 접점(124s)은 층간 금속(128p)와 접촉하고, S/D 접점(124t)은 층간 금속(128q)과 접촉하고, S/D 접점(124u)은 층간 금속(128q)과 접촉하며, S/D 접점(124v)은 층간 금속(128r)과 접촉하고, S/D 접점(124w)은 층간 금속(128s)과 접촉하며, S/D 접점(124x)은 층간 금속(128t)과 접촉한다. 일부 실시예들에서 S/D 접점(124q-124x)들 중 적어도 하나는 층간 금속(128n-128t )의 적어도 하나에 제 1 레지스터(140), 제 2 저항(142) 또는 S/D 영역(114a, 114b, 114g 또는 114h)들 중 적어도 하나를 접속한다.
일부 실시예들에서, 제 3 반도체 장치(300)는 제 1 층간 비아(130), 또는 제 2 층간 비아(131) 중 적어도 하나를 포함한다. 일부 실시예들에서, 제 1 층간 비아(130) 또는 제 2 층간 비아(131) 중 적어도 하나는 제 2 기판(104)에 제 1 기판(102)을 접속한다. 일부 실시예들에서, 제 1 층간 비아(130)는 S/D 접점(124r), S/D 접점(124s), 층간 금속(128o) 또는 층간 금속(128p) 중 적어도 하나에 접속된다. 일부 실시예들에서, 제 2 층간 비아(131)는 S/D 접점(124v), S/D 접점(124w), 층간 금속(128r) 또는 층간 금속(128s) 중 적어도 하나에 접속된다.
일부 실시예들에서, VDD 전원 공급부(132) 또는 VSS 전원 공급부들 중 적어도 하나는 제 1 PMOS 소자(146) 또는 제 1 NMOS 소자(150) 중 적어도 하나에 접속된다. 일부 실시예들에서, VDD 전원 공급부(132)는 S/D 접점(124q) 또는 층간 금속(128n) 중 적어도 하나에 의해 제 1 PMOS 소자(146)에 접속된다. 일부 실시예들에서, VSS 전원 공급부(134)는 S/D 접점(124x) 또는 층간 금속(128t) 중 적어도 하나에 의해 제 1 NMOS 소자(150)에 접속된다.
일부 실시예들에서, ESD 패드(136)가 층간 비아(128q)에 접속된다. 일부 실시예들에서, ESD 패드(136)는 제 1 소자와 제 2 소자 사이에 접속된다. 일부 실시예들에서, ESD 패드(136)는 제 1 레지스터(140)와 제 2 레지스터(142) 사이에 접소된다. 일부 실시예들에서, ESD 패드(136)는 ESD 소자(144)에 접속된다.
상기 반도체 장치(300)의 일부 실시예에서, VDD 전원 공급부(132)는 상기 제 1 능동 영역(106)에 접속되고, 제 1 능동 영역(106)은 제 2 능동 영역(108)에 접속되고, 제 2 능동 영역(108)은 제 3능동 영역(110)에 접속되며, 제 3 능동 영역(110)은 제 4 능동 영역(112)에 접속되며, 제 4 능동 영역(112)은 VSS 전원(134)에 접속된다. 도 6에 도시된 바와 같이, 제 1 능동 영역(106)은 제 1 PMOS 소자(146)를 포함하며, 제 2 능동 영역(108)은 제 1 레지스터(140)를 포함하고, 제 3 능동 영역(110)은 제 2 레지스터(142)를 포함하며, 제 4 능동 영역(112)은 제 1 NMOS 소자(150)를 포함한다. 일부 실시예들에서, ESD 패드(136)는 제 1 레지스터(140)와 제 2 레지스터(142) 사이에 접속되고, ESD 패드(144)는 ESD 패드(136)에 접속된다.
도 5에 도시된 바와 같이, 일부 실시예들에서, 제 4 반도체 장치(400)가 제공된다. 일부 실시예들에서, 제 4 반도체 장치(400)는 제 1 반도체 장치(100)와 같은 많은 구성 요소들을 포함한다. 일부 실시예들에서, 도 6에 도시된 바와 같이, 제 3 능동 영역(110) 또는 제 4 능동 영역(112) 중 적어도 하나는 제 1 PMOS 소자(146) 또는 제 1 NMOS 소자(150) 중 적어도 하나이다. 일부 실시예에서, 도 6에 도시된 바와 같이, 제 1능동 영역(106) 또는 제 2 능동 영역(108) 중 적어도 하나는 제 1 소자 또는 제 2 소자 중 적어도 하나이다. 일부 실시예들에서, 제 1 소자 또는 제 2 소자 중 적어도 하나는 제 1 레지스터(140), 제 2 레지스터 (142), 제 2 PMOS 소자(148) 또는 제 2 NMOS 소자(152) 중 적어도 하나를 포함한다. 일부 실시예들에서, 제 3 능동 영역(110)은 제 1 PMOS 소자(146)이고, 제 2 능동 영역(108)은 제 1 레지스터(140)이며, 제 1능동 영역(106)은 제 2 레지스터(142)이고, 제 4 능동 영역(112)은 제 1 NMOS 소자(150)이다.
일부 실시예들에서, 제 1 레지스터(140) 중 하나 또는 제 2 레지스터(142)는 OD 레지스터(능동 영역 저항)에서이다. 일부 실시예에서, OD 레지스터실리사이드 블록 마스크 층을 포함한다. 일부 실시예에서, 적어도 제 1 레지스터(140) 또는 제 2 레지스터(142)는 적어도 하나는 제 2 저항에 n- 웰, p- 웰, 금속(또는 하이 -k 물질. 일부 실시예에서, 제 1 레지스터(140) 또는 제 2 레지스터 (142)는 적어도 제1 PMOS 소자(146)의 하나 또는 제 1 NMOS 소자(150)의 전압, 전류 또는 임피던스 특성 중 적어도 하나를 시뮬레이션 할 수 있다.
일부 실시예들에서, 제 4 반도체 장치(400)은 S/D 접점(124aa-124hh)을 포함한다. 일부 실시예들에서, S/D 접점(124aa-124hh)은 제 1 레지스터(140), 제 2 레지스터(142) 또는 S/D 영역(114e-11h) 중 적어도 하나와 접촉한다. 일부 실시예들에서, S/D 접점(124aa)은 S/D 영역(114f)와 접촉하고, S/D 접점(124bb)은 S/D 영역(114e)과 접촉하며, S/D 접점(124cc)은 제 1 레지스터(140hk)와 접촉하고, S/D 접점(124dd)은 제 1 레지스터(140)와 접촉하며, S/D 접점(124ee) 제 2 레지스터(142)와 접촉하며, S/D 접점(124ff)은 제 2 레지스터(142)와 접촉하며, S/D 접점(124gg)은 S/D 영역(114h)과 접촉하며, S/D 접점(124hh)은 S/D 영역(114g)과 접촉한다.
일부 실시예들에서, S/D 접점(124aa-124hh)들의 적어도 하나는 층간 금속(128u-128z) 중 적어도 하나와 접촉한다. 일부 실시예들에서, S/D 접점(124aa)은 층간 금속(128u)과 접촉하고, S/D 접점(124bb)은 층간 금속(128v)과 접촉하며, S/D 접점(124cc)은 층간 금속(128v)과 접촉하며, S/D 접점(124dd)은 층간 금속(128w)과 접촉하며, S/D 접점(124ee)은 층간 금속(128x)과 접촉하며, S/D 접점(124ff)은 층간 금속(128y)과 접촉하고, S/D 접점(124gg)은 층간 금속(128y)과 접촉하고, S/D 접점(124hh)은 층간 금속(128z)과 접촉한다. 일부 실시예들에서, S/D 접점(124aa-124bb)들 중 적어도 하나는 층간 금속(128u-128z) 중 적어도 하나에 S/D 영역(114e-114h )들 중 적어도 하나를 접속시킨다.
일부 실시예들에서, 제 4 반도체 장치(400)는 적어도 하나의 제 1 층간 비아(130)를 포함한다. 일부 실시예들에서, 상기 제 1 층간 비아(130)는 제 2 기판 (104)에 제 1 기판(102)을 접속시킨다. 일부 실시예들에서, 상기 제 1 층간 비아(130)는 S/D 접점(124dd), S/D 접점(124ee), 층간 금속(128w) 또는 층간 금속(128x)들 중 적어도 하나에 접속된다.
일부 실시예들에서, VDD 전원 공급부(132) 또는 VSS 전원 공급부(134) 중 적어도 하나는 도 6에 도시된 바와 같이 제 1 PMOS 소자(146), 제 1 레지스터(140), 제1 NMOS 소자(150) 또는 제 2 레지스터(142) 중 적어도 하나에 접속된다. 어떤 실시 예들에서, VDD 전원 공급부(132)는 S/D 접점(124aa) 또는 층간 비아(128u) 중 적어도 하나에 의해 제 1 PMOS 소자(146)에 접속된다. 일부 실시예들에서, VSS 전원 공급부(134)는 S/D 접점(124hh) 또는 층간 금속(128z) 중 적어도 하나에 의해 상기 제2 NMOS 소자(152)에 접속된다.
일부 실시예들에서, ESD 패드(136)는 제 1 층간 비아(130)에 접속된다. 일부 실시예들에서, ESD 패드(136)는 제1 능동 영역(106)과 제 2 능동 영역(108) 사이에 접촉된다. 일부 실시예들에서, ESD 패드(136)는 제 1 소자와 제 2 소자 사이에 접속된다. 일부 실시예들에서, ESD 패드(136)는 ESD 소자(144)에 접속된다.
일부 실시예들에서, VDD 전원 공급부(132)는 제1 PMOS 소자(146)에 접속되고, 제 PMOS 소자(146)는 제 1 레지스터(140)에 접속되고, 제 1 레지스터(140)는 제 2 레지스터(142)에 접속되고, 제 2 레지스터(142)는 제1 NMOS 소자(150)에 접속되며,제1 NMOS 소자(150)는 VSS 전원 공급부(134)에 접속된다. 일부 실시예들에서, ESD 패드(136)는 제 1 레지스터(140) 및 제 2 레지스터(142) 사이에 접속된다. 일부 실시예들에서, VDD 전원 공급부(132) 또는 VSS 전원 공급 부(134) 중 적어도 하나로부터 전류 또는 전압 중 하나가 ESD 패드(136)로 유동한다. 일부 실시예들에서, ESD 소자(144)는 ESD 패드(136)에 접속된다.
도 6은 제 3 반도체 장치(300) 또는 제 4 반도체 장치(400) 중 적어도 하나의 회로도(600)를 도시한다. 일부 실시예들에서, 정상 작동 중에, 제1 PMOS 소자(146) 또는 제 1 NMOS 소자(150)는 게이트 구조(122a-122d) 중 적어도 하나에 전류 또는 전압 중 적어도 하나를 인가하도록 켜지거나 꺼진다. 일부 실시예들에서, 정상 작동시, 제 1PMOS 소자(146)는 오프 상태에 있고, 제 1 NMOS 소자(150)는 온 상태에서, 상기 ESD 소자(144)가 ESD 패드 (136)로 인가되는 전류 또는 전압에 영향을 거의 주지 않게 된다. 일부 실시예들에서, 제 1 레지스터(140) 또는 제 2 레지스터(142)는 각각 임피던스 정합을 위한 적절한 저항값을 갖는다.
일부 실시예들에서, ESD 이벤트 동안, ESD 소자(144)는 제 1 PMOS 소자(146) 또는 제 1 NMOS 소자(150) 중 적어도 하나가 꺼지거나 켜지도록 트리거 전압에 의해 켜지거나 트리거된다. 일부 실시예들에서, 트리거 전압에 도달하면, 전류 또는 전압은 희생물을 우회하도록 ESD 패드(136)를 통하여 ESD 소자(144)로 인가된다. 일부 실시예들에서, 트리거 전압에 도달하면, 전류 또는 전압 중 적어도 하나는 희생물을 보호하기 위해 안전한 수준으로 전류 또는 전압을 방산하기 위해 ESD 소자(144)로 들어간다. 일부 실시예들에서, 제 1 PMOS 소자(146) 또는 제 1 NMOS 소자(150)는 희생물이다. 일부 실시예들에서, 제 3 반도체 소자(300) 또는 제 4 반도체 소자(400) 중 적어도 하나는 트리거 전압을 증가시킨다. 제1 PMOS 소자(146)와 제 1 레지스터(140) 또는 제 1 NMOS 소자(150)와 제 2 레지스터(142) 중 적어도 하나는 직렬 또는 듀얼 스테이지 구성으로 되어 있기 때문에, 트리거 전압이 증가된다. 일부 실시예들에서, 제 3 반도체 소자(300) 또는 제 4 반도체 소자(400) 중 적어도 하나를 위한 트리거 전압은 단일 스테이지 소자의 약 2배이다.
일부 실시예들에서, 반도체 장치(100, 200, 300 또는 400)들 중 적어도 하나는 래치 업(Latch-up) 트리거 소스와 별도의 기판들에 희생물을 배치함으로써 영역 제한 유지 래치 업을 감소시키고, 따라서 트리거 소스와 희생자의 거리를 증가시킨다. 일부 실시예들에서, 래치업 이벤트가 방지된다.
일부 실시예들에서, 반도체 장치(100, 200, 300 또는 400) 중 적어도 하나는 적어도 대면 3D IC 프로세스 또는 3D IC 프로세스들 중 하나에 의해 제조된다.
본 발명의 어떤 태양에 따라, 반도체 장치가 제공된다. 상기 반도체 장치는 제 1 기판, 제 2 기판, 정전기 방전 (ESD) 패드 및 상기 제 1 기판과 제 2 기판을 접속시키는 제 1 층간 비아를 포함한다. 상기 제 1 기판은 제1 PMOS 소자와 제1 NMOS 소자를 포함한다. 상기 제 2 기판은 제 1 소자와 제 2 소자를 포함하며, 상기 ESD 패드는 상기 제 1 소자와 제 2 소자 사이에 접속된다.
본 발명의 어떤 태양에 따라, 반도체 장치가 제공된다. 상기 반도체 장치는 제 1 기판, 제 2 기판, 정전기 방전 (ESD) 패드 및 상기 제 1 기판과 제 2 기판을 접속시키는 제 1 층간 비아를 포함한다. 상기 제 1 기판은 제2 PMOS 소자와 제 1 소자를 포함한다. 상기 제 2 기판은 제 1 NMOS 소자와 제 2 소자를 포함한다. 상기 ESD는 제 1 소자와 제 2 소자 사이에 접속된다.
본 발명의 어떤 태양에 따라, 반도체 장치가 제공된다. 상기 반도체 장치는 제 1 기판, 제 2 기판, 정전기 방전 (ESD) 패드, 상기 ESD 패드에 접속된 ESD 소자, 제 1 층간 비아 및 제 2 층간 비아를 포함한다. 상기 제 1 기판은 제1 PMOS 소자와 제1 NMOS 소자를 포함한다. 제 2 기판은 제 1 소자와 제 2 소자를 포함한다. 상기 ESD 패드는 제 1 소자와 제 2 소자 사이에 접속된다. 상기 제 1 층간 비아는 제1 PMOS 소자와 제 1 소자 사이에 형성되고, 제 2 층간 비아는 제1 NMOS 소자와 제 2 사이에 형성된다.
본 발명의 주제는 구조적 특징 또는 방법론적인 행위에 대하여 특정한 언어로 설명되었지만, 첨부된 청구범위의 주제는 상술한 특정 특징 또는 동작에 한정되지 않는 것으로 이해되어야한다. 오히려, 상술한 특정한 특징 및 작용은 특허 청구 범위의 적어도 어떤을 구현하는 예시적인 형태로서 개시된다.
실시예의 다양한 동작이 여기에 제공된다. 동작들의 어떤 또는 전부가 설명되는 순서는 이들 동작이 반드시 이러한 순서들에 의존한다는 것을 의미하는 것으로 해석되어서는 안된다. 이러한 기술된 이점을 갖는 변형적인 순서가 당업자에 의해 이해될 것이다. 또한, 모든 동작이 반드시 여기에 제공된 각 실시예들에 필수적인 것은 아님을 이해할 것이다. 또한, 모든 동작이 일부 실시예들에서 필수적인 것은 아님을 이해할 수 있을 것이다.
본 명세서에서 도시된 층들, 특징부, 요소들은, 단순화 및 이해의 용이성을 목적으로, 예를 들어 구조적 치수 또는 배향과 같이 서로에 대해 특정 치수로 도시되어 묘사된 것이며, 실시예들로 도시된 것과 실제 치수는 상당히 다름이 이해될 것이다. 또한, 에칭 기술, 주입 기술, 도핑 기술, 스핀 - 온 기술, 마그네트론 또는 이온 빔 스퍼터링과 같은 스퍼터링 기술, 열 성장 또는 예를들어 화학적 기상 증착(CVD), 물리적 증착(PVD), 플라즈마 강화 화학 증착(PECVD) 또는 원자층 증착(ALD)과 같은 성장 기술 등의 층 특징부들을 형성하는 다양한 기술들이 존재한다.
또한, 달리 특정하지 않는 한 "제 1", "제 2", 등과 같은 용어는 시간적이고, 공간적이고, 순서적인 면을 함축하는 것은 아니다. 오히려, 그러한 용어들은 특징, 요소, 아이템 등에 대하여 단지 식별자, 명칭으로서 사용된 것이다. 예를들어, 제 1 채널과 제 2 채널은 채널 A와 채널 B, 또는 두개의 다른, 또는 두개의 동일한 채널 또는 같은 채널에 해당한다.
또한, "예시"는 예, 경우, 예시 등과 같은 것을 의미하도록 사용되었으며, 반드시 유리한 것은 아니다. 본원에서 사용된, "또는"은 배타적인 "또는"이기 보다는 포괄적인 "또는"을 의미한다. 또한, 본 명세서에서 사용된 "a"와 "an"은 달리 특정되거나 또는 단일 형태에 대한 것으로 명백히 기재되지 않은 한, "하나 이상"을 의미하는 것으로 해석되어야 한다. 또한, A 또는 B 중 적어도 하나라는 표현은 A, B, A와 B를 의미한다. 아울러, "구비하다(includes)", "갖다(having, has, with)"는 그 변형된 형태까지 "포함하다(comprising)"와 같이 포괄적인 것을 의도한 것이다.
본 발명은 도시된 하나 이상의 실시예에 대해 설명되었지만, 본 명세서 및 첨부 도면을 읽고 해석할 때, 당업자게 균등한 변경 및 변형이 발생될 것이다. 본 발명은 모든 이러한 변형 및 변경을 포함하고, 첨부된 청구범위에 의해서만 제한된다. 특히, 상기 구성 요소들(예를 들면, 구성 요소, 자원, 등)에 의해 수행되는 다양한 기능에 관련하여 사용된 용어는 달리 언급하지 않는 한, 개시된 구조와 구조적으로 같지 않을 지라도, 지정된 기능(예를들어, 기능적으로 균등한)을 수행하는 구성요소에 해당하는 것을 의도한 것이다. 또한, 본 발명의 특별한 특징은 오직 수개의 실시예들에 대해 설명되었지만, 주어진 특정 이용을 위해 유리한 그리고 바람직할 수 있는 다른 실시예의 하나 이상의 다른 특징들과 결합될 수 있다.

Claims (10)

  1. 제 1 PMOS 소자 및 제 1 NMOS 소자를 포함한 제 1 기판;
    제 1 소자 및 제 2 소자를 포함한 제 2 기판;
    상기 제 1 소자와 상기 제 2 소자 사이에 접속되는 정전기 방전(electrostatic discharge; ESD) 패드; 및
    상기 제 1 기판과 상기 제 2 기판을 접속시키는 제 1 층간 비아
    를 포함하는 반도체 장치.
  2. 제 1항에 있어서, 제 1 PMOS 소자는 제 1 소자에 접속되고, 상기 제 1 소자는 상기 제 2 소자에 접속되고, 상기 제 2 소자는 상기 제 1 NMOS 소자에 접속된 것인 반도체 장치.
  3. 제 1항에 있어서, 상기 제 1 소자 또는 상기 제 2 소자 중 적어도 하나는 제 2 PMOS 소자, 제 2 NMOS 소자, 제 1 레지스터 또는 제 2 레지스터 중 적어도 하나인 것인 반도체 장치.
  4. 제 3항에 있어서, 상기 제 1 소자는 제 2 PMOS 소자이고, 상기 제 2 소자는 제 2 NMOS 소자인 것인 반도체 장치.
  5. 제 3항에 있어서, 상기 제 1 소자는 제 1 레지스터이며, 상기 제 2 소자는 제 2 레지스터인 것인 반도체 장치.
  6. 제 1항에 있어서,
    상기 제 1 PMOS 소자에 접속된 VDD 전원 공급부;
    상기 제 1 NMOS 소자에 접속된 VSS 전원 공급부
    를 포함하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 ESD 패드에 접속된 ESD 소자
    를 포함하는 반도체 장치.
  8. 제 1항에 있어서, 상기 제 1 기판과 상기 제 2 기판은 적층 구조인 것인 반도체 장치.
  9. 제 1 PMOS 소자 및 제 1 소자를 포함하는 제 1 기판;
    제 1 NMOS 소자 및 제 2 소자를 포함하는 제 2 기판;
    상기 제 1 소자와 상기 제 2 소자 사이에 접속되는 정전기 방전(ESD) 패드; 및
    상기 제 1 기판과 상기 제 2 기판을 접속시키는 제 1 층간 비아
    를 포함하는 반도체 장치.
  10. 제 1 PMOS 소자 및 제 1 NMOS 소자를 포함하는 제 1 기판;
    제 1 소자와 제 2 소자를 포함하는 제 2 기판;
    상기 제 1 소자와 상기 제 2 소자 사이에 접속되는 정전기 방전(ESD) 패드;
    상기 ESD 패드에 접속되는 ESD 소자;
    상기 제 1 PMOS 소자와 상기 제 1 소자 사이의 제 1 층간 비아;
    상기 제 1 NMOS 소자와 상기 제 2 소자 사이의 제 2 층간 비아
    를 포함하는 반도체 장치.


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