TW201519325A - 多層半導體裝置結構及其製造方法 - Google Patents

多層半導體裝置結構及其製造方法 Download PDF

Info

Publication number
TW201519325A
TW201519325A TW103110841A TW103110841A TW201519325A TW 201519325 A TW201519325 A TW 201519325A TW 103110841 A TW103110841 A TW 103110841A TW 103110841 A TW103110841 A TW 103110841A TW 201519325 A TW201519325 A TW 201519325A
Authority
TW
Taiwan
Prior art keywords
semiconductor device
layer
oxide
semiconductor
buried oxide
Prior art date
Application number
TW103110841A
Other languages
English (en)
Other versions
TWI593026B (zh
Inventor
Yi-Tang Lin
Chun-Hsiung Tsai
Clement Hsingjen Wann
Original Assignee
Taiwan Semiconductor Mfg Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg Co Ltd filed Critical Taiwan Semiconductor Mfg Co Ltd
Publication of TW201519325A publication Critical patent/TW201519325A/zh
Application granted granted Critical
Publication of TWI593026B publication Critical patent/TWI593026B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本發明提供一種多層半導體裝置結構，包括一第一埋入式氧化物以及一第一半導體裝置層形成於第一埋入式氧化物之上。第一半導體裝置層包括一圖案化頂部表面。此圖案化頂部表面包括絕緣材料及導電材料。絕緣材料的表面密度大於40%。上述多層半導體裝置結構更包括一第二埋入式氧化物接合至第一半導體裝置層之圖案化表面，以及一第二半導體裝置層形成於第二埋入式氧化物之上。

Description

多層半導體裝置結構及其製造方法
本發明提供一種半導體技術，且特別有關於一種具有多層半導體裝置結構的半導體裝置及其製造方法。
積體電路(IC)包括一種或多種半導體裝置，例如N型通道金屬氧化物半導體(n-channel MOSFET,NMOS)、P型通道金屬氧化物半導體(p-channel MOSFET,PMOS)、雙載子接面電晶體(bipolar junction transistor,BJT)、二極體裝置及電容裝置等等。對一個半導體設計者而言，不同種類的裝置可表現出不同的設計考量。積體電路亦可包括具有不同電路功能的積體電路，例如具有類比(analog)功能、邏輯功能及記憶功能的積體電路。
依據本發明之一實施例，提供一種多層半導體裝置結構，包括：一第一埋入式氧化物；一第一半導體裝置層，形成於第一埋入式氧化物之上，並且包括一圖案化頂部表面，此圖案化頂部表面包括絕緣材料及導電材料，其中絕緣材料的表面密度大於40%；一第二埋入式氧化物，接合至第一半導體裝置層之圖案化表面；以及一第二半導體裝置層，形成於第二埋入式氧化物之上。
在本發明之另一實施例中，提供一種多層半導體裝置結構之製造方法，包括：提供一第一晶圓，其中第一晶圓包括一第一通道材料接合至一第一埋入式氧化物層；利用第一通道材料製造一第一半導體裝置層，其中第一半導體裝置層具有一圖案化頂部表面，且圖案化頂部表面包括絕緣材料及導電材料，其中絕緣材料的表面密度大於40%；提供一第二晶圓，其中第二晶圓包括一第二通道材料接合至一第二埋入式氧化物層；接合第二埋入式氧化物層至第一半導體裝置層的圖案化頂部表面；利用第二通道材料製造一第二半導體裝置層；以及內連接第一半導體裝置的一特徵結構與第二半導體裝置的一特徵結構。
在本發明之又一實施例中，提供一種多層半導體裝置結構之製造方法，包括：提供一第一絕緣層上覆矽晶圓，其中第一晶圓絕緣層上覆矽包括一第一通道材料接合至一第一埋入式氧化物層；利用第一通道材料製造一第一半導體裝置層，其中第一半導體裝置層具有一圖案化頂部表面，且圖案化頂部表面包括絕緣材料及導電材料，其中導電材料的表面密度小於57%，且絕緣材料的表面密度大於40%；提供一第二絕緣層上覆矽晶圓，其中第二絕緣層上覆矽晶圓包括一第二通道材料接合至一第二埋入式氧化物層；接合第二埋入式氧化物層至第一半導體裝置層的圖案化頂部表面；以及利用第二通道材料製造一第二半導體裝置層。
為使本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳 細說明如下。然而，任何所屬技術領域中具有通常知識者將會瞭解本發明中各種特徵結構僅用於說明，並未依照比例描繪。事實上，為了使說明更加清晰，可任意增減各種特徵結構的相對尺寸比例。
10‧‧‧半導體裝置
12‧‧‧基板
14‧‧‧第一埋入式氧化物
16‧‧‧第一電晶體層
18‧‧‧第二埋入式氧化物
20‧‧‧第二電晶體層
22‧‧‧後段製程(BEOL)膜層
24‧‧‧圖案化表面
100、102、104、106、108、110、112、114、116、118、120、122、124、126、128、130、132、134、136、138、140、142、144、146、148、150、152、154、156、158、160、162、164、166、168、170、172、174、176、178、180、182、184、186、188、190、192、194、196、197、198、199、300、302、304、306、308、310、312、314、318、320、322、324、326、328、330、332、334、336、338、344、346、348、350、352、354、356、358、360、362、364、366、368、370、372、374、376、378、380、382、384、386、388、390、392、394、396、397、398、399‧‧‧操作步驟
200‧‧‧絕緣層上覆半導體晶圓
202‧‧‧矽基板
204‧‧‧埋入式氧化物層
206‧‧‧第一通道材料(氧化物鰭狀構造)
210‧‧‧虛設多晶矽閘極
212‧‧‧氮化物間隙壁
214‧‧‧虛設隔離氧化物材料
216‧‧‧源極/汲極材料
218‧‧‧內層介電層材料
220‧‧‧金屬閘極材料
222‧‧‧隔離氧化物/高介電常數介電材料
224‧‧‧金屬材料
226‧‧‧矽化物
228‧‧‧矩形區域
229‧‧‧頂部圖案化表面
230‧‧‧第二埋入式氧化物層
231‧‧‧金屬
232‧‧‧第二通道材料
233‧‧‧第一電晶體層
235‧‧‧第二電晶體層
237‧‧‧後段製程膜層
238‧‧‧接合表面
400‧‧‧半導體結構
402‧‧‧基板
410‧‧‧多晶矽閘極/金屬閘極
412‧‧‧氮化物間隙壁
414‧‧‧氧化物材料/高介電常數介電材料
418‧‧‧內層介電層材料
424‧‧‧金屬材料
426‧‧‧矽化物
428‧‧‧矩形區域
429‧‧‧頂部圖案化表面
430‧‧‧第二埋入式氧化物
431‧‧‧金屬
432‧‧‧第二通道材料
433‧‧‧第一電晶體層
435‧‧‧第二電晶體層
437‧‧‧後段製程膜層
438‧‧‧接合表面
第1圖為一剖面圖，繪示出一具有多重電晶體層之半導體裝置的實施例。
第2圖至第5圖為製程步驟流程圖，繪示出製造一多層半導體裝置結構之方法實施例。
第6A-14A、6B-14B圖為立體圖及剖面圖，繪示出一半導體結構在多層半導體結構製造過程中的例示性狀態。
第15圖至第17圖為製程步驟流程圖，繪示出製造一多層半導體裝置結構之另一方法實施例。
第18A-22A、18B-22B圖為立體圖及剖面圖，繪示出一半導體結構在多層半導體結構製造過程中的例示性狀態。
第1圖為一剖面圖，繪示出一具有多重電晶體層之半導體裝置10的實施例。此半導體裝置包括一基板12，一第一埋入式氧化物14位於基板12之上，一第一電晶體層16位於第一埋入式氧化物14之上，一第二埋入式氧化物18位於電晶體層16之上，一第二電晶體層20位於第二埋入式氧化物18之上，以及一後段製程(back-end-of-line,BEOL)膜層22位於第二電晶體層20之上。第一電晶體層16包括多個部件，例如，電晶體的源極 區域、汲極區域及閘極區域、內層介電層氧化物(ILD0)、氮化物間隙壁及金屬材料。第一電晶體層16的頂部表面為一圖案化表面24，圖案化表面24包括內層介電層氧化物(ILD0)、氮化物間隙壁材料、閘極材料及金屬材料排列成一預設圖案。
圖案化表面24具有一排列方式，其不需要介於圖案化表面24與第二埋入式氧化物18之間的黏合/緩衝區域就能夠使第二埋入式氧化物18接合至圖案化表面24。藉由適當地設計並控制位於第一電晶體層16頂部表面上的閘極材料、金屬材料(M0)及內層介電層氧化物(ILD0)之圖案密度，能夠使介於第一裝置層頂部表面24與埋入式氧化物之間的原子連接具有足夠的接合強度，因而不需要為了強化接合表面的接合強度，在第一裝置層的頂部表面上沉積額外的毯覆式黏合/緩衝層。由於不需要沉積黏合/緩衝層，因此具有適當排列方式的圖案化表面能夠簡化接合製程。此外，由於不需要加上黏合/緩衝氧化物層的厚度，因此從金屬到第一閘極以及從金屬到第一金屬的接觸孔洞所需蝕刻與填充的深度得以降低，進而降低製程的困難度。
由於埋入式氧化物與第一內層介電層(ILD0)彼此為同質性(homogeneous)材料(皆以氧化物為基礎)，且介於此兩種材料之間的原子連接具有牢固的接合強度，因而能夠將第二埋入式氧化物接合至圖案化表面。另一方面，由於埋入式氧化物與第一閘極金屬及金屬(M0)彼此為非同質性(non-homogeneous)材料(絕緣體對導電體，例如氧化物對金屬)，且介於此兩種材料之間的原子連接將不如上述牢固。再 者，典型的金屬閘極化學機械研磨製程及金屬(M0)化學機械研磨製程會停止於內層介電層(ILD0)的表面，並且會在閘極區域及金屬(M0)區域中產生碟化效應。如此一來，亦會降低介於埋入式氧化物與第一閘極及金屬之間的接合強度。
因此，必須適當地排列內層介電層氧化物區域(絕緣區域)、閘極區域(第I型導電區域)及金屬(M0)區域(第II型導電區域)的圖案密度，以確保不需要黏合層仍能夠維持足夠的接合強度。在本實施例中，閘極區域的圖案密度小於28%，且金屬(M0)區域的圖案密度小於29%。此外，內層介電層(ILD0)氧化物區域的圖案密度可大於40%。滿足上述之各區域圖案密度的比率，不需要黏合層就能夠接合兩層電晶體層。
此外，在第一電晶體層使用高介電常數優先閘極堆疊(high-k first gate stack)或非高介電常數閘極堆疊(non-high-k gate stack)，亦可提升位於接合界面的原子連接。這樣的配置能夠增加內層介電層氧化物(ILD0)區域在接合界面中的比率，因而增強位於接合界面的原子連接。
第2圖為一製程步驟流程圖，繪示出製造一具有兩層半導體裝置(或電晶體)層的多層半導體結構之方法實施例。在操作步驟100中，提供一具有一第一通道材料之第一絕緣層上覆半導體(semiconductor-on-insulator,SOI)晶圓使用於第一膜層。此外，在操作步驟100中，可提供一具有埋入式氧化物及第一通道材料的基板。
在操作步驟102中，製造一第一電晶體層。可利用合適的製程步驟製造第一電晶體層，包括：微影製程、蝕刻、 清潔、化學機械研磨/平坦化(CMP)、薄膜沉積、熱處理製程(例如，摻雜、活化/表面、鈍化/材料強化)、磊晶及材料填充等等。舉例而言，微影製程可包括形成一光阻層(阻劑)，對此光阻進行曝光以形成一圖案，實施曝光後烘烤(post-exposure bake)製程，及對此光阻進行顯影以形成一遮罩部件。接著可在一蝕刻製程中使用此遮罩部件。可利用反應式離子蝕刻(reactive ion etch,RIE)及/或其他合適的製程。此第一膜層的製造包括設計此膜層以使內層介電層(ILD0)氧化物區域的圖案密度大於40%。另外，此第一膜層的製造包括設計此膜層以使閘極區域的圖案密度小於28%，且金屬(M0)區域的圖案密度小於29%。
在製造位於第一半導體裝置層上的裝置之後，提供一第二半導體基板，並且將第二半導體基板接合至第一半導體裝置層的圖案化頂部表面(操作步驟104)。第二半導體基板包括一絕緣層上覆半導體基板。將此絕緣層上覆半導體基板的絕緣層底部表面接合至第一半導體層的頂部表面。在部分實施例中，對絕緣層及第一半導體層之圖案化表面的接合表面進行處理步驟，包括清潔表面，移除多餘的粒子，以及使接合表面成為疏水性或親水性。在表面進行處理步驟之後，對準包括第一半導體層的晶圓與包括絕緣層上覆半導體基板的晶圓。在對準之後，可藉由接觸與加壓(touch and press)製程接合上述兩膜層。凡德瓦爾力(Van der Waals force)將會連接介於第二半導體層底部與第一半導體層頂部之間的原子(此製程可包括電漿增強技術)。亦可實施一熱處理步驟，以增強位於界面處的原子連接。可對所製造的半導體結構施加一平坦化製程或化學機械 研磨製程，以使第二半導體層的厚度降低至所需的厚度(例如，5nm至20nm，第二裝置的通道厚度)。
在接合步驟之後，在第二半導體基板之上製造一第二半導體裝置層(操作步驟106)。可利用多個合適的製程步驟製造第二半導體層，包括：微影製程、蝕刻、清潔、化學機械研磨/平坦化(CMP)、薄膜沉積、熱處理製程、磊晶及材料填充等等。
第二半導體基板具有一絕緣層上覆半導體(SOI)結構，其包括一埋入式氧化物及一第二通道材料。埋入式氧化物的功能是當作位於半導體通道材料下方的一電性絕緣體。可利用下列材料形成埋入式氧化物，包括：二氧化矽(SiO2)、氧化鉿(HfO)、三氧化二鋁(Al2O3)或其他合適的氧化物材料。此電性絕緣體的功能是使位於第二半導體基板中的第二通道材料與形成於第一半導體裝置層上的裝置彼此電性絕緣。
可利用下列材料形成第二通道材料，例如：矽、矽鍺(SiGe)、砷化鎵(GaAs)或其他合適的材料。第二通道材料可與使用於第一半導體裝置層的半導體通道材料相同或相異。如此即可選擇性地製造具有第一半導體基板之通道材料的某些半導體裝置，以及具有第二半導體基板之通道材料的其他半導體裝置。舉例而言，第一半導體基板之通道材料可以是鍺(Ge)，並且用於製造P型通道金屬氧化物半導體(PMOS)裝置，而第二半導體基板之通道材料可以是砷化鎵(GaAs)，並且用於製造N型通道金屬氧化物半導體(NMOS)裝置，藉以提昇N型通道金屬氧化物半導體(NMOS)電晶體及P型通道金屬氧化物半 導體(PMOS)電晶體的效能。
在製造第二半導體裝置層之後，可完成半導體結構(操作步驟108)。完成半導體結構包括後段製程操作步驟，其中利用位於多層半導體結構上的接線將各自獨立的裝置進行內連接。後段製程可包括製造用於晶片對封裝體連接的接觸窗、絕緣層(介電材料)、金屬層及接合點(bonding site)。
第3圖為一製程步驟流程圖，繪示出製造一具有兩層半導體裝置層的多層半導體結構之另一方法實施例。本方法實施例包括：提供一具有一第一通道材料之絕緣層上覆半導體晶圓或將埋入式氧化物及第一通道材料接合至一基板上(操作步驟100)，製造具有暴露之圖案化頂部表面的第一半導體裝置層(操作步驟102)，將絕緣層上覆半導體基板的底部絕緣層表面(或接合的埋入式氧化物及通道材料)接合至第一半導體層的頂部圖案化表面(操作步驟104)，在絕緣層上覆半導體基板上製造第二裝置層(操作步驟106)，以及完成具有接線及金屬化層之半導體結構(操作步驟108)。第3圖的方法實施例相似於第2圖的方法實施例，差別在於提供如何製造第一半導體裝置層的具體實施例。
在本方法實施例中，製造位於第一半導體裝置層中的裝置包括：氧化(oxidation,OD)模組製程(操作步驟110)，閘極模組製程(操作步驟112)，源極/汲極模組製程(操作步驟114)，移除多晶矽閘極模組製程(操作步驟116)，以及中段製程(middle end of line,MEOL)模組製程(操作步驟118)。
第6A圖為一立體圖，繪示出一例示性絕緣層上覆 半導體晶圓200，將此絕緣層上覆半導體晶圓200使用於第3圖所述的方法實施例中，以製造一多層半導體結構。第6B圖為一剖面圖，繪示出沿著第6A圖中的剖線I-I’進行剖面的半導體結構。絕緣層上覆半導體晶圓200包括一矽基板202，矽基板202具有一埋入式氧化物層204，以及第一通道材料206位於埋入式氧化物層204之上。可利用下列材料形成埋入式氧化物層204，例如：二氧化矽(SiO2)、氧化鉿(HfO)、三氧化二鋁(Al2O3)或其他合適的氧化物材料。
仍請參照第3圖，氧化(OD)模組製程(操作步驟110)可包括重複多次的隔離氧化物沉積與平坦化，微影與蝕刻(操作步驟120)以及井區/抗接面擊穿/臨界電壓(Well/Anti-punch through/Threshold voltage)佈植操作步驟(操作步驟122)，例如P型井區佈植或N型井區佈植、P型重度佈植(P+ implantation)、N型重度佈植(N+ implantation)。
第7A圖為一立體圖，繪示出完成氧化(OD)模組製程(第3圖中的操作步驟110)的半導體結構。第7B圖為一剖面圖，繪示出沿著第7A圖中的剖線I-I’進行剖面的半導體結構。圖中所繪示者為用於P型通道金屬氧化物半導體(PMOS)電晶體且位於埋入式氧化物層204之上的氧化物鰭狀構造(OD fins)206，而埋入式氧化物層204位於矽基板202之上。
仍請參照第3圖，閘極模組製程(操作步驟112)包括下列操作步驟，例如：沉積隔離氧化物材料(操作步驟124)，沉積虛設多晶矽閘極(操作步驟126)，微影/蝕刻虛設多晶矽閘極(操作步驟128)，蝕刻隔離氧化物材料(操作步驟130)，以及形 成氮化物間隙壁(操作步驟132)。
第8A圖為一立體圖，繪示出完成閘極模組製程(第3圖中的操作步驟112)的絕緣層上覆半導體晶圓200。第8B圖為一剖面圖，繪示出沿著第8A圖中的剖線I-I’進行剖面的半導體結構。圖中所繪示者為虛設多晶矽閘極210、氮化物間隙壁212及虛設隔離氧化物材料214。
仍請參照第3圖，源極/汲極模組製程(操作步驟114)包括源極/汲極磊晶成長操作步驟(操作步驟134)，源極/汲極佈植操作步驟(操作步驟136)，以及沉積與平坦化內層介電層(操作步驟138)。
第9A圖為一立體圖，繪示出完成源極/汲極磊晶成長操作步驟(第3圖中的操作步驟134)以及源極/汲極佈植操作步驟(第3圖中的操作步驟136)的半導體結構。第9B圖為一剖面圖，繪示出沿著第9A圖中的剖線I-I’進行剖面的半導體結構。圖中所繪示者為經過磊晶成長與佈植的源極/汲極材料216。
第10A圖為一立體圖，繪示出完成沉積與蝕刻內層介電層(第3圖中的操作步驟138)的半導體結構。第10B圖為一剖面圖，繪示出沿著第10A圖中的剖線I-I’進行剖面的半導體結構。圖中所繪示者為所沉積的內層介電層材料218。
仍請參照第3圖，移除多晶矽閘極模組製程(操作步驟116)包括移除虛設多晶矽閘極/隔離氧化物(操作步驟140)，以及沉積與化學機械研磨隔離氧化物/高介電常數介電材料/金屬閘極(操作步驟142)。
第11A圖為一立體圖，繪示出完成沉積與化學機械 研磨隔離氧化物/高介電常數介電材料/金屬閘極(第3圖中的操作步驟142)的半導體結構。第11B圖為一剖面圖，繪示出沿著第11A圖中的剖線I-I’進行剖面的半導體結構。依據圖中所繪示，利用金屬閘極材料220(例如鋁或鎢)取代虛設多晶矽閘極層，並且利用隔離氧化物/高介電常數介電材料222取代虛設隔離氧化物。
中段製程(MEOL)模組製程(操作步驟118)包括金屬(M0)微影與蝕刻操作步驟(操作步驟144)，矽化(silicidation)(操作步驟146)，以及沉積與化學機械研磨金屬(M0)(操作步驟148)。
第12A圖為一立體圖，繪示出完成中段製程(MEOL)模組製程(第3圖中的操作步驟118)的半導體結構。第12B圖為一剖面圖，繪示出沿著第12A圖中的剖線I-I’進行剖面的半導體結構。依據圖中所繪示，將金屬(M0)材料224加於源極及汲極區域之上，以及矽化物226介於金屬與源極及汲極區域之間。
在整面晶片中，在任意的1μm×1μm矩形區域228中所量測之內層介電層(ILD0)材料218的局部密度(local density)應大於40%。內層介電層(ILD0)氧化物可提供接合界面較強的原子連接。在本實施例中，金屬(M0)224及閘極金屬(MG)220經過適當地設計並且受到內層介電層(ILD0)氧化物的環繞，藉以避免不具有內層介電層(ILD0)氧化物的大面積區域存在。
第4圖為一製程步驟流程圖，繪示出製造一具有兩層半導體裝置層的多層半導體結構之另一方法實施例。本方法 實施例包括：提供一具有一第一通道材料之絕緣層上覆半導體晶圓或將埋入式氧化物及第一通道材料接合至一基板上(操作步驟100)，製造具有暴露之圖案化頂部表面的第一半導體裝置層(操作步驟102)，將絕緣層上覆半導體基板的底部絕緣層表面(或接合的埋入式氧化物及通道材料)接合至第一半導體層的頂部圖案化表面(操作步驟104)，在絕緣層上覆半導體基板上製造第二裝置層(操作步驟106)，以及完成具有接線及金屬化層之半導體結構(操作步驟108)。第4圖的方法實施例相似於第2圖的方法實施例，差別在於提供如何將第二半導體基板接合至第一半導體裝置之表面的具體實施例。
特別是，請參照第4圖，在本實施例中，將絕緣層上覆半導體基板的底部絕緣層表面(或接合的埋入式氧化物及通道材料)接合至第一半導體層的頂部圖案化表面，包括提供一分隔基板(操作步驟150)，此分隔基板將提供一第二通道材料。舉例而言，此基板可包括具有活性化鈹(activated Be)摻雜質的砷化鎵(GaAs)。本實施例更包括在基板上沉積一層無缺陷的埋入式氧化物層(操作步驟152)。在本實施例中，埋入式氧化物包括三氧化二鋁、二氧化鉿(HfO2)、二氧化矽或其他合適的氧化物材料。在本實施例中，此埋入式氧化物層的厚度為約10nm至20nm。本實施例更包括佈植氫/氦(操作步驟154)。對上述沉積的埋入式氧化物及基板佈植氫/氦，以將氫/氦導入砷化鎵基板中的一特定深度位置，藉此減弱界面原子連接。
在操作步驟156中，實施將埋入式氧化物的頂部表面接合至第一電晶體層的頂部圖案化表面上的步驟。將相對於 第二通道材料之埋入式氧化物的表面接合至第一電晶體層的頂部圖案化表面。在實施接合步驟之前，對上述兩個接合表面進行平坦化步驟及清潔步驟，藉以減低表面粗糙度並移除表面上的微粒。本實施例更包括實施退火步驟以鞏固接合界面(操作步驟158)。本實施例更包括在氫/氦佈植層的深度位置劈開晶圓(操作步驟160)。可在氫/氦佈植層的深度位置劈開晶圓。本實施例更包括對砷化鎵進行化學機械研磨(操作步驟162)以降低砷化鎵基板的尺寸。對砷化鎵通道材料進行化學機械研磨，藉以使第二通道材料達到目標厚度。
第13A圖為一立體圖，繪示出完成晶圓接合製程(第4圖中的操作步驟104)的半導體結構。第13B圖為一剖面圖，繪示出沿著第13A圖中的剖線I-I’進行剖面的半導體結構。此二圖繪示具有一第二通道材料232的一第二埋入式氧化物層230，其中第二埋入式氧化物層230接合至第一電晶體層的頂部圖案化表面229。
第5圖為一製程步驟流程圖，繪示出製造一具有兩層半導體裝置層的多層半導體結構之另一方法實施例。本方法實施例亦包括：提供一具有一第一通道材料之絕緣層上覆半導體晶圓或將埋入式氧化物及第一通道材料接合至一基板上(操作步驟100)，製造具有暴露之圖案化頂部表面的第一半導體裝置層(操作步驟102)，將絕緣層上覆半導體基板的底部絕緣層表面(或接合的埋入式氧化物及通道材料)接合至第一半導體層的頂部圖案化表面(操作步驟104)，在絕緣層上覆半導體基板上製造第二裝置層(操作步驟106)，以及完成具有接線及金屬化層之 半導體結構(操作步驟108)。第5圖的方法實施例相似於第2圖的方法實施例，差別在於提供如何製造第二半導體層的具體實施例。
特別是，在本實施例中，製造位於第二半導體層中的裝置包括：氧化(OD)模組製程(操作步驟164)，閘極模組製程(操作步驟166)，源極/汲極模組製程(操作步驟168)，移除多晶矽閘極模組製程(操作步驟170)，以及中段製程(MEOL)模組製程(操作步驟172)。
氧化(OD)模組製程(操作步驟164)可包括重複多次的隔離氧化物沉積與平坦化，微影與蝕刻(操作步驟174)以及井區/抗接面擊穿/臨界電壓(Well/Anti-punch through/Threshold voltage)佈植操作步驟(操作步驟176)，例如P型井區佈植或N型井區佈植、P型重度佈植(P+ implantation)、N型重度佈植(N+ implantation)。
閘極模組製程(操作步驟166)包括下列操作步驟，例如：沉積隔離氧化物材料(操作步驟178)，沉積虛設多晶矽閘極(操作步驟180)，微影/蝕刻虛設多晶矽閘極(操作步驟182)，蝕刻隔離氧化物材料(操作步驟184)，以及形成氮化物間隙壁(操作步驟186)。
源極/汲極模組製程(操作步驟168)包括源極/汲極磊晶成長操作步驟(操作步驟188)，源極/汲極佈植操作步驟(操作步驟190)，以及沉積與平坦化內層介電層(操作步驟192)。
移除多晶矽閘極模組製程(操作步驟170)包括移除虛設多晶矽閘極/隔離氧化物(操作步驟194)，以及沉積與化學 機械研磨隔離氧化物/高介電常數介電材料/金屬閘極(操作步驟196)。
中段製程(MEOL)模組製程(操作步驟172)包括金屬(M0)微影與蝕刻操作步驟(操作步驟197)，矽化(操作步驟198)，以及沉積與化學機械研磨金屬(M0)(操作步驟199)。
在製造第二半導體裝置層之後，可實施後段製程(BEOL)操作步驟。第14A圖為一立體圖，繪示出完成後段製程(BEOL)操作步驟(第5圖中的操作步驟108)的半導體結構，其中此半導體結構包括金屬(M1)231。第14B圖為一剖面圖，繪示出沿著第14A圖中的剖線I-I’進行剖面的半導體結構。此二圖繪示第一埋入式氧化物層204位於基板202之上，一第一電晶體層233位於第一埋入式氧化物層204之上，一第二埋入式氧化物層230位於第一電晶體層233之上，一第二電晶體層235位於第二埋入式氧化物層230之上，以及一後段製程(BEOL)膜層237位於第二電晶體層235之上。一接合表面238包括第一電晶體層233的頂部表面229及第二埋入式氧化物層230的底部表面。
第一電晶體層233的頂部表面具有一排列方式，其不需要介於第一電晶體層233的圖案化表面與第二埋入式氧化物層230之間的黏合/緩衝區域，就能夠使第二埋入式氧化物層230接合至第一電晶體層233的圖案化表面。藉由適當地設計並控制位於第一電晶體層233頂部表面上的閘極金屬材料、金屬材料(M0)及內層介電層(ILD0)氧化物之圖案密度，能夠使介於埋入式氧化物與第一裝置層的頂部表面之間的原子連接具有足夠的接合強度。
第15圖為一製程步驟流程圖，繪示出製造一具有兩層半導體裝置(或電晶體)層的多層半導體結構之另一方法實施例。在操作步驟300中，提供一具有一第一通道材料之第一絕緣層上覆半導體(SOI)晶圓作為第一膜層。此外，在操作步驟300中，可提供一具有埋入式氧化物及第一通道材料接合於其上的基板。
在操作步驟302中，製造一第一電晶體層。可利用合適的製程步驟製造第一電晶體層，包括：微影製程、蝕刻、清潔、化學機械研磨/平坦化(CMP)、薄膜沉積、熱處理製程、磊晶及材料填充等等。此第一膜層的製造包括設計此膜層以使內層介電層(ILD0)氧化物區域的圖案密度大於40%。另外，此第一膜層的製造包括設計此膜層以使閘極區域的圖案密度小於28%，且金屬(M0)區域的圖案密度小於29%。
在製造位於第一半導體裝置層上的裝置之後，提供一第二半導體基板，並且將第二半導體基板接合至第一半導體裝置層的圖案化頂部表面(操作步驟304)。第二半導體基板包括一絕緣層上覆半導體(SOI)基板。將此絕緣層上覆半導體基板的絕緣層底部表面接合至第一半導體層的頂部表面。
在接合步驟之後，在第二半導體基板之上製造一第二半導體裝置層(操作步驟306)。可利用多個合適的製程步驟製造第二半導體層，包括：微影製程、蝕刻、清潔、化學機械研磨/平坦化(CMP)、薄膜沉積、熱處理製程、磊晶及材料填充等等。
第二半導體基板具有一絕緣層上覆半導體(SOI)結 構，其包括一埋入式氧化物及一第二通道材料。埋入式氧化物的功能是當作位於半導體通道材料下方的一電性絕緣體。可利用下列材料形成埋入式氧化物，包括：二氧化矽(SiO2)、氧化鉿(HfO)、三氧化二鋁(Al2O3)或其他合適的氧化物材料。此電性絕緣體的功能是使位於第二半導體基板中的第二通道材料與形成於第一半導體裝置層上的裝置彼此電性絕緣。
可利用下列材料形成第二通道材料，包括：矽、矽鍺(SiGe)、砷化鎵(GaAs)或其他合適的材料。第二通道材料可與使用於第一半導體裝置層的半導體通道材料相同或相異。如此即可選擇性地製造具有第一半導體基板之通道材料的某些半導體裝置，以及具有第二半導體基板之通道材料的其他半導體裝置。舉例而言，第一半導體基板之通道材料可以是鍺(Ge)，並且用於製造P型通道金屬氧化物半導體(PMOS)裝置，而第二半導體基板之通道材料可以是砷化鎵(GaAs)，並且用於製造N型通道金屬氧化物半導體(NMOS)裝置，藉以提昇N型通道金屬氧化物半導體(NMOS)電晶體及P型通道金屬氧化物半導體(PMOS)電晶體的效能。
在製造第二半導體裝置層之後，可以完成半導體結構(操作步驟308)。完成半導體結構包括後段製程操作步驟，其中利用位於多層半導體結構上的接線將各自獨立的裝置進行內連接。後段製程可包括製造使用於晶片對封裝體連接的接觸窗、絕緣層(介電材料)、金屬層及接合點(bonding site)。
特別是，在本實施例中，製造位於第一半導體層中的裝置包括：氧化(OD)模組製程(操作步驟310)，閘極模組 製程(操作步驟312)，源極/汲極模組製程(操作步驟314)，以及中段製程(MEOL)模組製程(操作步驟318)。
氧化(OD)模組製程(操作步驟310)可包括重複多次的隔離氧化物沉積與平坦化，微影與蝕刻(操作步驟320)以及井區/抗接面擊穿/臨界電壓(Well/Anti-punch through/Threshold voltage)佈植操作步驟(操作步驟322)，例如P型井區佈植或N型井區佈植、P型重度佈植(P+ implantation)、N型重度佈植(N+ implantation)。
閘極模組製程(操作步驟312)包括下列操作步驟，例如：沉積隔離氧化物材料/高介電常數介電材料(操作步驟324)，沉積多晶矽閘極/金屬閘極(操作步驟326)，微影/蝕刻多晶矽閘極/金屬閘極(操作步驟328)，蝕刻隔離氧化物材料/高介電常數介電材料(操作步驟330)，以及形成氮化物間隙壁(操作步驟332)。
第18A圖為一立體圖，繪示出完成閘極模組製程(第15圖中的操作步驟312)的半導體結構400。第18B圖為一剖面圖，繪示出沿著第18A圖中的剖線I-I’進行剖面的半導體結構。圖中所繪示者為多晶矽閘極/金屬閘極410、氮化物間隙壁412及氧化物材料/高介電常數介電材料414。
仍請參照第15圖，源極/汲極模組製程(操作步驟314)包括源極/汲極磊晶成長操作步驟(操作步驟334)，源極/汲極佈植操作步驟(操作步驟336)，以及沉積與平坦化內層介電層(操作步驟338)。
第19A圖為一立體圖，繪示出完成源極/汲極模組 製程(第15圖中的操作步驟314)的半導體結構。第19B圖為一剖面圖，繪示出沿著第19A圖中的剖線I-I’進行剖面的半導體結構。圖中所繪示者為所沉積的內層介電材料418。
仍請參照第15圖，中段製程(MEOL)模組製程(操作步驟318)包括金屬微影與蝕刻操作步驟(操作步驟344)，矽化(操作步驟346)，以及沉積與化學機械研磨金屬(操作步驟348)。
第20A圖為一立體圖，繪示出完成中段製程(MEOL)模組製程(第15圖中的操作步驟322)的半導體結構。第20B圖為一剖面圖，繪示出沿著第20A圖中的剖線I-I’進行剖面的半導體結構。依據圖中所繪示，將金屬材料424加於源極及汲極區域之上，以及矽化物426介於金屬與源極及汲極區域之間。
在整面晶片中，在任意的1μm×1μm矩形區域428中所量測之內層介電層(ILD0)氧化物418的局部密度(local density)應大於40%。內層介電層(ILD0)氧化物可提供接合界面較強的原子連接。在本實施例中，金屬(M0)424及金屬閘極(MG)410經過適當地設計並且受到內層介電層(ILD0)氧化物的環繞，藉以避免不具有內層介電層(ILD0)氧化物的大面積區域存在。
第16圖為一製程步驟流程圖，繪示出製造一具有兩層半導體裝置層的多層半導體結構之另一方法實施例。本方法實施例包括：提供一具有一第一通道材料之絕緣層上覆半導體晶圓或將埋入式氧化物及第一通道材料接合至一基板上(操作步驟300)，製造具有暴露之圖案化頂部表面的第一半導體裝置層(操作步驟302)，將絕緣層上覆半導體基板的底部絕緣層表 面(或接合的埋入式氧化物及通道材料)接合至第一半導體層的頂部圖案化表面(操作步驟304)，在絕緣層上覆半導體基板上製造第二裝置層(操作步驟306)，以及完成具有接線及金屬化層之半導體結構(操作步驟308)。第16圖的方法實施例相似於第15圖的方法實施例，差別在於提供如何將第二半導體基板接合至第一半導體裝置之表面的具體實施例。
特別是，請參照第16圖，在本實施例中，將絕緣層上覆半導體基板的底部絕緣層表面(或接合的埋入式氧化物及通道材料)接合至第一半導體層的頂部圖案化表面，包括提供一P型砷化鎵基板晶圓(操作步驟350)，此P型砷化鎵基板將提供一第二通道材料。舉例而言，此基板可包括具有活性化鈹(activated Be)摻雜質的砷化鎵。本實施例更包括在基板上沉積一層無缺陷的埋入式氧化物層(操作步驟352)。在本實施例中，埋入式氧化物包括三氧化二鋁、二氧化鉿(HfO2)、二氧化矽或其他合適的氧化物材料。在本實施例中，此埋入式氧化物層的厚度為約10nm至20nm。本實施例更包括佈植氫/氦(操作步驟354)。對上述沉積的埋入式氧化物及基板佈植氫/氦，以將氫/氦導入砷化鎵基板中的一特定深度位置，藉此減弱界面原子連接。
在操作步驟356中，實施將埋入式氧化物的頂部表面接合至第一電晶體層的頂部圖案化表面上的步驟。將相對於第二通道材料之埋入式氧化物的表面接合至第一電晶體層的頂部圖案化表面。在實施接合步驟之前，對上述兩個接合表面進行平坦化步驟及清潔步驟，藉以減低表面粗糙度並移除表面 上的微粒。本實施例更包括實施退火步驟以鞏固接合界面(操作步驟358)。本實施例更包括在氫/氦佈植層的深度位置劈開晶圓(操作步驟360)。可在氫/氦佈植層的深度位置劈開晶圓。本實施例更包括對砷化鎵進行化學機械研磨(操作步驟362)以降低砷化鎵基板的尺寸。對砷化鎵通道材料進行化學機械研磨，藉以使第二通道材料達到目標厚度。
第21A圖為一立體圖，繪示出完成晶圓接合製程(第16圖中的操作步驟304)的半導體結構。第21B圖為一剖面圖，繪示出沿著第21A圖中的剖線I-I’進行剖面的半導體結構。此二圖繪示具有一第二通道材料432的一第二埋入式氧化物430，其中第二埋入式氧化物430接合至第一電晶體層的頂部圖案化表面429。
第17圖為一製程步驟流程圖，繪示出製造一具有兩層半導體裝置層的多層半導體結構之另一方法實施例。本方法實施例亦包括：提供一具有一第一通道材料之絕緣層上覆半導體晶圓或將埋入式氧化物及第一通道材料接合至一基板上(操作步驟300)，製造具有暴露之圖案化頂部表面的第一半導體裝置層(操作步驟302)，將絕緣層上覆半導體基板的底部絕緣層表面(或接合的埋入式氧化物及通道材料)接合至第一半導體層的頂部圖案化表面(操作步驟304)，在絕緣層上覆半導體基板上製造第二裝置層(操作步驟306)，以及完成具有接線及金屬化層之半導體結構(操作步驟308)。第17圖的方法實施例相似於第15圖的方法實施例，差別在於提供如何製造第二半導體層的具體實施例。
特別是，在本實施例中，製造位於第二半導體層中的裝置包括：氧化(OD)模組製程(操作步驟364)，閘極模組製程(操作步驟366)，源極/汲極模組製程(操作步驟368)，移除多晶矽閘極模組製程(操作步驟370)，以及中段製程(MEOL)模組製程(操作步驟372)。
氧化(OD)模組製程(操作步驟364)可包括重複多次的隔離氧化物沉積與平坦化，微影與蝕刻(操作步驟374)以及井區/抗接面擊穿/臨界電壓(Well/Anti-punch through/Threshold voltage)佈植操作步驟(操作步驟376)，例如P型井區佈植或N型井區佈植、P型重度佈植(P+ implantation)、N型重度佈植(N+ implantation)。
閘極模組製程(操作步驟366)包括下列操作步驟，例如：沉積隔離氧化物材料(操作步驟378)，沉積虛設多晶矽閘極(操作步驟380)，微影/蝕刻虛設多晶矽閘極(操作步驟382)，蝕刻隔離氧化物材料(操作步驟384)，以及形成氮化物間隙壁(操作步驟386)。
源極/汲極模組製程(操作步驟368)包括源極/汲極磊晶成長操作步驟(操作步驟388)，源極/汲極佈植操作步驟(操作步驟390)，以及沉積與平坦化內層介電層(操作步驟392)。
移除多晶矽閘極模組製程(操作步驟370)包括移除虛設多晶矽閘極/隔離氧化物(操作步驟394)，以及沉積與化學機械研磨隔離氧化物/高介電常數介電材料/金屬閘極(操作步驟396)。
中段製程(MEOL)模組製程(操作步驟372)包括金 屬(M0)微影與蝕刻操作步驟(操作步驟397)，矽化(操作步驟398)，以及沉積與化學機械研磨金屬(M0)(操作步驟399)。
在製造第二半導體裝置層之後，可實施後段製程操作步驟。第22A圖為一立體圖，繪示出完成後段製程操作步驟(第17圖中的操作步驟308)的半導體結構，其中此半導體結構包括金屬(M1)431。第22B圖為一剖面圖，繪示出沿著第22A圖中的剖線I-I’進行剖面的半導體結構。此二圖繪示第一埋入式氧化物404位於基板402之上，一第一電晶體層433位於第一埋入式氧化物404之上，一第二埋入式氧化物430位於第一電晶體層433之上，一第二電晶體層435位於第二埋入式氧化物430之上，以及一後段製程(BEOL)膜層437位於第二電晶體層435之上。一接合表面438包括第一電晶體層433的頂部表面429及第二埋入式氧化物430的底部表面。
第一電晶體層433的頂部表面具有一排列方式，其不需要介於第一電晶體層433的圖案化表面與第二埋入式氧化物430之間的黏合/緩衝區域，就能夠使第二埋入式氧化物430接合至第一電晶體層433的圖案化表面。藉由適當地設計並控制位於第一電晶體層433頂部表面上的閘極金屬材料、金屬材料(M0)及內層介電層(ILD0)氧化物之圖案密度，能夠使介於埋入式氧化物與第一裝置層的頂部表面之間的原子連接具有足夠的接合強度。
本說明書利用上述實施例揭露本發明，包括最佳實施狀態，並且使本領域中具有通常知識者能夠製造和使用本發明。本發明的可專利範圍可包括本領域中具有通常知識者據 此所能夠聯想到之其他實施例。例如，半導體結構可以包括三層或更多層的半導體裝置層，其中第一半導體裝置層包括一絕緣層上覆矽基板，且第二、第三或更多層包括一絕緣層上覆矽基板。在另一實例中，具有多層半導體裝置層的半導體結構可包括具有P型通道金屬氧化物半導體裝置的一膜層，以及具有N型通道金屬氧化物半導體裝置的另一膜層。此說明書提供圖案化表面的一實施例。在另一實施例中，圖案化表面可包括其他的材料及材料組合。在其他實施例中，在接合表面上，圖案化表面可包括其他形狀的圖案。
本領域中具有通常知識者應可了解，可在沒有一個或多個具體細節的情況下實施各種實施例，或可利用其他替代的及/或額外的方法、材料或組件實施各種實施例。本說明書並未繪示或詳細敘述已為公眾所知悉的結構、材料或操作，以避免模糊本發明的各個實施例。在圖中所繪示的各種實施例僅用於說明，未必依照比例繪示。在一個或多個實施例中，可依照任何合適的方式組合特定的特徵結構、結構、材料或特性。在其他實施例中，可包括各種額外的膜層及/或結構，及/或可省略本說明書所敘述的特徵結構。本說明書將各種操作步驟敘述為多個依序分別獨立的操作步驟，此方式最有助於理解本發明。然而，敘述的順序並不代表這些操作一定是順序相關的。特別是，這些操作步驟不必依照本說明書的順序來執行。相較於本說明書所提及的實施例，本說明書所敘述的操作步驟可以依照不同的順序來實施、可連續實施或同步並行。可實施及/或敘述各種額外的操作步驟。在其他實施例中，可以省略 部分的操作步驟。
此說明書及下列申請專利範圍可包括用語，例如左、右、頂部、底部、之上、之下、上部、下部、第一、第二等等，這些用語僅用於敘述，並非用以限制本發明。例如，用語指示相對的垂直位置可以是下列情況：在基板或積體電路的裝置側(或有效表面)是此基板的“頂部”表面；此基板實際上可處於任何方向，因而使此基板的“頂部”表面在標準地平面的參考座標中低於“底部”表面，並且仍能符合此用語所指的“頂部”。例如，除非另有明確說明，否則本文中(包括在申請專利範圍中)所使用的“之上”用語，可能並非表示一第一膜層直接位於第二膜層“之上”並與第二膜層直接接觸，可能有第三膜層或其他結構存在於第一膜層及第二膜層之間。可在多個位置和排列方向製造、使用或運輸本說明書所敘述的裝置或物品實施例。對於圖式中所繪示的各種組件，本領域中具有通常知識者應可了解各種等效的組合及置換。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧半導體裝置
12‧‧‧基板
14‧‧‧第一埋入式氧化物
16‧‧‧第一電晶體層
18‧‧‧第二埋入式氧化物
20‧‧‧第二電晶體層
22‧‧‧後段製程(BEOL)膜層
24‧‧‧圖案化表面

Claims (10)

  1. 一種多層半導體裝置結構，包括：一第一埋入式氧化物；一第一半導體裝置層，形成於該第一埋入式氧化物之上，並且包括一圖案化頂部表面，該圖案化頂部表面包括絕緣材料及導電材料，其中該絕緣材料的表面密度大於40%；一第二埋入式氧化物，接合至該第一半導體裝置層之該圖案化表面；以及一第二半導體裝置層，形成於該第二埋入式氧化物之上。
  2. 如申請專利範圍第1項所述之多層半導體裝置結構，其中該導電材料的表面密度小於57%。
  3. 如申請專利範圍第1項所述之多層半導體裝置結構，其中利用一第一型通道材料製造該第一半導體裝置層，並利用一第二型通道材料製造該第二半導體裝置層，且其中該第一型通道材料與該第二型通道材料相異。
  4. 如申請專利範圍第1項所述之多層半導體裝置結構，其中在該第一半導體裝置層及該第二半導體裝置層兩者其中之一的上方只製造一種類型的裝置，且在該第一半導體裝置層及該第二半導體裝置層兩者之另一者的上方只製造另一種類型的裝置，其中該種類型的裝置包括一P型通道金屬氧化物半導體裝置，且該另一種類型的裝置包括一N型通道金屬氧化物半導體裝置。
  5. 如申請專利範圍第1項所述之多層半導體裝置結構，其中該第一埋入式氧化物及該第一半導體裝置層及該第二埋入 式氧化物及該第二半導體裝置層係利用一絕緣層上覆矽基板所製造。
  6. 一種多層半導體裝置結構之製造方法，包括：提供一第一晶圓，其中該第一晶圓包括一第一通道材料接合至一第一埋入式氧化物層；利用該第一通道材料製造一第一半導體裝置層，其中該第一半導體裝置層具有一圖案化頂部表面，且該圖案化頂部表面包括絕緣材料及導電材料，其中該絕緣材料的表面密度大於40%；提供一第二晶圓，其中該第二晶圓包括一第二通道材料接合至一第二埋入式氧化物層；接合該第二埋入式氧化物層至該第一半導體裝置層的該圖案化頂部表面；利用該第二通道材料製造一第二半導體裝置層；以及內連接該第一半導體裝置的一特徵結構與該第二半導體裝置的一特徵結構。
  7. 如申請專利範圍第6項所述之多層半導體裝置結構之製造方法，其中提供一第一晶圓包括提供一第一絕緣層上覆矽晶圓，且提供一第二晶圓包括提供一第二絕緣層上覆矽晶圓。
  8. 如申請專利範圍第6項所述之多層半導體裝置結構之製造方法，其中該導電材料的表面密度小於57%，且該第一通道材料與該第二通道材料相異。
  9. 如申請專利範圍第6項所述之多層半導體裝置結構之製造 方法，其中在該第一半導體裝置層及該第二半導體裝置層兩者其中之一的上方只製造一種類型的裝置，且在該第一半導體裝置層及該第二半導體裝置層兩者之另一者的上方只製造另一種類型的裝置，其中該種類型的裝置包括一P型通道金屬氧化物半導體裝置，且該另一種類型的裝置包括一N型通道金屬氧化物半導體裝置。
  10. 一種多層半導體裝置結構之製造方法，包括：提供一第一絕緣層上覆矽晶圓，其中該第一晶圓絕緣層上覆矽包括一第一通道材料接合至一第一埋入式氧化物層；利用該第一通道材料製造一第一半導體裝置層，其中該第一半導體裝置層具有一圖案化頂部表面，且該圖案化頂部表面包括絕緣材料及導電材料，其中該導電材料的表面密度小於57%，且該絕緣材料的表面密度大於40%；提供一第二絕緣層上覆矽晶圓，其中該第二絕緣層上覆矽晶圓包括一第二通道材料接合至一第二埋入式氧化物層；接合該第二埋入式氧化物層至該第一半導體裝置層的該圖案化頂部表面；以及利用該第二通道材料製造一第二半導體裝置層。
TW103110841A 2013-11-05 2014-03-24 多層半導體裝置結構及其製造方法 TWI593026B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/072,011 US9443869B2 (en) 2013-11-05 2013-11-05 Systems and methods for a semiconductor structure having multiple semiconductor-device layers

Publications (2)

Publication Number Publication Date
TW201519325A true TW201519325A (zh) 2015-05-16
TWI593026B TWI593026B (zh) 2017-07-21

Family

ID=53006403

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103110841A TWI593026B (zh) 2013-11-05 2014-03-24 多層半導體裝置結構及其製造方法

Country Status (4)

Country Link
US (2) US9443869B2 (zh)
KR (1) KR101649799B1 (zh)
CN (1) CN104617101B (zh)
TW (1) TWI593026B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI697096B (zh) * 2016-06-14 2020-06-21 聯華電子股份有限公司 半導體元件及其製作方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9646872B2 (en) 2013-11-13 2017-05-09 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for a semiconductor structure having multiple semiconductor-device layers
US10420171B2 (en) 2016-08-26 2019-09-17 Qualcomm Incorporated Semiconductor devices on two sides of an isolation layer
US10522650B2 (en) * 2016-11-29 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture
DE112018007362T5 (de) 2018-03-28 2020-12-10 Intel Corporation Gestapelte transistoren mit si pmos und hochmobilitäts-dünnfilmtransistor-nmos

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW437078B (en) * 1998-02-18 2001-05-28 Canon Kk Composite member, its separation method, and preparation method of semiconductor substrate by utilization thereof
CN1459851A (zh) * 2002-05-15 2003-12-03 台湾积体电路制造股份有限公司 黏合式晶圆结构
US7863748B2 (en) * 2003-06-24 2011-01-04 Oh Choonsik Semiconductor circuit and method of fabricating the same
US6821826B1 (en) * 2003-09-30 2004-11-23 International Business Machines Corporation Three dimensional CMOS integrated circuits having device layers built on different crystal oriented wafers
US7312487B2 (en) 2004-08-16 2007-12-25 International Business Machines Corporation Three dimensional integrated circuit
CN100342550C (zh) * 2004-10-15 2007-10-10 中国科学院上海微系统与信息技术研究所 一种双栅金属氧化物半导体晶体管的结构及其制备方法
US20110143506A1 (en) * 2009-12-10 2011-06-16 Sang-Yun Lee Method for fabricating a semiconductor memory device
US7371662B2 (en) * 2006-03-21 2008-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a 3D interconnect and resulting structures
KR101461206B1 (ko) * 2007-05-17 2014-11-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
US7723851B2 (en) * 2007-09-11 2010-05-25 International Business Machines Corporation Method of fabricating ultra-deep vias and three-dimensional integrated circuits using ultra-deep vias
US8613996B2 (en) * 2009-10-21 2013-12-24 International Business Machines Corporation Polymeric edge seal for bonded substrates
KR101134819B1 (ko) * 2010-07-02 2012-04-13 이상윤 반도체 메모리 장치의 제조 방법
US8796741B2 (en) * 2011-10-04 2014-08-05 Qualcomm Incorporated Semiconductor device and methods of making semiconductor device using graphene

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI697096B (zh) * 2016-06-14 2020-06-21 聯華電子股份有限公司 半導體元件及其製作方法

Also Published As

Publication number Publication date
CN104617101A (zh) 2015-05-13
US9773809B2 (en) 2017-09-26
US20160379994A1 (en) 2016-12-29
KR101649799B1 (ko) 2016-08-19
US20150123202A1 (en) 2015-05-07
US9443869B2 (en) 2016-09-13
TWI593026B (zh) 2017-07-21
CN104617101B (zh) 2017-11-24
KR20150051877A (ko) 2015-05-13

Similar Documents

Publication Publication Date Title
JP4711446B2 (ja) Ｆｉｎｆｅｔと一体化した平坦基板デバイス及びその製造方法
US10515846B2 (en) Systems and methods for a semiconductor structure having multiple semiconductor-device layers
TWI593026B (zh) 多層半導體裝置結構及其製造方法
US9412736B2 (en) Embedding semiconductor devices in silicon-on-insulator wafers connected using through silicon vias
TWI690025B (zh) 絕緣體上半導體基底、其形成方法以及積體電路
US10734411B2 (en) Systems and methods for a semiconductor structure having multiple semiconductor-device layers
US9761525B1 (en) Multiple back gate transistor
KR102010179B1 (ko) 복수의 반도체 디바이스 층을 갖는 반도체 구조물에 대한 시스템 및 방법
TW201926711A (zh) 完全空乏型絕緣層上覆矽（ｆｄｓｏｉ）上的橫向雙擴散金屬氧化半導體（ｌｄｍｏｓ）元件致能高輸入電壓
CN103367407B (zh) 不通电的伪栅极
US20160071885A1 (en) Systems and methods for integrating different channel materials into a cmos circuit by using a semiconductor structure having multiple transistor layers
CN109560065A (zh) 一种带体接触的半导体器件结构和形成方法
WO2013033877A1 (zh) 半导体结构及其制造方法
US20230420359A1 (en) Semiconductor device with power via
JP2011228596A (ja) 半導体装置及びその製造方法
JP2016122678A (ja) 半導体装置及びその製造方法