KR20090070463A - 정전기 방전 보호용 반도체 소자의 제조 방법 - Google Patents
정전기 방전 보호용 반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20090070463A KR20090070463A KR1020070138480A KR20070138480A KR20090070463A KR 20090070463 A KR20090070463 A KR 20090070463A KR 1020070138480 A KR1020070138480 A KR 1020070138480A KR 20070138480 A KR20070138480 A KR 20070138480A KR 20090070463 A KR20090070463 A KR 20090070463A
- Authority
- KR
- South Korea
- Prior art keywords
- silicon substrate
- silicon
- conductivity type
- type impurity
- electrostatic discharge
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 53
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 53
- 239000010703 silicon Substances 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 239000012535 impurity Substances 0.000 claims abstract description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- 229920005591 polysilicon Polymers 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 21
- 239000011229 interlayer Substances 0.000 claims abstract description 14
- 150000002500 ions Chemical class 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 11
- 239000010410 layer Substances 0.000 abstract description 22
- 238000005498 polishing Methods 0.000 abstract description 2
- 239000000126 substance Substances 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
정전기 방전 보호용 반도체 소자의 제조 방법이 제공된다. 상기 정전기 방전 보호용 반도체 소자의 제조 방법은 실리콘 기판 내부에 트랜치를 형성하고 제1 산화막 및 폴리 실리콘을 증착하고 상기 폴리 실리콘에 제1 도전형 불순물 이온을 주입하는 단계, 상기 증착된 풀리 실리콘을 평탄화한 후 제2 산화막을 증착하는 단계, 상기 실리콘 기판 내부에 적어도 하나의 리세스드 게이트를 형성하고 상기 제2 산화막을 제거하는 단계, 상기 제1 도전형 불순물이 도핑된 폴리 실리콘 및 상기 적어도 하나의 리세스드 게이트 양측의 실리콘 기판 내부에 제2 도전형 불순물을 선택적으로 주입하는 단계, 및 층간 절연막을 이온 주입된 상기 실리콘 기판 전면에 증착하는 단계를 포함한다.
ESD(electrostatic discharge), 리세스드 게이트 트랜지스터(recessed gate transistor)
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 ESD(Electrostatic discharge) 보호용 반도체 소자 형성 방법에 관한 것이다.
일반적으로 사용자가 마찰 또는 유도에 의해 정전기적으로 충전될 때 ESD가 발생된다. 집적회로, 특히 MOS 트랜지스터로 형성된 IC는 이러한 ESD에 취약하다. 상기 ESD는 상기 IC 내부의 입/출력 패드, 전력 핀, 또는 다른 IC 패드에 전달될 수 있으며, 이와 같이 전달되는 ESD는 반도체 접합부, 유전체, 상호 접속부 또는 상기 IC의 내부 구성 요소들에 치명적인 손상을 줄 수 있다.
따라서 이런한 ESD로부터 상기 IC를 보호하기 위한 회로들이 연구 개발되고 있으며, 따라서 이러한 ESD 보호 회로용 반도체 소자는 IC에 없어서는 안될 중요한 부분이다.
도 1은 일반적인 ESD 보호용 반도체 소자를 나타낸다. 도 1을 참조하면, 실리콘 기판(미도시)에 에피텍셜층(20) 및 바디(30, 예컨대, P형 바디(p-type body))가 형성되며, 리세스드 게이트(35), 게이트 산화막(37), 및 소스(60)를 포함하는 다수의 리세스드 게이트 트랜지스터들이 형성된다.
그리고 ESD 보호용 소자의 ESD 폴리 실리콘(70)이 상기 바디(30) 위에 형성되며, 그 위에 층간 절연막(PMD, pre-metal-Dielectric)이 형성되는데 상기 ESD 폴리 실리콘이 상기 바디(30) 위에 형성되므로 상기 층간 절연막 형성시 단차가 발생되어 평탄화 공정을 수행할 수 없다
평탄화 공정을 수행할 수 없으므로 산화 에치 백(oxide etch back) 공정을 수행하여야 하며, 자기 정렬 콘택 공정(self aligned contact process)을 사용하는 고집적 반도체 소자 제조시 게이트 폴리 위에 절연막으로 남아 있어야할 산화막의 두께를 균일하게 조절할 수 없다.
본 발명이 이루고자 하는 기술적 과제는 실리콘 기판의 바디 내부에 트랜치를 형성하여 ESD 폴리 실리콘을 매립하여 넣음으로써 층간 절연막 증착 후 단차가 발생되지 않도록 하여 CMP 공정 수행을 가능하게 함으로써 게이트 폴리 위에 형성되는 산화막을 일정한 두께로 유지할 수 있는 ESD 보호용 반도체 소자의 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 정전기 방전 보호용 반도체 소자의 제조 방법은 실리콘 기판 내부에 트랜치를 형성하고 제1 산화막 및 폴리 실리콘을 증착하고 상기 폴리 실리콘에 제1 도전형 불순물 이온을 주 입하는 단계, 상기 증착된 풀리 실리콘을 평탄화한 후 제2 산화막을 증착하는 단계, 상기 실리콘 기판 내부에 적어도 하나의 리세스드 게이트를 형성하고 상기 제2 산화막을 제거하는 단계, 상기 제1 도전형 불순물이 도핑된 폴리 실리콘 및 상기 적어도 하나의 리세스드 게이트 양측의 실리콘 기판 내부에 제2 도전형 불순물을 선택적으로 주입하는 단계, 및 층간 절연막을 이온 주입된 상기 실리콘 기판 전면에 증착하는 단계를 포함한다.
본 발명의 실시 예에 따른 ESD 보호용 반도체 소자의 제조 방법은 실리콘 기판 내부에 트랜치를 형성하여 ESD 폴리 실리콘을 매립함으로써 층간 절연막 증착 후 단차가 발생되지 않도록 하여 CMP 공정 수행을 가능하게 함으로써 리세스드 트랜지스터의 게이트 폴리 위에 형성되는 산화막을 일정한 두께로 유지할 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2a 내지 도 2l은 본 발명의 실시 예에 따른 정전기 방전 보호용 반도체 소자의 형성 방법을 나타내는 공정 단면도이다.
도 2a에 도시된 바와 같이, 실리콘 기판(10) 상에 포토리소그라피(photolithography) 공정을 사용하여 포토 레지스트 패턴(20)을 형성한다.
상기 실리콘 기판(10)은 에피텍시층(예컨대, N type epitaxial layer, 미도시), 및 바디(예컨대, P-type Body, 미도시)를 포함할 수 있다. 상기 N형 에피텍시층(미도시)은 상기 실리콘 기판(10)을 N형 불순물을 저농도로 도핑하여 형성될 수 있으며, 상기 바디(미도시)는 상기 실리콘 기판(10) 내로 보론(boron)과 같은 P 타입의 불순물을 주입함으로써 형성될 수 있다.
다음으로 도 2b에 도시된 바와 같이, 상기 제1 포토 레지스트 패턴(20)을 식각 마스크로 사용하여 상기 실리콘 기판(10)을 식각하여 정전기 방지용 소자 형성을 위한 트랜치(15)를 상기 실리콘 기판(10) 내부에 형성하고, 상기 제1 포토 레지스트 패턴(20)을 제거한다.
다음으로 도 2c에 도시된 바와 같이 상기 트랜치(15)가 형성된 실리콘 기판 위에 제1 산화막(25) 및 ESD(Electrostatic discharge) 폴리 실리콘(30)을 형성한다. 상기 제1 산화막(25)은 1000 옴스트롱 ~ 3000 옴스트롱의 두께로 형성되고, 상기 ESD 폴리 실리콘(30)은 7000 옴스트롱 ~ 9000 옴스트롱의 두께로 형성될 수 있다.
그리고 제1 도전형 불순물을 상기 트랜치(15) 내부의 ESD 폴리 실리콘(30)에 도핑하고 어닐링 공정(anneaing process)을 수행한다. 상기 제1 도전형 불순물은 붕소 등과 같은 P형 불순물일 수 있다.
다음으로 도 2d에 도시된 바와 같이 상기 실리콘 기판(10) 상에 형성된 ESD 폴리 실리콘(30)을 CMP(chemical mechanical polishing)를 사용하여 평탄화한 후 제2 산화막(35)을 상기 실리콘 기판 전면에 형성한다.
이 때 상기 CMP 공정 수행 후 상기 트랜치 내부에 형성된 폴리 실리콘(32)의 두께는 5000 옴스트롱 ~ 7000 옴스트롱일 수 있다. 또한 상기 제2 산화막(35)의 두께는 2000 옴스트롱 ~ 3000 옴스트롱일 수 있다.
다음으로 도 2e에 도시된 바와 같이, 상기 제2 산화막(35)이 형성된 상기 실리콘 기판(10) 상에 제2 포토 레지스트 패턴(40)을 형성한다.
다음으로 도 2f에 도시된 바와 같이, 상기 제2 포토 레지스트 패턴(40)을 식각 마스크로 사용하여 상기 실리콘 기판(10) 내에 적어도 하나의 트랜치(42, 44)를 형성한다.
예컨대, 상기 제2 포토 레지스트 패턴(40)을 식각 마스크로 사용하여 상기 제2 산화막(35)을 선택적으로 식각하고, 상기 제2 포토 레지스트 패턴(40)을 제거한다. 그리고 선택적으로 식각된 상기 제1 산화막(35)을 식각 마스크로 사용하여 상기 실리콘 기판(10)을 선택적으로 식각하여 상기 적어도 하나의 트랜치(42, 44)를 형성할 수 있다.
다음으로 게이트 산화막(55)을 상기 적어도 하나의 트랜치(42, 44) 내부에 형성한 후 게이트 실리콘(50)을 상기 실리콘 기판(10) 전면에 증착한다.
상기 실리콘 기판(10) 위에 증착되는 상기 게이트 실리콘(50)의 두께는 10000 옴스트롱 ~ 15000 옴스트롱일 수 있다.
다음으로 도 2h에 도시된 바와 같이, 상기 게이트 실리콘(50)을 에치백(etchback) 공정을 수행하여 평탄화하여 리세스드 실리콘 게이트(recessed silicon gate, 60)를 형성한다.
다음으로 도 2i에 도시된 바와 같이, 상기 제2 산화막을 제거하고, 상기 실리콘 기판(10) 상에 제3 포토 레지스트 패턴(70)을 형성한다, 그리고 상기 제3 포토 레지스트 패턴(70)을 마스크로 사용하여 상기 제1 도전형 불순물 이온이 도핑된 폴리 실리콘(32) 및 상기 리세스드 실리콘 게이트(60) 양측의 실리콘 기판(10) 내부에 동시에 제2 도전형 불순물 이온을 주입한다.
상기 제1 도전형 불순물 이온은 붕소와 P형 불순물 이온이고, 상기 제2 도전형 불순물 이온은 인, 비소, 또는 안티몬과 같은 N형 불순물 이온일 수 있다. 도 2j에 도시된 바와 같이, 상기 제3 포토 레지스트 패턴을 제거한다.
이온 주입 결과 상기 제1 도전형 불순물이 도핑된 폴리 실리콘(32) 내부에 적어도 하나의 제2 도전형 도핑 영역(72, 74)이 형성될 수 있다. 상기 제1 도전형 불순물이 도핑된 폴리 실리콘(32)과 상기 적어도 하나의 제2 도전형 도핑 영역(72, 74) 사이에는 적어도 하나의 PN 접합 다이오드가 형성될 수 있다.
또한 상기 실리콘 게이트(60) 양측의 실리콘 기판(10) 내부에는 소스 영역(76, 78)이 형성될 수 있다.
다음으로 도 2k에 도시된 바와 같이 이온 주입 후 실리콘 기판 전면에 층간 절연막(80, 85)을 증착한다. 상기 층간 절연막(80, 85)은 TEOS 및 BPSG를 포함할 수 있다. 이때 상기 실리콘 기판(10) 위에 증착되는 층간 절연막(80, 85)은 상기 ESD 폴리 실리콘(30)이 상기 실리콘 기판 내부에 매립되기 때문에 단차가 생기지 않는다.
다음으로 도 2l에 도시된 바와 같이, 상기 층간 절연막(80, 85)을 CMP 공정 을 통하여 평탄화한다.
따라서 실리콘 기판(10) 내부에 트랜치를 형성하여 ESD 폴리 실리콘을 매립함으로써 층간 절연막(80, 85) 증착 후 단차가 발생되지 않도록 하여 CMP 공정 수행을 가능하게 함으로써 상기 리세스드 실리콘 게이트(60) 위에 형성되는 산화막(예컨대, TEOS(80))을 일정한 두께로 유지할 수 있는 효과가 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적인 ESD 보호용 반도체 소자를 나타낸다.
도 2a 내지 도 2l은 본 발명의 실시 예에 따른 정전기 방전 보호용 반도체 소자의 형성 방법을 나타내는 공정 단면도이다.
<도면 주요 부분에 대한 부호의 설명>
10: 실리콘 기판, 20, 40, 70: 포토 레지스트 패턴,
15,42,44: 트랜치, 25, 35, 65: 산화막,
30: 폴리 실리콘, 50: 게이트 실리콘,
72,74: 제2 도전형 도핑 영역, 76, 78: 소스 영역
80, 85: 층간 절연막.
Claims (5)
- 실리콘 기판 내부에 트랜치를 형성하고 제1 산화막 및 폴리 실리콘을 증착하고 상기 폴리 실리콘에 제1 도전형 불순물 이온을 주입하는 단계;상기 증착된 풀리 실리콘을 평탄화한 후 제2 산화막을 증착하는 단계;상기 실리콘 기판 내부에 적어도 하나의 리세스드 게이트를 형성하고, 상기 제2 산화막을 제거하는 단계;상기 제1 도전형 불순물이 도핑된 폴리 실리콘 및 상기 적어도 하나의 리세스드 게이트 양측의 실리콘 기판 내부에 제2 도전형 불순물을 선택적으로 주입하는 단계; 및층간 절연막을 이온 주입된 상기 실리콘 기판 전면에 증착하는 단계를 포함하는 것을 특징으로 하는 정전기 방전 보호용 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 제2 도전형 불순물을 선택적으로 주입하는 단계는,상기 제1 도전형 불순물이 도핑된 폴리 실리콘 내부에 적어도 하나의 상기 제2 도전형 도핑 영역을 형성하는 단계; 및상기 적어도 하나의 리세스드 게이트 양측의 실리콘 기판 내부에 상기 제2 도전형으로 도핑된 소스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 정전기 방전 보호용 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제1 도전형 불순물 이온은 P형 불순물 이온이고, 상기 제2 도전형 불순물 이온은 N형 불순물 이온인 것을 특징으로 하는 정전기 방전 보호용 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 정전기 방전 보호용 반도체 소자의 제조 방법은,상기 층간 절연막 증착 후 상기 실리콘 기판 전면에 대하여 평탄화 공정을 수행하는 것을 더 포함하는 것을 특징으로 정전기 방전 보호용 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제1 산화막은 1000 옴스트롱 ~ 3000 옴스트롱의 두께로 형성되고, 상기 폴리 실리콘은 7000 옴스트롱 ~ 9000 옴스트롱의 두께로 형성되는 것을 특징으로 하는 정전기 방전 보호용 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070138480A KR100922555B1 (ko) | 2007-12-27 | 2007-12-27 | 정전기 방전 보호용 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070138480A KR100922555B1 (ko) | 2007-12-27 | 2007-12-27 | 정전기 방전 보호용 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090070463A true KR20090070463A (ko) | 2009-07-01 |
| KR100922555B1 KR100922555B1 (ko) | 2009-10-21 |
Family
ID=41322003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070138480A KR100922555B1 (ko) | 2007-12-27 | 2007-12-27 | 정전기 방전 보호용 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100922555B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108389859A (zh) * | 2018-03-30 | 2018-08-10 | 上海华虹宏力半导体制造有限公司 | 沟槽栅mosfet中集成esd多晶硅层的结构和方法 |
| TWI650845B (zh) * | 2017-06-19 | 2019-02-11 | 大陸商彩優微電子（昆山）有限公司 | 具有高靜電防護能力之二極體 |
| CN111092075A (zh) * | 2018-10-24 | 2020-05-01 | 力晶积成电子制造股份有限公司 | 沟槽式晶体管结构及其制造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108172526B (zh) * | 2017-12-20 | 2020-04-28 | 上海华力微电子有限公司 | 一种检测多晶硅是否出现短路的检测方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100356792B1 (ko) | 1999-11-04 | 2002-10-19 | 주식회사 하이닉스반도체 | 에스오아이 소자 및 그의 제조방법 |
| JP2001257349A (ja) | 2000-03-09 | 2001-09-21 | Sanyo Electric Co Ltd | Ｍｏｓｆｅｔの保護装置 |
| JP2002118258A (ja) | 2000-10-10 | 2002-04-19 | Sanyo Electric Co Ltd | Ｍｏｓｆｅｔおよびそれを用いた保護回路装置 |
-
2007
- 2007-12-27 KR KR1020070138480A patent/KR100922555B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI650845B (zh) * | 2017-06-19 | 2019-02-11 | 大陸商彩優微電子（昆山）有限公司 | 具有高靜電防護能力之二極體 |
| CN108389859A (zh) * | 2018-03-30 | 2018-08-10 | 上海华虹宏力半导体制造有限公司 | 沟槽栅mosfet中集成esd多晶硅层的结构和方法 |
| CN111092075A (zh) * | 2018-10-24 | 2020-05-01 | 力晶积成电子制造股份有限公司 | 沟槽式晶体管结构及其制造方法 |
| CN111092075B (zh) * | 2018-10-24 | 2022-03-22 | 力晶积成电子制造股份有限公司 | 沟槽式晶体管结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100922555B1 (ko) | 2009-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9559091B2 (en) | Method of manufacturing fin diode structure | |
| US9673084B2 (en) | Isolation scheme for high voltage device | |
| CN103378153B (zh) | 用于集成有电容器的FinFET的结构和方法 | |
| KR101338664B1 (ko) | 반도체 다이의 금속 게이트 피처 | |
| US20130320443A1 (en) | Deep Silicon Via As A Drain Sinker In Integrated Vertical DMOS Transistor | |
| KR20130042417A (ko) | 고전압 디바이스 | |
| US8115279B2 (en) | Semiconductor devices and methods of manufacture thereof | |
| US20150187752A1 (en) | Bi-directional esd protection device | |
| US20160322262A1 (en) | Integration of devices | |
| US8957494B2 (en) | High-voltage Schottky diode and manufacturing method thereof | |
| US10607881B2 (en) | Device isolation structure and methods of manufacturing thereof | |
| US9871032B2 (en) | Gate-grounded metal oxide semiconductor device | |
| US10763250B2 (en) | Silicon controlled rectifier (SCR) based ESD protection device | |
| CN101783316A (zh) | 注入方法 | |
| US9397180B1 (en) | Low resistance sinker contact | |
| US6541822B2 (en) | Method of manufacturing an SOI type semiconductor that can restrain floating body effect | |
| KR20190063358A (ko) | 강화된 게이트 컨택 및 임계 전압을 갖는 게이트 구조 및 방법 | |
| KR100922555B1 (ko) | 정전기 방전 보호용 반도체 소자의 제조 방법 | |
| US11011632B2 (en) | High voltage devices and methods of forming the same | |
| US20070034958A1 (en) | Electro-static discharge protecting device and method for fabricating the same | |
| TWI668731B (zh) | 具有多個氮化層的半導體裝置結構及其形成方法 | |
| US7557429B2 (en) | Semiconductor device with resistor element and dummy active region | |
| US20190096882A1 (en) | Semiconductor device | |
| JP6354381B2 (ja) | 半導体装置及びその製造方法 | |
| JP6292041B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120926 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |