CN101720505A - 静电释放保护器件及制造包含静电释放保护器件的半导体器件的方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 72
- 238000000034 method Methods 0.000 title claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 83
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 70
- 239000010703 silicon Substances 0.000 claims abstract description 70
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 16
- 150000003376 silicon Chemical class 0.000 claims description 54
- 230000003068 static effect Effects 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 239000002210 silicon-based material Substances 0.000 claims description 5
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 229940090044 injection Drugs 0.000 claims 2
- 150000002500 ions Chemical class 0.000 abstract description 14
- 238000000926 separation method Methods 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 90
- 239000002019 doping agent Substances 0.000 description 42
- 239000000463 material Substances 0.000 description 40
- 239000012535 impurity Substances 0.000 description 22
- 238000000059 patterning Methods 0.000 description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 230000004888 barrier function Effects 0.000 description 11
- 239000012212 insulator Substances 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 9
- 230000005669 field effect Effects 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 230000006399 behavior Effects 0.000 description 5
- 238000004151 rapid thermal annealing Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 229910052735 hafnium Inorganic materials 0.000 description 3
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920001296 polysiloxane Polymers 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- 230000004075 alteration Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 241000272525 Anas platyrhynchos Species 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910006249 ZrSi Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229930002839 ionone Natural products 0.000 description 1
- 150000002499 ionone derivatives Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
- -1 zirconium silicates Chemical class 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
Abstract
本发明提供一种制作半导体器件(150)的方法。第一栅极电极(160)跟第二栅极电极(162)系形成在硅衬底(104)的第一部分(114)上。第一导电率类型离子系注入该硅衬底(104)的第二部分(116)中，以定义该硅衬底(104)内的第一导电率类型二极管区域(116)，然后第二导电率类型离子系注入该硅衬底(104)的第三部分(118)中，以定义出该硅衬底(104)内的第二导电率类型二极管区域(118)。在注入该第一导电率类型离子与该第二导电率类型离子之其中之一的步骤中，离子也被注入至少一部分(119)的该第一部分(114)中，以定义出该硅衬底(104)的该第一部分(114)内的分隔区域(119)。该分隔区域(119)将该第一部分(114)分成第一阱器件区域(115)以及第二阱器件区域(117)，并且在该第一阱器件区域(115)跟该第二阱器件区域(117)之间串联形成。
Description
技术领域
本发明大致上系关于保护电路使其免于静电释放事件造成的影响、静电释放保护器件以及制造包含静电释放保护器件的半导体器件之方法。
背景技术
当半导体技术超越130nm跟90nm技术而朝向65nm、45nm、32nm、以及甚至更微小的程度迈进时，输入/输出(I/O)垫以及其局部线夹(localclamps)和供应线夹(supply clamps)之静电释放(ESD)的保护变得更有挑战性。这对于绝缘体上硅(silicon-on-insulator，SOI)技术尤其真实，此技术被期待是较块状(bulk)技术为较佳者。
ESD事件系关于在短时间之内电流的电性释放现象，在此期间大量的电流被供应到半导体结构内。在ESD事件期间，ESD保护器件保护半导体结构。理想的ESD保护器件在常态电路的操作期间的操作类似开路电路，但是在ESD放电期间则像是短路电路，分流ESD所引起的电流远离受到保护的半导体结构。然而这种理想的行为在实际的实作中是不可能的，只有ESD保护器件极为接近这种行为。
现今的ESD保护器件呈现出大量的缺点，举例而言，有些ESD保护电路是无法被接受的，因为他们遭受到高漏电流以及高电容负载。
因此，期望提供一种呈现出低漏电流以及低电容负载的ESD保护器件。也期望提供一种能缩减该器件尺寸的ESD保护器件。除此之外，期望提供一种方法使用改善的ESD保护器件以保护半导体结构免于ESD事件的影响。也期望提供一种方法用以制作ESD保护器件，以减低或消除与传统场效二极管(Field Effect Diode；FED)制作方法有关之严格的制作限制。再者，本发明之其它期望之特征与特性，从接下来的本发明之实施方式跟附加的申请专利范围，并配合本发明的随附图式与先前技术，将会变得显而易见。
发明内容
根据本发明例示性的实施例，系提供了一种器件。该器件包括：硅衬底、第一栅极电极以及第二栅极电极。第一导电率类型二极管区域(conductivity-type diode region)设置在该硅衬底内。第一阱器件区域(well region)设置在该硅衬底内并与该第一导电率类型二极管区域串联。分隔区域设置在该硅衬底内，并与该第一阱器件区域串联。第二阱器件区域设置在该硅衬底内，并与该分隔区域串联。第二导电率类型二极管区域设置在该硅衬底内。该第二导电率类型二极管区域设置在该硅衬底内，并与该第二阱器件区域串联。该第一栅极电极设置在该硅衬底的该第一阱器件区域之上，而且该第二栅极电极设置在该硅衬底的该第二阱器件区域之上。
根据本发明另一例示性实施例，提供一种半导体器件的制作方法，依据本方法，第一栅极电极以及第二栅极电极系形成在硅衬底的第一部分之上，而第一导电率类型离子系注入该硅衬底的第二部分，以在该硅衬底内定义出第一导电率类型二极管区域。第二导电率类型离子系注入该硅衬底的第三部分，以在该硅衬底内定义出第二导电率类型二极管区域。在注入第一导电率类型离子跟第二导电率类型离子的其中之一步骤中，离子也被注入该第一部分的至少一部分以定义出该第一部分内的分隔区域。该分隔区域将该第一部分分为第一阱器件区域以及第二阱器件区域。该分隔区域系于该第一阱器件区域与该第二阱器件区域之间串联形成。
附图说明
以下将配合随附图式叙述本发明，其中相同的组件符号表示相似组件，而其中：
图1至图9系根据本发明之各种例示性实施例，以剖面图说明ESD保护器件以及其制作方法步骤；
图10系输入/输出(I/O)电路的电路示意图，藉以实作图9中的ESD保护器件；
图1至图3以及图11至图16系根据本发明之其它例示性实施例，以剖面图说明ESD保护器件以及其制作的方法步骤；以及
图17系输入/输出(I/O)电路的电路示意图，藉以实作图16的ESD保护器件。
具体实施方式
下列的实施方式在本质上仅作为例示之用，而并不是为了限制本发明或本发明之应用及用途。该术语“例示(exemplary)”在这里意指“作为范例、实例或图例”。在此描述作为“例示”之任何实施例并非必然被视为相对于其它实施例之较佳或有利者。以下描述之所有实作(implementation)为例示实作以提供熟悉该项技术领域者能够据以制造或使用该发明，并且不意欲限制由本发明之申请范围所定义的本发明之范畴。此外，并不打算受到先前的技术领域、先前技术、发明内容或接下来的实施方式中所呈现的任何明确的或隐含的理论所限制。
图1至图9系根据本发明之各种例示实施例以剖面图说明ESD保护器件150及其制作之方法步骤。
如图1所示，根据本发明之实施例的制造过程，一开始先提供半导体结构102，而在其上跟其中会制作出场效二极管(Field EffectDiode)。如图1之实施例所示，半导体结构102可以是块状半导体材质或是绝缘体上覆半导体(semiconductor-on-insulator，SOI)结构102。在图1中的SOI结构102，包括了至少一层半导体材料薄层104，该半导体材料薄层104设置在埋设氧化物绝缘层(buried oxide insulatinglayer)106上或之上，依序被运送晶片(carrier wafer)或衬底(substrate)108所支撑，使得埋设氧化物绝缘层106设置在运送晶片108与半导体层104之间。半导体层104能够是薄硅层、锗层、砷化镓层，或是其它的半导体材料。在一个实施例中，半导体材料层104包括在埋设氧化物绝缘层106上的薄单晶硅层(thin monocrystalline layer of silicon)。薄硅层可以是相当纯的硅材料，或是掺杂杂质掺杂物元素，例如：硼、磷、以及砷，的硅层。在一个实施例中，埋设氧化物绝缘层106能够是，举例而言，二氧化硅层，其厚度较佳是约在50至200奈米之间。薄硅层较佳具有至少大约每平方1至35(ohms)奥姆的电阻率。
在一个实施例中，半导体层104的区域(region)114能够视需要地轻浓度掺杂P型导电性决定杂质(conductivity determining impurities)，例如硼。在本发明之例示性的实施例中，P阱器件区域(P-well deviceregions)115，117系以适当的掺杂物掺杂成约1×1016到约5×1018cm-3的浓度。如以下所述，区域114最后被用以形成P阱域115、117，而P阱域115、117的掺杂情形会决定流过ESD保护器件150之半导体材质层104的无寄生漏电流(non-parasitic leakage current)的阻抗以及导电率。
如图2所示，栅极绝缘材料层164、166系形成位于半导体层104之上，而且栅极电极160、162系形成位于栅极绝缘材料164、166之上。栅极绝缘材料164、166能够是热成长(thermally grown)氧化硅，或者是，沉积的绝缘体(诸如：氧化硅、氮化硅，或是具有相较于高介电常数(κ)之二氧化硅的高介电常数(κ)绝缘体材料)。“高-κ介电系数”材料的例子可包含：铪(hafnium；Hf)、硅酸锆(zirconium silicates；ZrSi)、及其氧化物，包含但不限于：铪氧化物(HfO2)、硅酸铪(HfSiO2)、等等。所沉积的绝缘体可藉由例如：化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、电浆增强型化学气相沉积(PECVD)、原子层沉积(ALD)等方式来沉积。虽然实际厚度能依据实作之电路来决定，但该栅极绝缘体层164、166较佳地具有厚度大约为1至10nm。栅极电极160、162系藉由沉积、图案化(patterning)、及蚀刻金属层或多晶硅(polycrystallinesilicon)层(未掺杂之多晶硅层为较佳)所形成。该多晶硅可以例如藉由在CVD的反应中(诸如：低压化学气相沉积(LPCVD))，硅烷(SiH4)的减少而被沉积。
在栅极电极160、162形成之后，侧壁间隔物(sidewall spacer)180、182系形成在栅极电极160、162的侧壁上，如图3所示。侧壁间隔物180、182藉由沉积绝缘材料(诸如：氧化硅及/或氮化硅)并接着非等向性蚀刻(例如反应式离子蚀刻(reactive ion etching，RIE))该绝缘层而形成。氧化硅及氮化硅可在例如：三氟甲烷(CHF3)、四氟化碳(CF4)、或是六氟化硫(SF6)等化学作用中被蚀刻。部分或区域的半导体层104系被栅极结构160、164、180以及162、166、182所覆盖，使得这些区域将保持为P型半导体材料114。
如图4所示，屏蔽材料层(例如光阻剂层)可以被敷设并图案化(patterned)以暴露出部分的半导体层104，并且覆盖半导体层104的其它部分。在这个实施例中，图案化后之屏蔽材料层130位于第二栅极结构162、166、182以及衬底的第一部分之上，此部分最后被用于产生N+-型阴极区域118。
使用此图案化后之屏蔽材料层130作为离子注入屏蔽，半导体层104之暴露部分，如箭头所示，系以P-型导电率决定杂质进行杂质掺杂而产生高浓度掺杂P+-型阳极区域116跟高浓度掺杂P+-型分隔区域119，如图5所示。高浓度掺杂P+-型分隔区域119系形成在P阱器件区域114的一部分中，位于栅极电极160、162之间。在一个实施例中，P+-型分隔区域119延伸通过P阱器件区域114直到埋设氧化物层106。藉由产生出高浓度掺杂P+-型分隔区域119，P阱域器件114被分成第一P阱器件区域115以及第二P阱器件区域117。杂质掺杂可以藉由注入掺杂物离子(如硼)以及(可视需要地)接着热退火而发生。P+-型区域是掺杂浓度高于P阱器件区域115、117的区域。在本发明之例示的实施例中，P+-型阳极区域以及P+-型分隔区域119系以适合的掺杂物掺杂成约为1020至约1021cm-3的浓度。
高掺杂浓度P+-型分隔区域119作用为障壁(barrier)使用，将P型器件区域115与P型器件区域117分隔开来，并帮助防止偏压电压(biasvoltage)(系施加于栅极电极160、162的偏压)影响位于其它栅极电极160、162之下的区域。这样的配置允许施加于栅极电极160、162的偏压电压去控制器件区域115、117的相关导电率，而不会显著地影响高掺杂浓度P+-型分隔区域119的导电率。P+-型分隔区域119的掺杂浓度越高，则当偏压电压施加于栅极电极160、162时，P+-型分隔区域119要反转(invert)的抵抗性就越大。(亦即，要反转高掺杂浓度P+-型分隔区域119会变得困难)。
虽然没有显示出来，但在注入P型导电率决定杂质后，图案化后之屏蔽材料130会被去除。如图6所示，屏蔽材料140的另一层(举例而言，能够是光阻剂层)被敷设而且图案化以暴露部分的半导体层104，以及覆盖半导体层104的其它部分。在这个实施例中，图案化后之屏蔽材料层140位于第一栅极结构160、164、180、第二栅极结构162、166、182的至少一部分、阳极区域116以及分隔区域119之上，使得阳极区域116以及分隔区域119的掺杂在接下来的注入步骤中，没有改变。
如图7所示，使用这个图案化后之屏蔽材料层140作为离子注入屏蔽层，半导体层104能够，如箭头所示，以N型导电率决定杂质进行杂质掺杂去产生N+型的阴极区域118。杂质掺杂能够藉由注入掺杂物离子(例如：磷、砷)以及(可视需要地)后续的热退火而发生。N+型区域的掺杂浓度比P阱器件区域115、117来的高。在本发明的例示性实施例中，N+型的阴极区域可以适当的掺杂物掺杂成约1020到约1021cm-3的浓度。
如图8所示，在注入N型导电率决定杂质后，图案化后之屏蔽材料140被去除。在图8中最后所产生的结构150接着(可视需要地)被退火，例如使用快速热退火(Rapid Thermal Annealing，RTA)制程，以造成在高掺杂浓度P+型阳极区域116、高掺杂浓度P+型分隔区域119以及N+型阴极区域118中掺杂物的向外侧向扩散，如图9所示。
在图9中的制程阶段，半导体衬底104包括P+型阳极区域116、N+型阴极区域118、以及被高掺杂浓度P+-型分隔区域119彼此分隔的一对场效二极管(field effect diodes，FED)。半导体层104的P+型阳极区域116被第一P阱器件区域115、高掺杂浓度P+型分隔区域119、以及第二P阱器件区域117从N+型阴极区域118分隔开来。每一个FED包括形成于P阱器件区域115、117之上的栅极电极结构，其中每一个栅极电极结构包括栅极绝缘体层164、166、位于栅极绝缘层164、166之上的栅极电极160、162、以及邻接栅极电极160、162的第一侧壁跟第二侧壁的间隔物180、182。
虽然未图标，器件150可以藉由下列步骤完成，举例而言，在P+型阳极区域116、栅极电极160、162、N+型阴极区域118上形成金属硅化物接触件(contact)；沉积层间介电层(interlayer dielectric layers)；平坦化层间介电层；以及蚀刻接触导孔(contact vias)或是开口(opening)贯穿介电层，到达位于P+型阳极区域116、栅极电极160、162、以及N+型阴极区域118上的金属硅化物接触件。然后能够藉由在接触开口中形成的接触插塞(contact plug)以及互连金属沉积和图案化而制成对于P+型阳极区域116、栅极电极160、162、以及N+型阴极区域118的电性接触件。在图9中，接触插塞系以组件符号192、194至196来代表。接触插塞195、196最后能够连接到偏压电路170，此电路能够在不同模式的操作期间控制器件150的操作(亦即，ESD操作对上non-ESD操作)。
偏压电路170操作以控制施加于栅极电极160、162的偏压电压。偏压电路170施加于栅极电极160、162的偏压电压会依照电路的操作状态而决定，此电路是ESD保护器件150所保护而免于ESD事件的电路。依照栅极电极160、162的偏压情形，ESD保护器件150的半导体层104会呈现出不同的PN接面(P-N junction)设置。ESD保护器件150是常态开启(normally-on)之增强场效二极管，意即在一般操作期间，ESD保护器件150是操作在偏压状态，而在ESD事件发生期间，停止偏压情形以保护核心电路(未图标)来预防ESD事件。表1概括了在不同的操作模式期间，ESD保护器件150的操作情形。
表1
在没有ESD事件时之正常电路操作或是“non-ESD操作”期间，偏压电路170会将高正向偏压施加到栅极电极160、162二者上，这起初会造成在此栅极电极160、162之下的P阱器件区域115、117的空乏(depletion)，而随着高偏压电压增加，最终会反转P阱器件区域115、117的表面导电率，以致于P阱器件区域115、117会表现的像是N型材料。这导致串联的P+N P+N N+剖面结构横越半导体层104内部。一个PN接面形成在P+型阳极区域116和器件区域115之间，另一个PN接面则形成在器件区域115和高掺杂浓度P+型分隔区域119之间，同时另外一个PN接面系形成在器件区域117和高掺杂浓度P+型分隔区域119之间。ESD保护器件150系经过配置，使得P+型阳极区域116相对于N+型阴极区域118为正向偏压。因此，半导体层104基本上被配置得像是顺向偏压二极管(forward-biased diode)124串联另一个顺向偏压二极管126，而半导体层104的操作像是PNPN(SCR)结构，在此结构中，其导通(turn-on)电压是依照中央逆向偏压(central reversebias)PN接面的能阶障壁高度而决定，此PN接面形成于器件区域115以及高掺杂浓度P+型分隔区域119之间。因为ESD保护器件150的操作在正常操作期间像是两个二极管串联(或是当成PNPN SCR结构)，故ESD保护器件150有相当高的阻抗而抵抗无寄生漏电流通过ESD保护器件150的半导体材质层104。ESD保护器件150只有在施加于二极管124、126的电压大于1.4伏特的情形下，才会开始导电(二极管124以及126各分配0.7伏特)。
因为ESD保护器件150有串联的两个PN接面，所以由于两个二极管的总电容小于各别二极管的电容，ESD保护器件150的总电容会减小。因为射频输入/输出电路(RF I/O circuit)对ESD的负载电容敏感，故在一般正常操作下，串联二极管的低电容允许ESD保护器件150在高速、或是射频输入/输出(I/O)垫以及低漏电/低功率垫中使用。在正常操作期间，ESD保护器件150相当高的阻抗使得ESD保护器件150像是关于所保护之核心电路的开路电路而有效地工作。
相比之下，当ESD事件发生的时候，偏压电路170停止施加高偏压电压，使得栅极电极160、162变成其无偏压(unbiased)或是“电性浮动(electrically floating)”状态。这会引起在栅极电极160、162之下之阱器件区域115、117的表面回到或是反转成P型，而导致串联的P+P P+P N+剖面结构横越半导体层104(亦即，半导体层104在N+型阴极区域118之间和P阱器件区域117之间的接面处，具有一个PN接面位于P+型阳极区域116跟N+型阴极区域118之间)。所以，在ESD事件发生期间，ESD保护器件150行为像是单一的顺向偏压二极管，而且ESD保护器件150的开启电压(on-voltage)被降低到约0.7伏特。相应地，在ESD事件发生期间，ESD保护器件150有相当低的阻抗，并且允许横越ESD保护器件150的半导体层104之电流传导。如下面将要描述者，ESD保护器件150会像是短路电路般有效地运作，以将ESD事件所产生的电流短路接地，从而保护核心电路。
如图9所示之器件150，能够以另外的互补式导电率类型之实施例来制作，其中至少有一部分的初始衬底是以N型导电率决定杂质(例如磷或砷)进行轻浓度掺杂，所以是N型衬底104。在这个实施例中，阱器件区域115、117是N阱器件区域115、117，而且分隔区域119是以N型杂质掺杂，以形成高掺杂浓度N+型分隔区域119。ESD保护器件150系经过配置，使得P+型阳极区域116相对于N+型阴极区域118是正向偏压的。表2说明的是，当衬底104是N型衬底104、区域115、117是N型材料且分隔区域119是N+型材料时，FED150在常态开启(normally-on)下之操作情况。
表2
在正常电路操作期间，偏压电路170将高负偏压电压施加到栅极电极160、162，对于位于栅极电极160、162之下的N阱器件区域115、117，此电压最初会引起空乏，而随着高偏压电压的增加，最终会反转N阱器件区域115、117的表面导电率，使得N阱器件区域115、117会表现得像是P型材料。这会导致串联P+P N+P N+剖面横越半导体层104。一个PN接面系形成在器件区域115和高浓度掺杂N+型分隔区域119之间，另一个PN接面系形成在高浓度掺杂N+型分隔区域119和器件区域117之间，而另一个PN接面系形成在器件区域117和阴极区域118之间。因此，在正常操作期间，半导体层104系配置成像是串联的两个顺向偏压(forward-biased)二极管，而且ESD保护器件150有相当高的阻抗，使ESD保护器件150更能抵抗电流传导通过ESD保护器件150的半导体衬底104。因此，ESD保护器件150像是关于所保护的核心电路的开路电路而有效地工作。
相比之下，当ESD事件发生时，偏压电路170停止施加高偏压电压，导致栅极电极160、162变成其无偏压或“电性浮动”状态。这会导致在栅极电极160、162下的阱器件区域115、117回到或是反转到N型，而导致在半导体衬底104内横越之串联P+N N+N N+剖面(亦即，半导体层104具有一个PN接面位于P+型阳极区域116跟N阱器件区域115之间)。因此，在ESD事件发生期间，ESD保护器件150的行为会像是单一顺向偏压的二极管，而且ESD保护器件150的开启电压被降低至约0.7伏特。相对应地，在ESD事件发生期间，ESD保护器件150有相当低的阻抗以允许电流传导流过ESD保护器件150的半导体层104。因此，ESD保护器件150可以有效地当成短路电路操作，使得ESD事件所产生的电流短路接地，藉以保护核心电路。
以下将针对图10说明ESD保护器件150作为局部定位电路(localclamping circuit)使用的情况。
图10是输入/输出(input/output，I/O)电路200的电路示意图，其用来实施ESD保护器件250。ESD保护器件250与图9的ESD保护器件150相同。I/O电路200包括I/O垫252、ESD二极管240、ESD保护器件250、偏压电路270、正供电导轨(VDD)280、负供电导轨(VSS)290、被保护免于ESD事件的电路275、以及供应线夹(supply clamp)281。
在这实施例中，ESD保护器件250系实作为局部定位电路，以提供ESD电流的局部定位而降低I/O垫252上的电压。局部定位意指ESD电流在I/O垫252处被分流至地面。换句话说，以导轨为基础之定位(rail-based clampimg)是不需要的，而且没有必要通过ESD电流穿过供电导轨(supply rail)280、290到供应线夹281然后回到地面。在这个例子中，ESD保护器件250能够提供适当的保护，而不用增加I/O垫252的定位电压，以及，因此相较于标准ESD保护器件，其能够以较小的面积来实施。为了进一步说明，在ESD事件期间，ESD在I/O垫252与地面之间的电压系藉由ESD事件之路径中的组件电阻来决定。由于局部定位，ESD的电压只由ESD保护器件250的电阻来决定，而该电阻与ESD保护器件250的宽度成比例。相较之下，在以导轨为基础之定位方式中，ESD的电压系由总和电压降决定，此总和电压降是因跨越二极管和供应导轨280、供应导轨280到供应线夹281的电阻、供应线夹281到地面的电阻所造成的。为了使两种方式在I/O垫252的电压都相同，以导轨为基础的方式中，ESD保护器件必须比在局部定位方式中的为宽，以补偿路径中多出来的电阻。
如以上所述，根据电路是否正常操作或是否有ESD事件发生，ESD保护器件250会表现出不同的行为。当电路是正常操作时，偏压电路270(在本实施例中是一个PMOSFET)施加高偏压电压到ESD保护器件250的栅极260、262。因此，在正常操作期间，ESD保护器件250的操作像是两个二极管的串联组合，拥有相当高的阻抗，以及抵抗传导流过ESD保护器件250的半导体材料层104之电流。所以ESD保护器件250在正常电路操作期间并不开始传导(亦即，表现出开路电路的样子)。在正ESD事件(positive ESD event)期间，大电压被施加到I/O垫252，而引起大电流流动。大电压导致ESD保护器件250在其无偏压状态下操作，在此状态下，ESD保护器件250的栅极260、262都不是偏压(亦即，ESD保护器件250的栅极260、262实质上是浮动(floating)或是接地)。相应地，如上所述，ESD保护器件250的操作像是单一顺向偏压二极管，具有相当低的阻抗，使其相当容易引起电流的传导，此电流会流过ESD保护器件250中的半导体材料层104。因ESD事件所引起的电流从二极管之阳极292流经二极管之阴极294再流到地面。
ESD二极管240能够在相反极性情况(opposite polarity situation)(亦即，负ESD事件(negative ESD event))期间用来提供ESD保护，其中在I/O垫252上的电压被拉到低于接地情形，从而顺向偏压了ESD二极管240。在此情形下，ESD保护器件250是被逆向偏压的，而且毫无作用。
虽然没有显示出来，ESD保护器件250也能够在供应线夹281内实施，以提供高电压。因为在ESD操作期间，ESD保护器件250当成单一顺向偏压二极管操作，使用在供应线夹281中的ESD保护器件250，允许删减掉至少一个在供应线夹281中的二极管，因此减少了供应线夹281百分之25到百分之50的面积。此外，因为能够使用较少二极管数量来实作供应线夹281，故在ESD操作期间，相较于传统的供应线夹，横越过供应线夹281的电压降会较低或降低。
图1至图3以及图11至图16系根据本发明其它例示性实施例以剖面图说明ESD保护器件350以及制作之方法步骤。
图1至图3系如上述，且为了简洁之故，此处不再重复述之。如图11所示，屏蔽材料层330(举例而言，可以是光阻剂层)被敷设以及图案化以暴露出部分的半导体层104，而覆盖半导体层104的其它部分。在此实施例中，图案化后之屏蔽材质层330位于至少一部分的第一栅极结构160、164、180、第二栅极结构162、166、182、以及第一部分的衬底之上，此部分衬底最终被用于产生N+型阴极区域318。
使用此图案化后之屏蔽材料层330当成离子注入屏蔽，半导体层104的暴露部分能够以P-型导电率决定杂质做杂质掺杂，以产生出高掺杂浓度P+型阳极区域316，如图12所示。在本发明之例示性实施例中，杂质掺杂能够如以上所述图5相关之方式来发生。
在注入P型导电率决定杂质后，图案化后之屏蔽材料330被去除，而另外一屏蔽材料层340(举例而言，可以是光阻剂层)被敷设并图案化以暴露出部分的半导体层104，而且覆盖半导体层104的其它部分，如图13所示。在此实施例中，图案化后之屏蔽材料层340位于至少一部分的第一栅极结构160、164、180、以及高掺杂浓度P+型阳极区域316之上，使得高掺杂浓度P+型阳极区域316之掺杂不会在接下来的注入步骤中改变。
使用此图案化后之屏蔽材料层340当做离子注入屏蔽，半导体层104的暴露部分系以N型电导率决定杂质进行掺杂，以产生高掺杂浓度N+型阴极区域318以及高掺杂浓度N+型分隔区域319，如图14所示。在本发明之例示性实施例中，杂质掺杂能够如上述相关于图7的注入方式来发生。高掺杂浓度N+型分隔区域319系形成于P阱器件区域114的一部分中，此部分位于栅极电极160、162之间。藉由产生高掺杂浓度N+型分隔区域319，P阱器件区域114被分成第一P阱器件区域115以及第二P阱器件区域117。在一个实施例中，N+型分隔区域319延伸通过P阱器件区域114到达埋设氧化物层106。高掺杂浓度N+型分隔区域319作用为障壁，将P阱器件区域115与P阱器件区域117分隔开来，帮助避免偏压电压(此电压是施加到栅极电极160、162)影响到栅极电极160、162下方的区域。这种配置允许施加于栅极电极160、162的偏压电压去控制P阱器件区域115跟P阱器件区域117的相对导电率，而不会显著地影响高掺杂浓度N+型分隔区域319的导电率。分隔区域319的掺杂浓度越高，当偏压电压被施加到栅极电极160、162上时，其对反转(inversion)的抵抗就越大(亦即，就是反转高掺杂浓度N+型分隔区域319越困难)。
如图15所示，在注入N型导电率决定杂质之后，图案化后之屏蔽材料340被去除。在图14中产生的结构350，接着能(视情况需要地)被退火(例如快速热退火(RTA)制程)用以导致在高掺杂浓度P+型阳极区域316、高掺杂浓度N+型分隔区域319、以及N+型阴极区域318中掺杂物的向外侧向扩散，如图16所示。
在图16所示的处理阶段，ESD保护器件350的剖面结构与图9中的ESD保护器件相同，除了分隔区域319的掺杂材料不同之外，而因此ESD保护器件350作为“常态关闭(normally-off)”增强场效二极管(FED)操作。
半导体衬底104包括：P+型阳极区域316以及N+型阴极区域318。半导体层104的P+型阳极区域316被第一P阱器件区域115、高掺杂浓度N+型分隔区域319、以及第二P阱器件区域117，从N+型阴极区域318分隔开来。栅极电极结构系形成于P阱器件区域115、117之上，其中每一个栅极电极结构包括栅极绝缘体层164、166、位于栅极绝缘体层164、166之上的栅极电极160、162、以及紧邻栅极电极160、162的第一跟第二侧壁的间隔物(spacer)180、182。
虽然未显示出来，但是器件350能够如以上关于图9的叙述方式完成。在图16中，接触插塞以组件符号192、194至196来表示。接触插塞195、196最后能够连接到偏压电路170，偏压电路170用以在不同的操作模式期间控制器件350之操作(亦即，ESD操作对上non-ESD操作)。
操作偏压电路170以控制施加于栅极电极160、162的偏压电压。偏压电路170施加于栅极电极160、162的偏压电压，会依ESD保护器件350所保护、免于ESD事件之电路的操作状态而决定。视栅极电极160、162的偏压情形，ESD保护器件350的半导体层104会表现出不同的PN接面设置。ESD保护器件350是常态关闭(normally-off)增强场效二极管(FED)，意指在正常操作期间，ESD保护器件350是一般的、没有偏压的状态，而在ESD事件期间，ESD保护器件350的偏压会保护核心电路(未图标)来预防ESD事件。表3概括了当分隔区域319是N+型材料时，在其不同的操作模式下，ESD保护器件350(或是“常态关闭加强FED”)的操作情形。
表3
在正常电路操作期间或是“non-ESD操作”期间，偏压电路170并没有施加偏压电压，使得栅极电极160、162变成是无偏压或是“电性浮动”状态。这会导致在栅极电极160、162下的阱器件区域115、117维持P型，而导致串联的P+P N+P N+的剖面结构横越半导体层104。一个PN接面系形成在器件区域115和高掺杂浓度N+型分隔区域319之间，另外一个PN接面系形成在器件区域117跟高掺杂浓度P+型分隔区域319之间，而另一个PN接面形成在器件区域117跟高掺杂浓度N+型阴极区域318之间。ESD保护器件150系经过配置，使得P+型阳极区域316相对于N+型阴极区域318为正向偏压。因此，在正常操作期间，半导体层104配置成像是顺向偏压二极管124串联另一个顺向偏压二极管126，而且半导体层104的操作像是PNPN(SCR)结构，其导通电压(turn-on voltage)视中央逆向偏压(central reverse bias)PN接面的能障高度(energy barrier height)而定，该中央逆向偏压PN接面系形成于器件区域115跟高掺杂浓度P+型分隔区域119之间。因为ESD保护器件150在正常操作期间的操作像是串联的两个二极管(或者，像是PNPN SCR结构)，故ESD保护器件350有相当高的阻抗，而且抵抗电流传导流过ESD保护器件350的半导体材料层104。如上所述，ESD保护器件350能够被用在高速或RF I/O垫，以及低漏电/低功率垫。ESD保护器件350像是关于所保护的核心电路的开路电路而有效地工作。
相较之下，当ESD事件发生时，偏压电路170施加高正偏压电压到栅极电极160、162，此偏压电压最初会导致在栅极电极160、162之下的P阱器件区域115、117空乏产生，以及随着偏压电压增加，最终反转P阱器件区域115、117的表面导电率，让P阱器件区域115、117表现得像N型材料。这会导致串联的P+N N+N N+剖面结构横越半导体层104，使得半导体层104有一个PN接面位于N阱器件区域115跟P+型阳极区域316之间。因此，在ESD事件期间，ESD保护器件350表现得像是单一顺向偏压二极管，而且其开启电压(on-voltage)降低到约0.7伏特。相应地，在ESD事件期间，相当容易引起电流导通流过ESD保护器件350的半导体材料层104，而因此ESD保护器件350有效地操作为短路电路，可以将ESD事件造成的电流短路到地面，因此藉以保护核心电路。
在图15中所示的器件350能够以另外的互补式导电率类型实施例来制作，其中起初的衬底是以N型导电率决定杂质作轻浓度掺杂，所以是N型衬底104。在这实施例中，阱器件区域115、117是N阱器件区域115、117，而且分隔区域319是以P型杂质掺杂以形成高掺杂浓度P+型分隔区域319。ESD保护器件350系经过配置，使得P+型阳极区域316相对于N+型阴极区域318是正向偏压。表4说明了当衬底104是N型衬底104、区域115、117是N型材廖以及分隔区域319是高掺杂浓度P+型材料时，常态关闭之FED350的操作情形。
表4
在正常电路操作期间或是没有ESD事件发生时的“non-ESD操作”期间，偏压电路170没有施加偏压电压，以致于栅极电极160、162处在无偏压或是“电性浮动”状态。这会导致在栅极电极160、162下的阱器件区域115、117保持N型，导致串联的P+N P+N N+剖面横越半导体层104。一个PN接面系形成在P+型阳极区域316和N型器件区域115之间，另一个PN接面形成在N型器件区域115和高掺杂浓度P+型分隔区域319之间，而另外有一PN接面形成在器件区域117跟高掺杂浓度P+型分隔区域319之间。因此，半导体层104系配置得像是顺向偏压二极管324与另外一个顺向偏压二极管326串联起来。因为ESD保护器件350的阻抗是相当的高，所以ESD保护器件350抵抗了电流传导流过ESD保护器件350的半导体材料层104。因此，ESD保护器件350会像是关于所保护的核心电路的开路电路而有效地工作。
相比之下，当ESD事件发生时，偏压电路170施加高负偏压电压到栅极电极160、162，此偏压最初会引起在栅极电极160、162下的N阱器件区域115、117之空乏，而随着高偏压电压的增加，最终会反转N阱器件区域115、117的表面导电率，以致于N阱器件区域115、117表现得像P型材料。这会导致串联的P+P P+P N+横剖面横跨半导体层104，而使得半导体层104有一个PN接面在P阱器件区域117和N+型阴极区域318之间。因此，在ESD事件期间，ESD保护器件350表现得像单一顺向偏压二极管，而且ESD保护器件350的开启电压(on-voltage)被降至约0.7伏特。相应地，在ESD事件期间，ESD保护器件350有相当低的阻抗，并且允许电流传导流过ESD保护器件350的半导体材料层104，此即意指，ESD保护器件350有效地作用为短路电路，将ESD事件所引起的电流短路到地面，藉以保护核心电路。
ESD保护器件350被使用成局部定位电路的一个实作将在下面针对图17加以讨论。
图17系输入/输出(I/O)电路400的电路示意图，此电路400用以实施ESD保护器件450。ESD保护器件450与图16中的ESD保护器件350相同。如上述，I/O电路400包括了I/O垫452、ESD二极管440、ESD保护器件450、偏压电路470、正供电导轨(VDD)480，负供电导轨(VSS)490、被保护免于ESD事件的电路475、以及供应夹线(supplyclamp)481。在此实施例中，ESD保护器件450系相对于I/O垫452实作为局部定位电路，如上所描述。
当电路在正常操作下，偏压电路470(在此实施例中是一个反相器(inverter))并未施加任何电压到ESD保护器件450的栅极460、462，因此使得ESD保护器件450以无偏压状态操作。因此，在正常操作期间，ESD保护器件450的操作像是串联的两个二极管。串联的二极管有相当高的阻抗，而且抵抗电流传导流过ESD保护器件450。在正ESD事件期间，大电压被施加到I/O垫452，导致大电流流向ESD保护器件450。在正ESD事件期间，施加到I/O垫452的大ESD电压导致偏压电路470去施加高偏压电压到ESD保护器件450的栅极460、462(亦即，施加到I/O垫452的大电压控制了到栅极460、462的电压)。因此，ESD保护器件450操作起来像是单一顺向偏压二极管，而电流从阳极492流经阴极494再流到地面。因为ESD保护器件450操作起来像是单一顺向偏压二极管，所以在ESD事件期间，ESD保护器件450能较容易传导电流(亦即，有效地表现如同短路电路)。ESD二极管440被用在相反极性情况下(opposite polarity situation)(亦即，负ESD事件)，I/O垫452的电压被拉低到低于接地的情形下，此电压会对ESD二极管440顺向偏压。在这个情形下，ESD保护器件450是逆向偏压，而且没有作用。如上面所述，ESD保护器件450也能够在供应夹线481内实施，以提供高电压。
因此，已经揭露一些ESD保护器件450(或是“增强FED”)，这些ESD保护器件450可以与不同的I/O电路实施。在此所揭露的不同实施例的ESD保护器件能够与不同的制程整合技术实施，并且也可兼容于标准SOI制作技术，使得不需要特殊的屏蔽或注入。ESD保护器件能够提供ESD保护给以SOI技术制作的I/O电路，此I/O电路需要高速以及低漏电流。在正常操作期间，由于存在有PNPN结构，在此揭露的ESD保护器件表现出低负载的电容以及低漏电。换句话说，因为两个二极管以串联方式使用，所以串联组合的电容会比单一保护二极管来的低。较低电容允许ESD保护器件被用于与高速(例如射频(radio-frequency))I/O垫及/或低漏电/低功率I/O垫结合使用。ESD保护器件也提供通常相较于传统的二极管基础之ESD保护器件较高的电流载体能力。ESD保护器件也使得控制ESD保护器件之阻抗变得较容易，而不必妥协其ESD操作。
以SOI技术使用之传统的ESD保护器件，包括SOI二极管、NMOS晶体管、以及硅控整流器(Silicon Controlled rectifiers，SCR)结构。SOI二极管以及SCR结构能够处理大电流但是他们的开启电压不能被控制。NMOS晶体管能够经由栅极偏压来提供可控制的开启电压，但是不能处理大电流。上述的ESD保护器件能够处理大电流，同时拥有栅极可控制阻抗，而这将使得ESD保护器件在大范围的正常操作电压情形下适合于局部定位。
虽然已经在本发明的前述实施方式中提出至少一个例示性的实施例，但应该体认到有大量的变化存在着。应该体认到，例示性实施例只是例子，并不欲以任何方式来限制本发明的范围、应用或是配置。当然，前述的实施方式将提供在本发明领域中具通常知识者一个方便的指南，用以实施本发明例示性实施例，应暸解到，在例示性实施例中所描述之组件的功能与排列组成，可以有多种的变化，将涵盖在本发明所附申请专利范围内和等效内容。
Claims (19)
1.一种制作半导体器件(150)的方法，该方法包括下列步骤：
提供硅衬底(104)；
在该硅衬底(104)的第一部分(114)上，形成第一栅极电极(160)以及第二栅极电极(162)；
注入第一导电率类型离子到该硅衬底(104)的第二部分(116)中，以在该硅衬底(104)内定义出第一导电率类型二极管区域(116)；
注入第二导电率类型离子到该硅衬底(104)的第三部分(118)中，以在该硅衬底(104)内定义出第二导电率类型二极管区域(118)；以及
在注入该第一导电率类型离子和注入该第二导电率类型离子的其中之一的步骤期间，将离子注入该第一部分(114)的至少一部分(119)中，以在该第一部分(114)内定义出分隔区域(119)，其中，该分隔区域(119)将该第一部分(114)分成第一阱器件区域(115)以及第二阱器件区域(117)，其中，该分隔区域(119)在该第一阱器件区域(115)以及该第二阱器件区域(117)之间串联形成。
2.如权利要求1所述的方法，其中，注入离子进入到该第一部分(114)的至少一部分(119)的步骤发生在注入该第一导电率类型离子到该第二部分(116)的步骤的期间，以及，其中，注入该第一导电率类型离子到该第二部分(116)的步骤，进一步包括：
注入第一导电率类型离子到该硅衬底(104)的第一部分(114)以及第二部分(116)中的至少一部分(119)中，以在该第一部分内定义出第一导电率类型分隔区域(119)，以及在该硅衬底(104)内定义出第一导电率类型二极管区域(116)，其中，该第一导电率类型分隔区域(119)将该第一部分(114)分为第一阱器件区域(115)以及第二阱器件区域(117)。
3.如权利要求2所述的方法，其中，该第一阱器件区域(115)是以与该第一导电率类型二极管区域(116)及该第一导电率类型分隔区域(119)串联而形成，以及，其中，该第二阱器件区域(117)是以与该第一导电率类型分隔区域(119)及该第二导电率类型二极管区域(118)串联而形成。
4.如权利要求2所述的方法，其中，该硅衬底(104)包括P型硅材料，其中，该第一导电率类型是P+，其中该第一阱器件区域(115)是第一P阱器件区域(115)，以及，其中，该第二阱器件(117)是第二P阱器件区域(117)，其中该第二导电率类型是N+。
5.如权利要求2所述的方法，其中，该硅衬底(104)包括N型硅材料，其中，该第一导电率类型是P+，其中该第一阱器件区域(115)是第一N阱器件区域(115)，其中，第二阱器件区域(117)是第二N阱器件区域(117)，以及，其中，该第二导电率类型是N+。
6.如权利要求1所述的方法，其中，注入离子到该第一部分(114)的至少一部分(119)的步骤发生在将该第二导电率类型离子注入到该第三部分(118)的步骤期间，以及，其中，注入该第二导电率类型离子到该第三部分(118)的步骤进一步包括：
注入该第二导电率类型离子到该硅衬底(104)的第一部分(114)和第三部分(318)中的至少一部分(319)中，以在该第一部分(114)内定义出第二导电率类型分隔区域(319)，以及在该硅衬底(104)内定义出第二导电率类型二极管区域(318)，其中，该分隔区域(319)将该第一部分(114)分隔成第一阱器件区域(115)，以及第二阱器件区域(117)。
7.如权利要求6所述的方法，其中，该第一阱器件区域(115)与该第一导电率类型二极管(116)及该第二导电率类型分隔区域(319)串联而形成，以及，其中，该第二阱器件区域(117)与该第二导电率类型分隔区域(319)及该第二导电率类型二极管区域(318)串联而形成。
8.如权利要求6所述的方法，其中，该硅衬底(104)包括P型硅材料，其中，该第一导电率类型是P+，其中，该第一阱器件区域(115)是第一P阱器件区域(115)，其中，该第二阱器件区域(117)是第二P阱器件区域(117)，其中，该第二导电率类型是N+。
9.如权利要求6所述的方法，其中，该硅衬底(104)包括N型硅材料，其中，该第一导电率类型是P+，其中，该第一阱器件区域(115)是第一N阱器件区域(115)，其中，该第二阱器件区域(117)是第二N阱器件区域(117)，其中该第二导电率类型是N+。
10.一种器件(200/400)，包括：
硅衬底(104)，包括：
第一导电率类型二极管区域(116)，设置在该硅衬底(104)内；
第一阱器件区域(115)，设置在该硅衬底(104)内与该第一导电率类型二极管区域(116)串联；
分隔区域(119)，设置在该硅衬底(104)内与该第一阱器件区域(115)串联；
第二阱器件区域(117)，设置在该硅衬底内与该分隔区域(119)串联；
第二导电率类型二极管区域(118)，设置在该硅衬底(104)内，其中，该第二导电率类型二极管区域(118)设置在该硅衬底(104)内与该第二阱器件区域(117)串联；以及
第一栅极电极(160)，设置在该硅衬底(104)的该第一阱器件区域(115)之上；以及
第二栅极电极(162)，设置在该硅衬底(104)的该第二阱器件(117)之上。
11.如权利要求10所述的器件，其中，该第一导电率类型是P+，其中，该第一阱器件区域(115)是第一P阱器件区域(115)，其中，该第二阱器件区域(117)是第二P阱器件区域(117)，其中，该第二导电率类型是N+，以及，其中，该分隔区域(119)是P+型分隔区域(119)。
12.如权利要求10所述的器件，其中，该第一导电率类型是P+，其中，该第一阱器件区域(115)是第一N阱器件区域(115)，其中，该第二阱器件区域(117)是第二N阱器件区域(117)，其中，第二导电率类型是N+，以及，其中，该分隔区域(119)是N+型分隔区域(119)。
13.如权利要求10所述的器件，其中，该第一导电率类型是P+，其中该第一阱器件(115)是第一P阱器件区域(115)，其中，该第二阱器件(117)是第二P阱器件区域(117)，其中，该第二导电率类型是N+，以及，其中该分隔区域(119)是N+型分隔区域(119)。
14.如权利要求10所述的器件，其中，该第一导电率类型是P+，其中，该第一阱器件区域(115)是第一N阱器件区域(115)，其中，该第二阱器件区域(117)是第二N阱器件区域(117)，其中，该第二导电率类型是N+，以及，其中，该分隔区域(119)是P+型分隔区域(119)。
15.如权利要求10所述的器件，进一步包括：
被保护而免于静电释放事件的电路。
16.如权利要求15所述的器件，进一步包括：
电路(170)，耦合到该第一栅极电极(160)和该第二栅极电极(162)，其中，该电路(170)设计成：在正常操作期间施加第一偏压电压到该第一栅极电极(160)与该第二栅极电极(162)；以及响应于静电释放事件，停止施加该第一偏压电压到该第一栅极电极(160)与该第二栅极电极(162)。
17.如权利要求15所述的器件，其中，该静电释放保护电路进一步包括：
电路(170)，耦合到该第一栅极电极(160)和该第二栅极电极(162)，其中，该电路(170)设计成：响应于静电释放事件，施加第一偏压电压到该第一栅极电极(160)与该第二栅极电极(162)。
18.一种操作器件(200)的方法，该器件包括被保护而免于静电释放事件的电路(200)、偏压电路(270)以及包括硅衬底(104)的静电释放保护器件(250)，该硅衬底包括：第一导电率类型二极管区域(116)，设置在该硅衬底(104)内；第一阱器件区域(115)，设置在该硅衬底(104)内与该第一导电率类型二极管区域(116)串联；分隔区域(119)，设置在该硅衬底(104)内与该第一阱器件区域(115)串联；第二阱器件区域(117)，设置在该硅衬底内与该分隔区域(119)串联；第二导电率类型二极管区域(118)，设置在该硅衬底(104)内，其中，该第二导电率类型二极管区域(118)设置在该硅衬底(104)内与该第二阱器件区域(117)串联；第一栅极电极(260)，设置在该硅衬底(104)的该第一阱器件区域(115)之上；以及第二栅极电极(262)，设置在该硅衬底(104)的该第二阱器件区域(117)之上，该方法包括：
在正常操作期间，经由该偏压电路(270)，施加第一偏压电压到该第一栅极电极(160)与该第二栅极电极(162)，以配置该硅衬底(104)成为一对顺向偏压二极管；以及
响应于该静电释放事件，去除施加在该第一栅极电极(260)和该第二栅极电极(262)的该第一偏压电压，而配置该硅衬底(104)成为单一顺向偏压二极管。
19.一种操作器件(400)的方法，该器件包括被保护而免于静电释放事件的电路(400)、偏压电路(470)以及包括硅衬底(104)的静电释放保护器件(450)，该硅衬底包括：第一导电率类型二极管区域(116)，设置于该硅衬底(104)内；第一阱器件区域(115)，设置于该硅衬底(104)内与该第一导电率类型二极管区域(116)串联；分隔区域(119)，设置于该硅衬底(104)内与该第一阱器件区域(115)串联；第二阱器件区域(117)，设置于该硅衬底内与该分隔区域(119)串联；第二导电率类型二极管区域(118)，设置在该硅衬底(104)内，其中，该第二导电率类型二极管区域(118)设置在该硅衬底(104)内与该第二阱器件区域(117)串联；第一栅极电极(460)，设置在该硅衬底(104)的该第一阱器件区域(115)之上；以及第二栅极电极(462)，设置在该硅衬底(104)的该第二阱器件区域(117)之上，该方法包括：
响应于该静电释放事件，经由该偏压电路(470)，施加第一偏压电压到该第一栅极电极(460)与该第二栅极电极(462)，以配置该硅衬底(104)成为顺向偏压二极管。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/771,565 US8013393B2 (en) | 2007-06-29 | 2007-06-29 | Electrostatic discharge protection devices |
| US11/771,565 | 2007-06-29 | ||
| PCT/US2008/007975 WO2009005695A1 (en) | 2007-06-29 | 2008-06-26 | Electrostatic discharge protection devices and methods for fabricating semiconductor devices including the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101720505A true CN101720505A (zh) | 2010-06-02 |
Family
ID=39689213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200880022756A Pending CN101720505A (zh) | 2007-06-29 | 2008-06-26 | 静电释放保护器件及制造包含静电释放保护器件的半导体器件的方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US8013393B2 (zh) |
| EP (1) | EP2160763A1 (zh) |
| JP (1) | JP5389022B2 (zh) |
| KR (1) | KR20100056444A (zh) |
| CN (1) | CN101720505A (zh) |
| TW (1) | TW200915537A (zh) |
| WO (1) | WO2009005695A1 (zh) |
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| CN106663657B (zh) * | 2014-07-25 | 2020-09-18 | 索尼半导体解决方案公司 | 静电保护器件和静电保护电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2009005695A1 (en) | 2009-01-08 |
| US20090001472A1 (en) | 2009-01-01 |
| KR20100056444A (ko) | 2010-05-27 |
| JP5389022B2 (ja) | 2014-01-15 |
| TW200915537A (en) | 2009-04-01 |
| US8013393B2 (en) | 2011-09-06 |
| JP2010532566A (ja) | 2010-10-07 |
| EP2160763A1 (en) | 2010-03-10 |
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