KR20100056444A - 정전 방전 보호 디바이스 및 정전 방전 보호 디바이스를 포함하는 반도체 디바이스 제조 방법 - Google Patents

정전 방전 보호 디바이스 및 정전 방전 보호 디바이스를 포함하는 반도체 디바이스 제조 방법 Download PDF

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스테펜 비베
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements

Abstract

반도체 디바이스(150) 제조 방법이 개시된다. 제 1 게이트 전극(160) 및 제 2 게이트 전극(162)이 실리콘 기판(104)의 제 1 부분(114) 위에 형성된다. 제 1 전도성 타입의 이온들이 실리콘 기판(104)의 제 2 부분(116) 내에 주입되어, 실리콘 기판(104) 내에 제 1 전도성 타입의 다이오드 영역(116)을 정의하고, 제 2 전도성 타입의 이온들이 실리콘 기판(104)의 제 3 부분(118) 내에 주입되어, 실리콘 기판(104) 내에 제 2 전도성 타입의 다이오드 영역(118)을 정의한다. 상기 제 1 전도성 타입의 이온들을 주입하는 단계와 상기 제 2 전도성 타입의 이온들을 주입하는 단계중 하나의 단계 동안, 실리콘 기판(104)의 제 1 부분(114) 내에 분리 영역(119)을 정의하기 위해 상기 제 1 부분(114)의 적어도 일부(119) 내에 이온들이 주입된다. 상기 분리 영역(119)은 상기 제 1 부분(114)을 제 1 웰 디바이스 영역(115) 및 제 2 웰 디바이스 영역(117)으로 분리하고, 상기 분리 영역(119)은 상기 제 1 웰 디바이스 영역(115)과 상기 제 2 웰 디바이스 영역(117) 사이에 직렬로 형성된다.

Description

정전 방전 보호 디바이스 및 정전 방전 보호 디바이스를 포함하는 반도체 디바이스 제조 방법{ELECTROSTATIC DISCHARGE PROTECTION DEVICES AND METHODS FOR FABRICATING SEMICONDUCTOR DEVICES INCLUDING THE SAME}
본 발명은 정전 방전(electrostatic discharge; ESD)으로부터의 회로들을 보호, 정전 방전 보호 디바이스들 및 이러한 정전 방전 보호 디바이스들을 포함하는 반도체 디바이스들을 제조하는 방법에 관한 것이다.
반도체 기술이 130nm와 90nm을 넘어 65nm, 45nm, 32nm, 그리고 그 이상으로 발전함에 따라, 입/출력(I/O) 패드들과 이들의 로컬 클램프(local clamp)들 및 서플라이 클램프(supply clamp)들에 대한 정전 방전(ESD) 보호는 더욱 더 어려워지고 있다. 이는 벌크 기술보다 더 바람직한 것으로 기대되는 SOI(silicon-on-insulator) 기술에 대해 특히 그러하다.
정전 방전(ESD)이란 반도체 구조에 많은 양의 전류가 공급되는 짧은 시간 동안의 전류의 전기적 방전 형상을 말한다. ESD 이벤트 동안, ESD 보호 디바이스는 반도체 구조를 보호한다. 이상적인 ESD 보호 디바이스는 정상적인 회로 동작 동안에는 개방 회로(open circuit)처럼 동작하지만, ESD의 경우 단락 회로(short circuit)처럼 동작하는데, 이는 ESD 이벤트에 의해 야기되는 전류를 보호되는 반도체 구조로부터 멀리 션트(shunt)시킨다. 실제적인 응용에서는 이러한 이상적인 작동이 가능하지 않기는 하지만, 이러한 작동과 거의 비슷한 ESD 보호 디바이스들이 있다.
오늘날의 ESD 보호 디바이스는 몇 가지 단점들을 갖는다. 예를 들어, 몇몇 ESD 보호 디바이스들은 이들이 높은 누설 전류 및 높은 용량성 부하 문제를 겪기 때문에 적합하지 않다.
따라서, 낮은 누설 전류 및 낮은 용량성 부하를 나타내는 ESD 보호 디바이스를 제공하는 것이 바람직하다. 또한, 디바이스를 크기를 줄일 수 있는 ESD 보호 디바이스를 제공하는 것이 바람직하다. 또한, 개선된 ESD 보호 디바이스를 사용하여 ESD 이벤트로부터 반도체 구조를 보호하는 방법을 제공하는 것이 바람직하다. 또한, 통상의 FED(field effect diode) 제조 방법들과 관련된 엄격한 제조 상의 제약들을 줄이거나 없애는 ESD 보호 디바이스를 제조하는 방법을 제공하는 것이 바람직하다. 또한, 본 발명의 다른 바람직한 특징들 및 특성들은 본 발명의 이러한 배경 기술 및 첨부 도면들과 함께 설명되는 하기의 발명의 상세한 설명 및 청구항들로부터 명백해질 것이다.
본 발명의 예시적인 실시예에 따르면, 디바이스가 제공된다. 이 디바이스는 실리콘 기판, 제 1 게이트 전극 및 제 2 게이트 전극을 포함한다. 제 1 전도성 타입의 다이오드 영역이 실리콘 기판 내에 배치된다. 제 1 웰 디바이스 영역이 제 1 전도성 타입의 다이오드 영역과 직렬로 실리콘 기판 내에 배치된다. 분리 영역이 제 1 웰 디바이스 영역과 직렬로 실리콘 기판 내에 배치된다. 제 2 웰 디바이스 영역이 분리 영역과 직렬로 실리콘 기판 내에 배치된다. 제 2 전도성 타입 다이오드 영역이 실리콘 기판 내에 배치된다. 제 2 전도성 타입 다이오드 영역이 제 2 웰 디바이스 영역과 직렬로 실리콘 기판 내에 배치된다. 제 1 게이트 전극이 실리콘 기판의 제 1 웰 디바이스 영역 위에 배치되고, 제 2 게이트 전극이 실리콘 기판의 제 2 웰 디바이스 영역 위에 배치된다.
본 발명의 다른 예시적인 실시예에 따르면, 반도체 디바이스 제조 방법이 제공된다. 이 방법에 따르면, 제 1 게이트 전극 및 제 2 게이트 전극이 실리콘 기판의 제 1 부분 위에 형성되고, 제 1 전도성 타입의 이온들이 실리콘 기판의 제 2 부분 내에 주입되어, 실리콘 기판 내에 제 1 전도성 타입 다이오드 영역을 정의한다. 제 2 전도성 타입의 이온들이 실리콘 기판의 제 3 부분 내에 주입되어, 실리콘 기판 내에 제 3 전도성 타입 다이오드 영역을 정의한다. 제 1 전도성 타입의 이온들을 주입하는 단계와 제 2 전도성 타입의 이온들을 주입하는 단계들중 하나 동안, 이온들은 또한 제 1 부분의 적어도 일부 내에도 주입되어, 제 1 부분 내에 분리 영역을 정의한다. 이러한 분리 영역은 제 1 부분을 제 1 웰 디바이스 영역 및 제 2 웰 디바이스 영역으로 분리한다. 이러한 분리 영역은 제 1 웰 디방스 영역과 제 2 웰 디바이스 영역 사이에 직렬로 형성된다.
본 발명에 의하면, 정전 방전 보호 디바이스를 제공함에 있어 많은 양의 누설전류와 고 용량성 부하에 강하고, 소자의 크기를 줄일 수 있는 효과가 있다.
이하, 본 발명은 도면들을 참조하여 설명될 것이며, 도면들에서 동일한 참조 부호는 동일한 요소를 나타낸다.
도 1-9는 본 발명의 다양한 실시예에 따른 ESD 보호 디바이스들 및 그 제조 방법을 위한 단계들을 단면도의 형태로 도시한다.
도 10은 도 9의 ESD 보호 디바이스를 구현하는 입/출력(I/O) 회로의 개략적인 회로도이다.
도 1-3 및 도 11-16은 본 발명의 다른 예시적인 실시예에 따른, ESD 보호 디바이스 및 그 제조를 위한 방법 단계들을 단면도의 형태로 도시한다.
도 17은 도 16의 ESD 보호 디바이스를 구현하는 입/출력(I/O) 회로의 개략적인 회로도이다.
하기의 상세한 설명은 단지 예시적인 것으로서, 본 발명 또는 발명의 응용 및 용도를 한정하는 것으로 의도되지 않는다. 여기에서 이용되는 용어 "예시적인"은 "실례, 사례 또는 예증으로서 기능함"을 나타낸다. 본원에서 "예시적인 것"으로서 설명되는 임의의 실시예가 반드시 다른 실시예들 보다 바람직하거나 유익한 것으로서 해석되지는 않는다. 하기 설명되는 모든 구현들은 당업자들이 본 발명을 실시 또는 이용할 수 있도록 제공되는 예시적인 구현들이며, 청구항에 의해 정의되는 본 발명의 범위를 제한하는 것으로 의도되지 않는다. 또한, 상기 기술 분야, 배경 기술, 간단한 요약 또는 하기의 상세한 설명에서 제시되는 임의의 표현된 또는 내제된 이론에 의해 본 발명을 제한하는 것으로 의도되지 않는다.
도 1-9는 본 발명의 다양한 예시적인 실시예에 따른 ESD 보호 디바이스(150) 및 그 제조를 위한 방법 단계들을 단면도로 도시한다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 제조는 FED(field effect diode)들이 제조될 반도체 구조(102)를 제공하는 것으로 시작된다. 상기 반도체 구조(120)는 벌크(bulk) 반도체 물질 또는 도 1의 실시예에 도시한 SOI(semiconductor-on-insulator) 구조(102)가 될 수 있다. 도 1에 도시된 SOI 구조는 매립된 산화물 절연층(106) 위에 배치되거나 또는 그 위에 놓여지는 적어도 하나의 얇은 반도체 물질층(104)을 포함하며, 상기 산화물 절연층(106)은 캐리어 웨이퍼 또는 기판(108)에 의해 지지되며, 이에 따라 매립된 산화물 절연층(106)은 캐리어 웨이퍼(108)와 반도체층(104) 사이에 배치되게 된다. 상기 반도체층(104)은 얇은 실리콘층, 게르마늄층, 갈륨 비소층(galium arsenide layer), 또는 다른 반도체 물질들이 될 수 있다. 본 발명에 따른 일 실시예에서, 상기 반도체 물질층(104)은 매립된 산화물 절연층(106) 상의 얇은 단결정 실리콘층을 포함한다. 이러한 얇은 실리콘층은 비교적 순수한 실리콘 물질, 또는 붕소, 인 및 비소와 같은 불순물 도펀트 요소들로 도핑된 실리콘 물질층이 될 수 있다. 일 실시예에서, 매립된 산화물 절연층(106)은, 예를 들어 실리콘 이산화물층이 될 수 있는데, 이는 바람직하게는 약 50-200nm의 두게를 갖는다. 상기 얇은 실리콘층은 바람직하게는 제곱 당 적어도 약 1-35Ω의 저항을 갖는다.
일 실시예에서, 반도체층(104)의 영역(114)은 붕소와 같은 P-타입 전도성 결정 불순물로 약하게 선택적으로 도핑될 수 있다. 본 발명의 예시적인 실시예에서, P-웰 디바이스 영역(115, 117)은 약 1×1016 cm- 3내지 약 5×1018 cm-3의 농도로 유사한 도펀트로 도핑된다. 이하 설명되는 바와 같이, 영역(114)은 궁극적으로 P-웰 디바이스 영역(115, 117)을 형성하는 데에 이용되며, 상기 P-웰 디바이스 영역들(115, 117)의 도핑은 ESD 보호 디바이스(150)의 반도체 물질층(104)에 걸쳐서 발생하는 비 기생(non-parasitic) 누설 전류의 전도성 및 임피던스를 결정한다.
도 2에 도시된 바와 같이, 게이트 절연 물질층(164, 166)이 반도체층(104) 위에 형성되고, 게이트 전극(160, 162)들이 이러한 게이트 절연 물질층(164, 166) 위에 형성된다. 이러한 게이트 절연 물질층(164, 166)은 열 성장된 실리콘 이산화물층이 되거나, 또는 대안적으로는 실리콘 산화물, 실리콘 질화물과 같은 증착된 절연체, 또는 실리콘 이산화물에 대해 하이(high) 유전 상수(k)를 갖는 고 유전 상수(k) 유전체 물질이 될 수 있다. "높은 유전 상수(k)" 물질들의 예들로는, 하프늄과 지르코늄 실리케이트들, 및 이들의 산화물(산화 하프늄(HfO2), 하프늄 실리케이트(HfSiO) 등을 포함하지만, 오직 이것들로만 한정되지 않는다)이 있다. 증착되는 절연체들은, 예를 들어 화학 기상 증착(CVD), 저압 화학 기상 증착(LPCVD), 플라즈마 엔헨스드 화학 기상 증착(PECVD), 또는 원자층 증착(atomic layer deposition, ALD)에 의해 증착될 수 있다. 게이트 절연층(164, 166)은 바람직하게는 약 1-10nm의 두께를 갖지만, 실제 두께는 구현되는 회로에 기초하여 결정될 수 있다. 상기 게이트 전극들(160, 162)은, 금속 또는 다결정 실리콘의 층, 바람직하게는 도핑되지 않는 다결정 실리콘의 층을 증착하고, 패터닝하고 식각함으로써 형성될 수 있다. 다결정 실리콘은, 예를 들어 LPCVD와 같은 CVD 반응에서 시레인(SiH4)의 환원(reduction)에 의해 증착될 수 있다.
게이트 전극들(160, 162)이 형성된 후, 도 3에 도시된 바와 같이, 게이트 전극(160, 162)의 측벽들에 측벽 스페이서들(180, 182)이 형성된다. 이러한 측벽 스페이서들(180, 182)은, 실리콘 산화물 그리고/또는 실리콘 질화물과 같은 절연 물질층을 증착한 다음, 예를 들어 반응성 이온 식각(RIE)에 의해, 상기 절연 물질층을 이방성으로 식각함으로써 형성된다. 실리콘 이산화물 및 실리콘 질화물은, 예를 들어 CHF3, CF4 또는 S6F 화학 작용으로 식각될 수 있다. 반도체층(104)의 부분들 또는 영역들은 게이트 구조들(160, 164, 180 및 162, 166, 182)에 의해 덮여지게 되며, 이에 따라 이러한 영역들은 P-타입 반도체 물질(114)로서 남게 된다.
도 4에 도시된 바와 같이, 마스킹층(이는, 예를 들어 포토레지스트층이 될 수 있다)이 도포되고 패터닝되어, 반도체층(104)의 일부분을 노출시키고, 반도체층(104)의 다른 영역들은 덮는다. 본 실시예에서, 패터닝된 마스크 물질층(130)이, 제 2 게이트 구조(162, 166, 182), 및 궁극적으로 N+-타입 캐소드 영역(118)을 형성하는 데에 이용되는 기판의 제 1 부분 위에 놓여진다.
패터닝된 마스크 물질층(130)을 이온 주입 마스크로서 이용하여, 반도체층(104)의 노출된 부분들은, 화살표들로 나타낸 바와 같이, P-타입 전도성 결정 불순물들로 불순물 도핑되어, 도 5에 도시한 바와 같이 고농도로 도핑된 P+-타입 애노드 영역(116) 및 고농도로 도핑된 P+-타입 분리 영역(119)을 생성한다. 고농도로 도핑된 P+-타입 분리 영역(119)은 게이트 전극(160, 162) 사이에 있는 P-웰 디바이스 영역(114)의 일부 내에 형성된다. 일 실시예에서, P+-타입 분리 영역(119)은 P-웰 디바이스 영역(114)을 통해 매립된 산화물층(106)까지 연장된다. 고농도로 도핑된 P+-타입 분리 영역(119)을 생성함으로써, P-웰 디바이스 영역(114)은 제 1 P-웰 디바이스 영역(115) 및 제 2 P-웰 디바이스 영역(117)으로 분리된다. 불순물 도핑은, 보론과 같은 도펀트 이온들을 주입하고 이후 (선택적으로) 열 어닐링함으로써 이루어질 수 있다. P+-타입 영역들은, P-웰 디바이스 영역들(115, 117)의 도핑 농도 보다 높은 도핑 농도를 갖는 영역들이다. 본 발명에 따른 예시적인 실시예에서, P+-타입 애노드 영역 및 P+-타입 분리 영역(119)은 적절한 도펀트로 약 1020 내지 약 1021cm-3의 농도로 도핑된다.
고농도로 도핑된 P+-타입 분리 영역(119)은 장벽(barrier)의 역할을 하는데, 이는 P-웰 디바이스 영역(117)으로부터 P-웰 디바이스 영역(115)을 분리시키고, (게이트 전극들(160, 162)에 인가되는) 바이어스 전압이 다른 게이트 전극들(160, 162) 아래의 영역들에 영향을 미치는 것을 막는다. 이러한 구성은, 고 농도로 도핑된 P+-타입 분리 영역(119)의 전도성에 크게 영향을 미치지 않으면서, 게이트 전극들(160, 162)에 인가되는 바이어스 전압이 디바이스 영역들(115, 117)의 상대적인 전도성을 제어할 수 있게 한다. 분리 영역(119)의 도핑 농도가 높을수록, 바이어스 전압이 게이트 전극(160, 162)에 인가될 때, 고농도로 도핑된 P+-타입 분리 영역(119)을 반전(inversion)되는 것에 더욱 저항력이 생기게 한다(즉, 고농도로 도핑된 P+-타입 분리 영역(119)을 반전시키기가 더 어려워진다).
비록 도시되지는 않았지만, P-타입 전도성 결정 분순물을 주입한 후, 패터닝된 마스크 물질(130)이 제거된다. 도 6에 도시된 바와 같이, 예를 들어 포토레지스트층이 될 수 있는 다른 마스킹 물질층(140)이 도포되고 패터닝되어, 반도체층(104)의 일부분을 노출시키고, 반도체층(104)의 다른 부분들은 덮는다. 본 실시예에서, 패터닝된 마스크층(140)은 제 1 게이트 구조(160, 164, 180), 제 2 게이트 구조(162, 166, 182)의 적어도 일부분, 애노드 영역(116) 및 분리 영역(119) 위에 놓여지며, 이에 따라 애노드 영역(116) 및 분리 영역(119)의 도핑이 이후의 주입 단계들에 의해 변경되지 않는다.
도 7에 도시된 바와 같이, 패터닝된 마스크 물질층(140)을 이온 주입 마스크로서 이용하여, 화살표들로 나타낸 바와 같이, 반도체층(104)이 N-타입 전도성 결정 불순물들로 불순물 도핑되어, N+-타입 캐소드 영역(118)을 형성할 수 있다. 불순물 도핑은, 인 그리고/또는 비소와 같은 불순물 이온들을 주입한 다음, (선택적으로) 열 어닐링함으로써 이루어질 수 있다. N+-타입 영역은 P-웰 디바이스 영역(115, 117)의 도핑 농도 보다 높은 도핑 농도를 갖는다. 본 발명의 예시적인 일 실시예에서, N+-타입 캐소드 영역은 적절한 도펀트로 약 1020 내지 약 1021cm-3의 농도로 도핑될 수 있다.
도 8에 도시된 바와 같이, N-타입 전도성 결정 분순물들을 주입한 후, 상기 패터닝된 마스크 물질(140)은 제거된다. 도 8의 결과적인 구조(150)는, 예를 들어 급속 열 어닐링(RTA)을 이용하여 어닐링될 수 있는데, 이러한 어닐링에 의해, 도 9에 도시된 바와 같이, 고농도로 도핑된 P+-타입 애노드 영역(116), 고농도로 도핑된 P+-타입 분리 영역(119) 및 N+-타입 캐소드 영역(118) 내의 불순물들은 바깥쪽으로 측면으로 확산된다.
도 9에 나타낸 공정 단계에서, 반도체 기판(104)은 P+-타입 애노드 영역(116), N+-타입 캐소드 영역(118), 및 고농도로 도핑된 P+-타입 분리 영역(119)에 의해 서로 분리되어 있는 한 쌍의 전계 효과 다이오드들(FEDs)을 포함한다. 반도체층(104)의 P+-타입 애노드 영역(116)은 제 1 P-웰 디바이스 영역(115), 고농도로 도핑된 P+-타입 분리 영역(119) 및 제 2 P-웰 디바이스 영역(117)에 의해 N+-타입 캐소드 영역(118)으로부터 분리된다. 각 FED는 P-웰 디바이스 영역(115, 117) 위에 형성된 게이트 전극 구조를 포함하며, 게이트 전극 구조들 각각은 게이트 절연층(164, 166), 이러한 게이트 절연층(164, 166) 위에 있는 게이트 전극(160, 162), 및 게이트 전극(160, 162)의 제 1 측벽 및 제 2 측벽에 인접하는 스페이서들(180, 182)을 포함한다.
비록 도시되지는 않았으나, 디바이스(150)는, 예를 들어 P+-타입 애노드 영역(116), 게이트 전극들(160, 162) 및 N+-타입 캐소드 영역(118) 위에 금속 실리사이드 컨택들을 형성하고, 층간 유전층들을 증착하고, 이러한 층간 유전층들을 평탄화하며, 그리고 유전층을 통해, P+-타입 애노드 영역(116), 게이트 전극들(160, 162) 및 N+-타입 캐소드 영역(118) 위의 실리사이드 컨택들까지 컨택 비아들 또는 개구부들을 식각함으로써 완성될 수 있다. 이후, 컨택 개구부들 내에 형성된 컨택 플러그들에 의해, 그리고 배선 금속 증착 및 패터닝에 의해, P+-타입 애노드 영역(116), 게이트 전극들(160, 162) 및 N+-타입 캐소드 영역(118)에 대한 전기적인 컨택이 형성될 수 있다. 도 9에서, 컨택 플러그들은 참조 부호 192, 194-196으로 표시되어 있다. 궁극적으로, 컨택 플러그(195, 196)은 바이어스 회로(170)에 연결될 수 있는데, 이러한 바이어스 회로는 서로 다른 동작 모드들(ESD 동작 대 비-ESD(non-ESD) 동작) 동안 디바이스(150)의 동작을 제어한다.
바이어스 회로(170)는 게이트 전극들(160, 162)에 인가되는 바이어스 전압을 제어하도록 동작한다. 바이어스 회로(170)가 게이트 전극들(160, 162)에 인가하는 바이어스 전압은 ESD 보호 디바이스(150)가 ESD 이벤트로부터 보호하는 회로의 동작 상태에 의존한다. 게이트 전극들(160, 162)이 어떻게 바이어스되냐에 따라, ESD 보호 디바이스(150)의 반도체층(104)은 P-N 접합들의 다른 배열들을 나타낸다. ESD 보호 디바이스(150)는 노멀리 온 FED(normally-on FED)인데, 이는 정상 동작 동안, ESD 보호 디바이스(150)는 바이어스된 상태로 동작하고, ESD 이벤트 동안에는, ESD 이벤트에 대해 코어 회로(미도시)를 보호하기 위해 바이어싱을 중지한다. 표 1은 ESD 보호 디바이스(150)의 서로 다른 동작 모드들 동안의 동작들을 요약한다.
기판 영역들
116 115 119 117 118 결과
동작
모드
ESD P+ P P+ P N+ 다이오드
정상 P+ N
(반전)		 P+ N
(반전)		 N+ 직렬
다이오드들
정상 회로 동작 또는 ESD 이벤트가 없는 "비-ESD 동작" 동안, 바이어스 회로(170)는 양쪽의 게이트 전극(160, 162)에 높은 양(positive)의 바이어스 전압을 인가함으로써, 먼저 게이트 전극들(160, 162) 바로 아래의 P-웰 디바이스 영역들(115, 117) 내에서 공핍(depletion)을 야기하며, 그리고 높은 바이어스 전압이 증가함에 따라, 궁극적으로 P-웰 디바이스 영역들(115, 117)의 표면 전도성을 반전시킴으로써, P-웰 디바이스 영역들(115, 117)은 N-타입 물질처럼 작용하게 된다. 이에 의해, 반도체층(104)에 걸쳐서 그리고 그 내에서, 직렬의 P+ N P+ N N+ 프로파일이 생기게 된다. 하나의 PN 접합은 P+-타입 애노드 영역(116)과 디바이스 영역(115) 사이에 형성되고, 다른 PN 접합은 디바이스 영역(115)과 고농도로 도핑된 P+-타입 분리 영역(119) 사이에 형성되며, 또 다른 PN 접합은 디바이스 영역(117)과 고농도로 도핑된 P+-타입 분리 영역(119) 사이에 형성된다. ESD 보호 디바이스(150)는 P+-타입 애노드 영역(116)이 N+-타입 캐소드 영역(118)에 대해 양으로 바이어스되도록 구성된다. 이와 같이, 반도체층(104)은 본질적으로, 다른 순방향-바이어스 다이오드(126)와 직렬로 순방향-바이어스 다이오드(124)처럼 구성되며, 그리고 반도체층(104)은 PNPN (SCR) 구조처럼 동작하는데, 그 턴온 전압은 디바이스 영역(115)과 고농도로 도핑된 P+-타입 분리 영역(119) 사이에 형성된 중심 반전 바이어스 PN 접합의 에너지 장벽 높이에 의존한다. ESD 보호 디바이스(150)는 정상 동작 동안 2개의 직렬 다이오드로서 (또는 대안적으로는, PNPN SCR 구조로서) 동작하기 때문에, ESD 보호 디바이스(150)는 비교적 높은 임피던스를 가지며, ESD 보호 디바이스(150)의 반도체 물질층(104)을 가로지르는 비 기생 누설 전류의 도통에 대해 저항성을 갖는다. ESD 보호 디바이스(150)는 다이오드들(124, 126)의 양단에 인가된 전압이 1.4V 이상(각 다이오드(124, 126)에 0.7V가 작용한다)일 때에만 도통되기 시작한다.
ESD 보호 디바이스(150)는 2개의 직렬의 PN 접합을 직렬로 갖기 때문에, ESD 보호 디바이스(150)의 총 캐패시턴스가 감소하게 되는데, 이는 2개의 직렬 다이오드들의 총 캐패시턴스가 이들 각각의 개별적인 것 보다 낮기 때문이다. RF I/O 회로들은 ESD 부하 캐패시턴스에 민감하기 때문에, 정상 동작하에서의 직렬 다이오드들의 낮은 캐패시턴스는 ESD 보호 디바이스(150)로 하여금 고속 또는 I/O 패드들에서 뿐 아니라, 낮은 누설 전류/낮은 전력 패드들에 대해 이용될 수 있게 한다. 정상 동작 동안, ESD 보호 디바이스(150)의 비교적 높은 임피던스는 ESD 보호 디바이스(150)로 하여금 보호되고 있는 코어 회로에 대해 개방 회로(open circuit)처럼 동작하게 한다.
대조적으로, ESD 이벤트가 발생하면, 바이어스 회로(170)은 높은 바이어스 전압을 인가하는 것을 중지하며, 이에 따라 게이트 전극들(160, 162)은 자신들의 바이어스되지 않은 상태로 남게 된다. 즉, "전기적으로 플로팅"된다. 이에 의해, 게이트 전극들(160, 162) 아래의 웰 디바이스 영역들(115, 117)의 표면은 P-타입으로 되돌아오게 되어, 반도체층(104)에 걸쳐서 직렬의 P+ P P+ P N+ 프로파일을 야기하게 된다(즉, 반도체층(104)은 P-웰 디바이스 영역(117)과 N+-타입 캐소드 영역(118) 사이의 접합에서 P+-타입 애노드 영역(116)과 N+-타입 캐소드 영역(118) 사이에 하나의 PN 접합을 갖는다). 따라서, ESD 이벤트 동안, ESD 보호 디바이스(150)는 단일의 순방향-바이어스 다이오드로서 동작하고, ESD 보호 디바이스(150)의 작동 전압(on-voltage)은 약 0.7V로 감소한다. 이에 따라, ESD 이벤트 동안, ESD 보호 디바이스(150)는 비교적 낮은 임피던스를 가지며, ESD 보호 디바이스(150)의 반도체 물질층(104)을 통해 전류의 도통을 가능하게 한다. 하기 설명되는 바와 같이, ESD 보호 디바이스(150)는 ESD 이벤트로부터 야기되는 전류를 단락시켜 접지시킴으로써 코어 회로를 보호하는 단락 회로로서 효과적으로 동작한다.
도 9에 도시된 ESD 보호 디바이스(150)는 대안적인 상보적인 전도성 타입의 실시예에서 제조될 수 있는데, 여기서 시작 기판의 적어도 일부는 인 또는 비소와 같은 N-타입 전도성 결정 불순물들로 가볍게 도핑되며, 이에 따라 N-타입 기판(104)이다. 본 실시예에서, 웰 디바이스 영역들(115, 117)은 N-웰 디바이스 영역들(115, 117)이며, 분리 영역(119)은 N-타입 불순물들로 도핑되어, 고농도로 도핑된 P+-타입 분리 영역(119)을 형성한다. ESD 보호 디바이스(150)는 P+-타입 애노드 영역(116)이 N+-타입 캐소드 영역(118)에 대해 양으로 바이어스되도록 구성된다. 표 2는 기판(104)이 N-타입 기판(104)하고, 영역들(115, 117)이 영역이 N-타입 물질이며, 그리고 분리 영역(119)이 N+-타입 물질일 때, 노멀리 온 FED(150)의 동작을 도시한다.
기판 영역들
116 115 119 117 118 결과
동작
모드
ESD P+ N N+ N N+ 다이오드
정상 P+ P
(반전)		 N+ P
(반전)		 N+ 직렬
다이오드들
정상 회로 동작 동안, 바이어스 회로(170)는 양쪽의 게이트 전극(160, 162)에 높은 음(negative)의 바이어스 전압을 인가함으로써, 먼저 게이트 전극들(160, 162) 바로 아래의 N-웰 디바이스 영역들(115, 117) 내에서 공핍을 야기하며, 그리고 높은 바이어스 전압이 증가함에 따라, 궁극적으로 N-웰 디바이스 영역들(115, 117)의 표면 전도성을 반전시킴으로써, N-웰 디바이스 영역들(115, 117)은 P-타입 물질처럼 작용하게 된다. 이에 의해, 반도체층(104)에 걸쳐서 직렬의 P+ P N+ P N+ 프로파일이 생기게 된다. 하나의 PN 접합은 디바이스 영역(115)과 고농도로 도핑된 N+-타입 분리 영역(119) 사이에 형성되고, 다른 PN 접합은 고농도로 도핑된 N+-타입 분리 영역(119)과 디바이스 영역(117) 사이에 형성되며, 그리고 또 다른 PN 접합은 디바이스 영역(117)과 캐소드 영역(118) 사이에 형성된다. 이와 같이, 정상 동작 동안, 반도체층(104)은 2개의 직렬의 순방향-바이어스 다이오드들처럼 구성되며, ESD 보호 디바이스(150)는 비교적 높은 임피던스를 가짐으로써, ESD 보호 디바이스(150)는 ESD 보호 디바이스(150)의 반도체 물질층(104)을 가로지르는 전류의 도통에 대해 저항성을 갖게 된다. 이와 같이, ESD 보호 디바이스(150)는 보호되는 코어 회로에 대해 개방 회로처럼 효과적으로 동작한다.
대조적으로, ESD 이벤트가 발생하면, 바이어스 회로(170)는 높은 바이어스 전압을 인가하는 것을 중지하며, 이에 따라 게이트 전극들(160, 162)은 자신들의 바이어스되지 않은 상태로 남게 된다. 즉, "전기적으로 플로팅"된다. 이에 의해, 게이트 전극들(160, 162) 아래의 웰 디바이스 영역들(115, 117)의 표면이 N-타입으로 되돌아오게 되어, 반도체층(104)에 걸쳐서 그리고 그 내에서 직렬의 P+ N N+ N N+ 프로파일을 야기하게 된다(즉, 반도체층(104)은 P+-타입 애노드 영역(116)과 N-웰 디바이스 영역(115) 사이에 하나의 PN 접합을 갖는다). 따라서, ESD 이벤트 동안, ESD 보호 디바이스(150)는 단일의 순방향-바이어스 다이오드로서 동작하고, ESD 보호 디바이스(150)의 작동 전압은 약 0.7V로 감소한다. 이에 따라, ESD 이벤트 동안, ESD 보호 디바이스(150)는 비교적 낮은 임피던스를 가지며, ESD 보호 디바이스(150)의 반도체 물질층(104)을 통해 전류의 도통을 가능하게 한다. 이와 같이, ESD 보호 디바이스(150)는 ESD 이벤트로부터 야기되는 전류를 단락시켜 접지시킴으로써 코어 회로를 보호하는 단락 회로로서 효과적으로 동작한다.
이하, 도 10을 참조하여, 로컬 클램핑 회로(local clamping circuit)로서 이용되는 ESD 보호 디바이스의 하나의 구현에 대해 설명한다.
도 10은 ESD 보호 디바이스(250)를 구현하는 I/O 회로(200)의 개략적인 회로도이다. ESD 보호 디바이스(250)는 도 9의 ESD 보호 디바이스(150)와 동일하다. 상기 I/O 회로(200)는 I/O 패드(252), ESD 다이오드(240), ESD 보호 디바이스(250), 바이어스 회로(270), 양의 (VDD) 서플라이 레일(positive (VDD) supply rail)(280), 음의 (VSS) 서플라이 레일(280), ESD 이벤트로부터 보호될 회로(275) 및 서플라이 클램프(supply clamp)(281)를 포함한다.
본 실시예에서, ESD 보호 디바이스(250)는 I/O 패드(252) 상의 전압을 감소시키기 위해 ESD 전류의 로컬 클램핑을 제공하는 로컬 클램핑 회로로서 구현된다. 로컬 클램핑은 ESD 전류가 I/O 패드에서 접지로 션트됨을 의미한다. 다시 말해, 레일에 기반하는 클램핑이 요구되지 않으며, ESD 전류를 서플라이 레일들(280, 290)을 통해 서플라이 클램프(281)로 그리고 다시 접지로 전달할 필요가 없다. 이러한 경우, ESD 보호 디바이스(250)는 I/O 패드(252) 클램핑 전압을 증가시키지 않으면서 적절한 보호를 제공할 수 있으며, 이에 따라 표준의 ESD 보호 디바이스들과 비교하여 더 작은 면적에 구현될 수 있다. 추가적으로 설명하면, ESD 이벤트 동안, 접지로 션트되는 I/O 패드(252)에서의 ESD 전압은 ESD 전류의 경로 내의 요소들의 저항에 의해 결정된다. 로컬 클램핑을 이용하게 되면, ESD 전압은 ESD 보호 디바이스(250)의 저항에 의해서만 결정되는데, 이러한 저항은 그 ESD 보호 디바이스의 폭에 비례한다. 대조적으로, 레일에 기초하는 클램핑 방식에서, ESD 전압은 다이오드를 가로질러 서플라이 레일(280)로의 전압 강하, 서플라이 클램프(281)에 대한 서플라이 레일(280)의 저항 및 접지에 대한 서플라이 클램프(281)의 저항의 합에 의해 결정된다. 두 경우 모두에 있어서, I/O 패드(252)에서 동일한 전압을 얻기 위해, 레일에 기반하는 클램핑 방식의 ESD 보호 디바이스는, 상기 경로에서의 추가적인 저항에을 보상하기 위해, 로컬 클램핑에 대해서 보다 더 넓어야 한다.
상기 설명한 바와 같이, ESD 보호 디바이스(250)는 회로가 정상적인 동작을 하고 있는지, 아니면 ESD 이벤트가 있는 지에 따라, 다르게 동작한다. 회로가 정상적으로 동작할 때, 바이어스 회로(270)(이는 본 실시예에서는 PMOSFET이다)는 ESD 보호 디바이스(250)의 게이트들(260, 262)에 높은 바이어스 전압을 인가한다. 따라서, 정상 동작 동안, ESD 보호 디바이스(250)는 2개의 직렬 다이오드들로서 동작하는데, 이들은 비교적 높은 임피던스를 가지며, ESD 보호 디바이스(250)의 반도체 물질층(104)을 가로질러 전류의 도통에 대해 저항성을 갖는다. 이에 따라, ESD 보호 디바이스(250)는 정상 회로 동작 동안 도통을 시작하지 않는다(즉, 개방 회로로서 보인다). 양의 ESD 이벤트 동안에는, I/O 패드(252)에 높은 전압이 인가되어, 많은 전류가 흐르게 한다. 이러한 높은 전압에 의해, ESD 보호 디바이스(250)는 자신의 바이어스되지 않은 상태로 동작하게 되는데, 이러한 상태에서 ESD 보호 디바이스(250)의 게이트들(260, 262)은 바이어스되지 않는다(즉, ESD 보호 디바이스(250)의 게이트들(260, 262)은 본질적으로 플로팅되거나 접지된다). 이에 따라, 상기 설명한 바와 같이, ESD 보호 디바이스(250)는 비교적 낮은 임피던스를 갖는 단일의 순방향-바이어스 다이오드처럼 동작함으로써, ESD 보호 디바이스(250)의 반도체 물질층(104)을 통한 전류의 도통을 비교적 용이하게 한다. ESD 이벤트에 의해 야기되는 전류는 다이오드의 애노드(292)로부터 다이오드의 캐소드(294)을 통해 접지로 흐른다.
ESD 다이오드(240)는, I/O 패드(252) 상의 전압이 접지 아래로 풀링(pullking)되어 ESD 다이오드(240)를 순방향 바이어스시키는 반대 극성의 상황(즉, 음의 ESD 이벤트) 동안 ESD 보호를 제공하는 데에 이용된다. 이러한 상황에서, ESD 보호 디바이스(250)는 역으로 바이어스되며, 아무것도 하지 않는다.
비록 나타내지는 않았지만, ESD 보호 디바이스(250)는 또한 높은 전압 공급들을 위해 서플라이 클램프(281) 내에서 구현될 수 있다. ESD 보호 디바이스(250)는 ESD 동작 동안 단일의 순방향-바이어스 다이오드로서 동작하기 때문에, 서플라이 클램프(281) 내에서 ESD 보호 디바이스(250)를 이용하게 되면, 서플라이 클램프(281) 내에서 적어도 하나의 다이오드를 제거할 수 있게 됨으로써, 서플라이 클램프의 면적을 25% 내지 50% 만큼 줄일 수 있다. 또한, 서플라이 클램프(281)는 더 적은 수의 다이오드들을 이용하여 구현될 수 있기 때문에, ESD 동작 동안의 서플라이 클램프(281)에 걸친 전압 강하가 통상의 서플라이 클램프들과 비교하여 낮아지거나 감소된다.
도 1-3과 도 11-16은 본 발명의 다른 예시적인 실시예들에 따른 ESD 보호 디바이스(350) 및 그 제조를 위한 방법 단계들을 단면도로 도시한다.
도 1-3은 위에서 이미 설명되었는바, 간결성을 위해서 다시 설명하는 것을 생략한다. 도 11에 도시된 바와 같이, 예를 들어 포토레지스트층이 될 수 있는 마스킹 물질층(330)이 도포되고 패터닝되어, 반도체층(104)의 일부분을 노출시키고, 반도체층(104)의 다른 부분들은 덮는다. 본 실시예에서, 패터닝된 마스크 물질(330)은 제 1 게이트 구조(160, 164, 180)의 적어도 일부분, 제 2 게이트 구조(162, 166, 182), 및 궁극적으로 N+-타입 캐소드 영역(318)을 형성하는 데에 이용되는 기판의 제 1 부분 위에 놓여진다.
이러한 패터닝된 마스크 물질층(330)을 이온 주입 마스크로 이용하여, 반도체층(104)의 노출된 부분들은 P-타입 전도성 결정 불순물들로 도핑되어, 도 12에 도시된 바와 같은 고농도로 P+-타입 애노드 영역(316)을 생성한다. 본 발명의 예시적인 실시예에서, 불순물 도핑은 도 5와 관련하여 상기 설명한 바와 같이 이루어질 수 있다.
P-타입 전도성 결정 불순물들을 주입한 후, 패터닝된 마스크 물질(330)은 제거되며, 도 13에 도시된 바와 같이, 예를 들어 포토레지스트층이 될 수 있는 다른 마스킹 물질층(340)은 도포되고 패터닝되어, 반도체층(104)의 일부분을 노출시키고 반도체층(104)의 다른 부분들은 덮는다. 본 실시예에서, 패터닝된 마스크 물질층(340)은 고농도로 도핑된 P+-타입 애노드 영역(316) 및 제 1 게이트 구조(160, 164, 180)의 적어도 일부 위에 놓여지며, 이에 따라 이후의 주입 단계들 동안, 고농도로 도핑된 P+-타입 애노드 영역(316)의 도핑이 변경되지 않는다.
이러한 패터닝된 마스크 물질층(330)을 이온 주입 마스크로서 이용하여, 반도체층(104)의 노출된 부분들이 N-타입 전도성 결정 분순물들로 불순물 도핑됨으로써, 도 14에 도시된 바와 같이, 고농도로 도핑된 N+-타입 캐소드 영역(318) 및 고농도로 도핑된 N+-타입 분리 영역(319)을 생성한다. 본 발명의 예시적인 실시예에서, 불순물 도핑은 도 7과 관련하여 상기 설명한 바와 같이 이루어질 수 있다. 고농도로 도핑된 N+-타입 분리 영역(319)은 게이트 전극들(160, 162) 사이에 있는 P-웰 디바이스 영역(114)의 일부분 내에 형성된다. 고농도로 도핑된 N+-타입 분리 영역(319)을 생성함으로써, P-웰 디바이스 영역(114)은 제 1 P-웰 디바이스 영역(115) 및 제 2 P-웰 디바이스 영역(117)으로 나뉜다. 일 실시예에서, N+-타입 분리 영역(319)은 P-웰 디바이스 영역(114)을 통해 매립된 산화물층(106)까지 연장된다. 고농도로 도핑된 N+-타입 분리 영역(319)은 장벽의 역할을 하는 바, 이러한 장벽은 P-웰 디바이스 영역(117)으로부터 P-웰 디바이스 영역(115)을 분리하고, (게이트 전극들(160, 162)에 인가되는) 바이어스 전압이 다른 게이트 전극(160, 162) 아래에 있는 영역들에 영향을 미치는 것을 막는다. 이러한 구성은, 고농도로 도핑된 N+-타입 분리 영역(319)의 전도성에 큰 영향을 미치지 않으면서, 게이트 전극들(160, 162)에 인가된 바이어스 전압이 영역들(115, 117)의 상대적인 전도성을 제어할 수 있게 한다. 분리 영역(319)의 N+ 도핑 농도가 높을수록, 바이어스 전압이 게이트 전극(160, 162)에 인가될 때, 분리 영역(119)을 반전되는 것에 더욱 저항력이 생기게 한다(즉, 고농도로 도핑된 N+-타입 분리 영역(119)을 반전시키기가 더 어려워진다).
도 15에 도시된 바와 같이, N-타입 전도성 결정 불순물들을 주입한 후, 패터닝된 마스크 물질(340)이 제거된다. 도 14의 결과적인 구조(350)는, 예를 들어 급속 열 어닐링(RTA)을 이용하여 (선택적으로) 어닐링될 수 있는데, 이러한 어닐링에 의해, 도 16에 도시된 바와 같이, 고농도로 도핑된 P+-타입 애노드 영역(116), 고농도로 도핑된 N+-타입 분리 영역(119) 및 N+-타입 캐소드 영역(118) 내에서 도펀트들이 바깥쪽으로 측면 확산된다.
도 16에 나타낸 공정 단계에서, ESD 보호 디바이스(350)의 단면 구조는, 분리 영역(319)에 이용되는 물질의 도핑이 다르고, 이에 따라 "노멀리 오프(normally-off)" 인핸스드 전계 효과 다이오드(FED)로서 동작하는 것을 제외하고는, 도 9의 ESD 디바이스(150)와 동일하다. 반도체 기판(104)은 P+-타입 애노드 영역(316) 및 N+-타입 캐소드 영역(318)을 포함한다. 반도체 기판(104)의 P+-타입 애노드 영역(316)은 제 1 P-웰 디바이스 영역(115), 고농도로 도핑된 N+-타입 분리 영역(319) 및 제 2 P-웰 디바이스 영역(117)에 의해 N+-타입 캐소드 영역(318)으로부터 분리된다. 게이트 전극 구조는 각각의 P-웰 디바이스 영역(115, 117) 위에 형성되는 바, 각각의 게이트 전극 구조들은 게이트 절연층(164, 166)과, 이러한 게이트 절연층(160, 162) 위에 있는 게이트 전극(160, 162)과, 그리고 이러한 게이트 전극(160, 162)의 제 1 측벽 및 제 2 측벽에 인접하는 스페이서들(180, 182)을 포함한다.
비록 나타내지는 않았지만, 상기 디바이스(350)는 도 9와 관련하여 상기 설명한 바와 같이 완료될 수 있다. 도 16에서 컨택 플러그들은 참조 부호 192, 194-196으로 표시되었다. 컨택 플러그들(195, 196)은 궁극적으로 서로 다른 동작 모드들(즉, ESD 동작 대 비-ESD 동작) 동안 디바이스(350)의 동작을 제어하는 바이어스 회로(170)에 연결될 수 있다.
바이어스 회로(170)는 게이트 전극들(160, 162)에 인가되는 바이어스 전압을 제어하도록 동작한다. 바이어스 회로(170)가 게이트 전극들(160, 162)에 인가하는 바이어스 전압은 ESD 보호 디바이스(350)가 ESD 이벤트로부터 보호하는 회로의 동작 상태에 의존한다. 게이트 전극들(160, 162)이 어떻게 바이어스되느냐에 따라, ESD 보호 디바이스(350)의 반도체층(104)은 PN 접합의 다른 배열들을 나타낸다. ESD 보호 디바이스(350)는 노멀리 오프(normally-off) 엔핸스드 전계 효과 다이오드(FED)인데, 이는 정상 동작 동안, ESD 보호 디바이스(350)는 자신의 보통의 바이어스되지 않은 상태로 동작하고, ESD 이벤트 동안에는, ESD 보호 디바이스(350)의 바이어싱이 ESD 이벤트에 대해 코어 회로(미도시)를 보호함을 의미한다. 표 3은 분리 영역(319)이 N+-타입 물질일 때, ESD 보호 디바이스(350)(또는 "노멀리 오프 엔핸스드 EFD")의 서로 다른 동작 모드들 동안의 동작을 요약한다.
기판 영역들
316 115 319 117 318 결과
동작
모드
ESD P+ N
(반전)		 N+ N
(반전)		 N+ 다이오드
정상 P+ P
 N+ P
 N+ 직렬
다이오드들
정상 회로 동작 또는 "비-ESD 동작" 동안, 바이어스 회로(170)는 바이어스 전압을 인가하지 않기 때문에, 게이트 전극들(160, 162)은 바이어스되지 않거나, "전기적으로 플로팅"된다. 이에 의해, 게이트 전극들(160, 162) 아래의 웰 디바이스 영역들(115, 117)이 P-타입으로 남게됨으로써, 반도체층(104)을 가로질러 직렬의 P+ P N+ P N+ 프로파일이 생기게 한다. 하나의 PN 접합이 디바이스 영역(115)과 고농도로 도핑된 N+-타입 분리 영역(318) 사이에 형성되고, 다른 PN 접합이 디바이스 영역(117)과 고농도로 도핑된 P+-타입 분리 영역(319) 사이에 형성되며, 또 다른 PN 접합이 디바이스 영역(117)과 고농도로 도핑된 N+-타입 캐소드 영역(318) 사이에 형성된다. ESD 보호 디바이스(150)는 P+-타입 애노드 영역(316)이 N+-타입 캐소드 영역(318)에 대해 양으로 바이어스되도록 구성된다. 이와 같이, 정상 동작 동안, 반도체층(104)은 다른 순방향-바이어스 다이오드(126)와 직렬로 순방향-바이어스 다이오드(124)처럼 구성되고, 반도체층(104)은 PNPN (SCR) 구조처럼 동작하는 바, 그 턴온 전압은 디바이스 영역(115)과 고농도로 도핑된 P+-타입 분리 영역(119) 사이에 형성되는 중심의 반전 바이어스 PN 접합의 에너지 장벽 높이에 의존한다. ESD 보호 디바이스(150)는 정상 동작 동안 2개의 직렬 다이오드들 (또는 대안적으로는 PNPN SCR 구조로서) 동작하기 때문에, ESD 보호 디바이스(350)는 비교적 높은 임피던스를 가지며, ESD 보호 디바이스(350)의 반도체 물질층(104)을 가로질러 이루어지는 전류의 도통을 방해한다. 상기 설명한 바와 같이, ESD 보호 디바이스(350)는 고속 또는 RF I/O 패드들에서 뿐 아니라, 낮은 누설 전류/낮은 전력 패드들에 대해서도 이용될 수 있다. ESD 보호 디바이스(350)는 보호되는 코어 회로에 대해 개방 회로처럼 효과적으로 작동한다.
대조적으로, ESD 이벤트가 발생하면, 바이어스 회로(170)는 게이트 전극들(160, 162)에 높은 양의 바이어스 전압을 인가함으로써, 게이트 전극들(160, 162) 아래의 P-웰 디바이스 영역들(115, 117)의 공핍을 야기하며, 높은 바이어스 전압이 증가할수록, 궁극적으로 P-웰 디바이스 영역들(115, 117)의 표면 전도성을 반전시키며, 결과적으로 P-웰 디바이스 영역들(115, 117)이 N-타입 물질처럼 동작하게 된다. 이에 의해, 반도체층(104)을 가로질러 직렬의 P+ N N+ N N+ 프로파일이 생기게 함으로써, 반도체층(104)은 N-웰 디바이스 영역(115)과 P+-타입 애노드 영역(316) 사이에 하나의 PN 접합을 갖게 된다. 따라서, ESD 이벤트 동안, ESD 보호 디바이스(350)는 단일의 순방향-바이어스 다이오드로서 동작하며, ESD 보호 디바이스(350)의 작동 전압은 약 0.7V 정도로 감소된다. 이에 따라, ESD 이벤트 동안, ESD 보호 디바이스(350)의 반도체 물질층(104)을 통해 전류가 도통되게 하는 것이 비교적 용이하며, 이에 따라 ESD 보호 디바이스(350)는 ESD 이벤트로부터 야기되는 전류를 접지로 단락시킴으로써 코어 회로를 보호하는 단락 회로로서 효과적으로 동작하게 된다.
도 15에 도시된 디바이스(350)는 대안적인 상보형 전도성-타입의 실시예로서, 시작 기판(starting substrate)은 N-타입 전도성 결정 분순물로 가볍게 도핑된 것이며, 따라서 N-타입 기판이다. 본 실시예에서, 웰 디바이스 영역(115, 117)은 N-웰 디바이스 영역(115, 117)이며, 분리 영역(319)은 P-타입 불순물로 도핑되어 고농도로 도핑된 P+-타입 분리 영역(319)를 형성한다. ESD 보호 디바이스(350)는 P+-타입 애노드 영역(316)이 N+-타입 캐소드 영역(318)에 대해 양으로 바이어스되도록 구성된다. 표 4는 기판(104)이 N-타입 기판이고, 영역(115, 117)이 N-타입 물질이고, 분리 영역(319)이 고농도로 도핑된 P+-타입 물질인, 노멀리 오프 FED(350)의 동작을 보여준다.
기판영역
316 115 319 117 318 결과
동작
모드
ESD P+ P
(반전)		 P+ P
(반전)		 N+ 다이오드
정상 P+ N
 P+ N
 N+ 직렬
다이오드들
정규 회로 동작 또는 ESD 이베트가 없는 "비-ESD 동작" 중에, 바이어스 회로(170)는 바이어스 전압을 인가하지 않기 때문에, 게이트 전극(160, 162)은 바이어스되지 않거나 "전기적으로 플로팅"된다. 이는 게이트 전극(160, 162) 아래의 웰 디바이스 영역들(115, 117)이 N-타입으로 유지되게 하여, 결과적으로, 반도체층(104)에 걸쳐 일련의 P+ N P+ N N+의 프로파일을 갖게 한다. P+-타입 애노드 영역(316)과 N-타입 디바이스 영역(115) 사이에 하나의 PN 접합이 생성되고, N-타입 디바이스 영역(115)과 고농도로 도핑된 P+-타입 분리 영역(319) 사이에 또 다른 PN 접합이 형성되는 한편, 디바이스 영역(117)과 고농도로 도핑된 P+-타입 분리 영역(319) 사이에 또 다른 PN 접합이 형성된다. 따라서, 반도체층(104)은 순방향-바이어스(forward-biased) 다이오드(324)가 또 다른 순방향-바이어스 다이오드(326)와 직렬로 연결된 것과 같이 구성된다. ESD 보호 디바이스(350)의 임피던스는 상대적으로 높기 때문에, ESD 보호 디바이스(350)는 ESD 보호 디바이스(350)의 반도체 물질층(104)에 흐르는 전류의 전도에 대해 저항력이 있게 된다. 따라서, ESD 보호 디바이스(350)은 보호되고 있는 코어 회로에 대해 효과적으로 개방 회로처럼 동작한다.
반대로, ESD 이벤트가 발생하는 경우, 바이어스 회로(170)는 게이트 전극들(160, 162) 모두에 높은 음의 바이어스 전압을 인가하며, 이는 먼저 상기 게이트 전극(160, 162) 아래의 N-웰 디바이스 영역(115, 117)의 공핍을 초래하고, 높은 바이어스 전압이 증가 됨에 따라, 결과적으로, N-웰 디바이스 영역들(115, 117)의 표면의 전도성를 역전시켜 N-웰 디바이스 영역들(115, 117)이 P-타입 물질처럼 동작하게 한다. 이는 결과적으로, 반도체층(104)에 걸친 일련의 P+ N N+ N N+ 프로파일을 야기하며, 따라서 반도체층(104)이 P-웰 디바이스 영역(117)과 N+-타입 캐소드 영역(318) 사이에 하나의 PN 접합을 갖게 한다. 따라서, ESD 이벤트가 발생하는 동안, ESD 보호 디바이스(350)는 순방향-바이어스 다이오드로서 동작하고 ESD 보호 디바이스(350)의 작동 전압은 약 0.7V로 감소한다. 따라서, ESD 이 벤트 동안, ESD 보호 디바이스(350)는 상대적으로 낮은 임피던스를 가지고 ESD 보호 디바이스(350)의 반도체 물질층(104)에 걸쳐 전류가 도통될 수 있게 해주며, 이는 ESD 보호 디바이스(350)가 ESD 이벤트로부터 야기되는 전류를 접지와 단락시킴으로써 코어 회로를 보호하는 단락 회로로서 효과적으로 동작한다는 것을 의미한다.
로컬 클램핑 회로로서 사용되는 ESD 보호 디바이스(350)의 일 실시예가 도 17을 참조하여 하기에 논의될 것이다.
도 17은 ESD 보호 디바이스(450)을 구현하는 입/출력(I/O) 회로(400)의 개략적인 회로도이다. ESD 보호 디바이스(450)는 도 16의 ESD 보호 디바이스(350)와 동일하다. 상술한 바와 같이, I/O 디바이스(400)는 I/O 패드(452), ESD 다이오드(440), ESD 보호 디바이스(450), 바이어스 회로(470), 양전압(VDD) 공급 레일(480), 음전압(VSS) 공급 레일(490), ESD 이벤트로부터 보호될 회로(475), 그리고 공급 클램프(supply clamp)(481)을 포함한다. 이 실시예에서, ESD 보호 디바이스(450)는 상술한 바와 같이, I/O 패드(452)에 대한 로컬 클램핑 회로로서 구현된다.
회로가 정규적으로 동작할 때, 바이어스 회로(470)(본 실시예에서는 인버터임)는 ESD 보호 디바이스(450)의 게이트들(460, 462)에 어떠한 전압도 인가하지 않으며, 따라서 ESD 보호 디바이스(450)가 바이어스되지 않은 상태에서 동작하게 한다. 따라서, 정규 동작중에, ESD 보호 디바이스(450)는 직렬인 두 개의 다이오드처럼 동작한다. 직렬 다이오드들은 상대적으로 높은 임피던스를 가지며, ESD 보호 디바이스(450)에 걸친 전류의 전도에 대해 저항력을 갖는다. 양의 ESD(positive ESD) 이벤트 동안, 높은 전압이 I/O 패드(452)에 인가되며, 이는 큰 전류가 ESD 보호 디바이스(450)를 향하여 흐르게 한다. 양의 ESD 이벤트 동안, I/O 패드(452)에 인가된 높은 ESD 전압은 상기 바이어스 회로(470)로 하여금 높은 바이어스 전압을 ESD 보호 디바이스(450)의 게이트들(460, 462)에 인가하게 한다(즉, I/O 패드(452)에 인가된 높은 전압은 게이트들(460, 462)의 전압을 제어한다.). 따라서, ESD 보호 디바이스(450)는 단일의 순방향-바이어스 다이오드처럼 동작하며, 애노드(492)로부터 캐소드(494)로 그리고 접지로 전류가 흐른다. ESD 보호 디바이스(450)가 단일의 순방향-바이어스 다이오드처럼 동작하기 때문에, ESD 보호 디바이스(450)는 ESD 이벤트 동안 전류를 보다 쉽게 전도할 수 있다.(즉, 효과적으로 단락 회로(short circuit)로서 동작한다.) ESD 다이오드(440)는, I/O 패드 상의 전압이 접지로 풀 다운되고 이것이 ESD 다이오드(440)를 순방향 바이어스되게 하는 역극성(opposite polarity) 상황 중에 사용된다. 이러한 상황에서, ESD 보호 디바이스(450)는 역바이어스(reverse biased)되고 아무런 작용도 하지 않는다. 상술한 바와 같이, ESD 보호 디바이스(450)는 또한 고 전압 공급을 위하여 공급 클램프(481) 내에 구현될 수도 있다.
그러므로, 상이한 I/O 회로들을 사용하여 구현될 수 있는 다수의 ESD 보호 디바이스(또는 "개선된 FED")가 개시되었다. 본 명세서에 개시된 ESD 보호 디바이스들의 다른 실시예들은 다른 공정 집적 기법들에 의해서 구현될 수 있으며, 또한 표준 SOI 제조기술과 호환이 가능하기 때문에, 특별한 마스크 또는 주입이 요구되지 않는다. 상기 ESD 보호 디바이스는 빠른 속도와 적은 누설이 요구되는 SOI 기술에서 제조되는 I/O 회로에 대해 ESD 보호를 제공할 수 있다. 정규 동작 중에, ESD 보호 디바이스는 PNPN 구조의 존재로 인하여 낮은 부하 캐패시턴스 및 낮은 누설을 보여준다. 즉, 두 개의 다이오드가 직렬로 사용되기 때문에, 상기 직렬 결합은 단일의 보호 다이오드보다는 낮은 캐패시턴스를 가진다. 낮은 캐패시턴스는 ESD 보호 디바이스가 고속(예를 들어, 무선-주파수) I/O 패드 및/또는 낮은 누설/ 낮은 전력 I/O 패드와 함께 사용될 수 있게 해준다. ESD 보호 디바이스는 또한 일반적으로 종래의 다이오드 기반의 ESD 보호 디바이스와 관련된 높은 전류 캐리어 성능을 제공한다. ESD 보호 디바이스는 또한 그것의 ESD 동작에 대한 양보없이 ESD 보호 디바이스에 걸리는 임피던스를 조절하기 쉽게 해준다.
SOI 기술을 이용한 종래의 ESD 보호 디바이스는 SOI 다이오드, NMOS 트랜지스터, SCR(silicon controlled rectifiers) 구조를 포함한다. SOI 다이오드 및 SCR 구조는 큰 전류를 처리할 수 있지만, 그것들의 턴온 전압(turn-on voltage)은 제어될 수 없다. NMOS 트랜지스터는 게이트 바이어싱을 이용하여 제어가능한 턴온 전압을 제공하지만, 큰 전류를 처리할 수는 없다. 상술된 ESD 보호 디바이스는 게이트 제어가능한 임피던스를 가지면서 큰 전류를 처리할 수 있는바, 이는 상기 SD 보호 디바이스를 정규 동작 전압의 넓은 범위에 대한 로컬 클램핑에 적합하게 해준다.
상술된 본 발명의 상세한 설명에는 적어도 하나의 예시적인 실시예가 제시되었으나, 다수의 변형예가 존재할 수 있음이 이해되어야 한다. 또한, 예시적인 실시예 또는 예시적인 실시예들은 단지 예시일 뿐이며, 어떠한 식으로도 본 발명의 범위, 적용가능성, 또는 구성을 제한하려 의도된 것이 아님이 이해되어야 한다. 오히려, 상술된 상세한 설명은 당업자에게 본 발명의 예시적인 실시예를 실시하기 위한 편리안 로드맵을 제공할 것이며, 예시적인 실시예들에서 설명된 요소들의 배열 또는 기능에 대해, 첨부의 청구항들 및 그것들의 법률적 등가에서 설명되는 것과 같은 본 발명의 범주로부터 벗어남 없이 다앙한 변경이 이루어질 수 있음이 이해될 것이다.
102: 반도체 구조
106: 산화물 절연층
104: 반도체 물질층
108: 기판
115, 117: P-웰 디바이스 영역
116: P+-타입 애노드 영역
118: N+-타입 캐소드 영역
160, 162: 게이트 전극
164, 166: 게이트 절연 물질층
180, 182: 측벽 스페이서
150: ESD 보호 디바이스

Claims (19)

  1. 반도체 디바이스(150)를 제조하는 방법으로서,
    실리콘 기판(104)을 제공하는 단계와;
    상기 실리콘 기판(104)의 제 1 부분(114) 위에 제 1 게이트 전극(160) 및 제 2 게이트 전극(162)을 형성하는 단계와;
    상기 실리콘 기판(104) 내에 제 1 전도성 타입의 다이오드 영역(116)을 정의하기 위해, 제 1 전도성 타입의 이온들을 상기 실리콘 기판(104)의 제 2 부분(116) 내에 주입하는 단계와;
    상기 실리콘 기판(104) 내에 제 2 전도성 타입의 다이오드 영역(118)을 정의하기 위해, 제 2 전도성 타입의 이온들을 상기 실리콘 기판(104)의 제 3 부분(118) 내에 주입하는 단계와; 그리고
    상기 제 1 전도성 타입의 이온들을 주입하는 단계와 상기 제 2 전도성 타입의 이온들을 주입하는 단계중 하나의 단계 동안, 상기 제 1 부분(114) 내에 분리 영역(119)을 정의하기 위해 상기 제 1 부분(114)의 적어도 일부(119) 내에 이온들을 주입하는 단계를 포함하며,
    여기서, 상기 분리 영역(119)은 상기 제 1 부분(114)을 제 1 웰 디바이스 영역(115) 및 제 2 웰 디바이스 영역(117)으로 분리하고, 상기 분리 영역(119)은 상기 제 1 웰 디바이스 영역(115)과 상기 제 2 웰 디바이스 영역(117) 사이에 직렬로 형성되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 부분(114)의 적어도 일부(119) 내에 이온들을 주입하는 단계는 상기 제 2 부분(116) 내에 상기 제 1 전도성 타입의 이온들을 주입하는 단계 동안 이루어지고,
    상기 제 2 부분(116) 내에 상기 제 1 전도성 타입의 이온들을 주입하는 단계는, 상기 실리콘 기판(104)의 상기 제 1 부분(114)의 적어도 일부(119) 및 상기 제 2 부분(116) 내에 제 1 전도성 타입의 이온들을 주입하여, 상기 제 1 부분 내에 제 1 전도성 타입의 분리 영역(119)을 정의하고, 상기 실리콘 기판(104) 내에 제 1 전도성 타입의 다이오드 영역(116)을 정의하는 단계를 더 포함하며,
    상기 제 1 전도성 타입의 분리 영역(119)은 상기 제 1 부분(114)을 제 1 웰 디바이스 영역(115) 및 제 2 웰 디바이스 영역(117)으로 분리하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 웰 디바이스 영역(115)은 상기 제 1 전도성 타입의 다이오드 영역(116) 및 상기 제 1 전도성 타입의 분리 영역(119)과 직렬로 형성되고, 상기 제 2 웰 디바이스 영역(117)은 상기 제 1 전도성 타입의 분리 영역(119) 및 상기 제 2 전도성 타입의 다이오드 영역(118)과 직렬로 형성되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  4. 제 2 항에 있어서,
    상기 실리콘 기판은(104)은 P-타입 실리콘 물질로 이루어지고, 상기 제 1 전도성 타입은 P+이고, 상기 제 1 웰 디바이스 영역(115)이 제 1 P-웰 디바이스 영역(115)이고, 상기 제 2 웰 디바이스 영역(117)이 제 2 P-웰 디바이스 영역(117)이며, 그리고 상기 제 2 전도성 타입은 N+인 것을 특징으로 하는 반도체 디바이스 제조 방법.
  5. 제 2 항에 있어서,
    상기 실리콘 기판은(104)은 N 타입 실리콘 물질로 이루어지고, 상기 제 1 전도성 타입은 P+이고, 상기 제 1 웰 디바이스 영역(115)이 제 1 N-웰 디바이스 영역(115)이고, 상기 제 2 웰 디바이스 영역(117)이 제 2 N-웰 디바이스 영역(117)이며, 그리고 상기 제 2 전도성 타입은 N+인 것을 특징으로 하는 반도체 디바이스 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 부분(114)의 적어도 일부(119) 내에 이온들을 주입하는 단계는 상기 제 3 부분(118) 내에 상기 제 2 전도성 타입의 이온들을 주입하는 단계 동안 이루어지고,
    상기 제 3 부분(118) 내에 상기 제 2 전도성 타입의 이온들을 주입하는 단계는, 상기 실리콘 기판(104)의 상기 제 1 부분(114)의 적어도 일부(319) 및 제 3 부분(118) 내에 제 2 전도성 타입의 이온들을 주입하여, 상기 제 1 부분(114) 내에 제 2 전도성 타입의 분리 영역(319)을 정의하고, 상기 실리콘 기판(104) 내에 제 2 전도성 타입의 다이오드 영역(318)을 정의하는 단계를 더 포함하며,
    상기 분리 영역(319)은 상기 제 1 부분(114)을 제 1 웰 디바이스 영역(115) 및 제 2 웰 디바이스 영역(117)으로 분리하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 웰 디바이스 영역(115)은 상기 제 1 전도성 타입의 다이오드 영역(116) 및 상기 제 2 전도성 타입의 분리 영역(319)과 직렬로 형성되고, 상기 제 2 웰 디바이스 영역(117)은 상기 제 2 전도성 타입의 분리 영역(319) 및 상기 제 2 전도성 타입의 다이오드 영역(318)과 직렬로 형성되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  8. 제 6 항에 있어서,
    상기 실리콘 기판은(104)은 P-타입 실리콘 물질로 이루어지고, 상기 제 1 전도성 타입은 P+이고, 상기 제 1 웰 디바이스 영역(115)이 제 1 P-웰 디바이스 영역(115)이고, 상기 제 2 웰 디바이스 영역(117)이 제 2 P-웰 디바이스 영역(117)이며, 그리고 상기 제 2 전도성 타입은 N+인 것을 특징으로 하는 반도체 디바이스 제조 방법.
  9. 제 6 항에 있어서,
    상기 실리콘 기판은(104)은 N 타입 실리콘 물질로 이루어지고, 상기 제 1 전도성 타입은 P+이고, 상기 제 1 웰 디바이스 영역(115)이 제 1 N-웰 디바이스 영역(115)이고, 상기 제 2 웰 디바이스 영역(117)이 제 2 N-웰 디바이스 영역(117)이며, 그리고 상기 제 2 전도성 타입은 N+인 것을 특징으로 하는 반도체 디바이스 제조 방법.
  10. 디바이스(200, 400)로서,
    실리콘 기판(104)과, 여기서 상기 실리콘 기판(104)은 상기 실리콘 기판(104) 내에 배치되는 제 1 전도성 타입의 다이오드 영역(116); 상기 실리콘 기판(104) 내에 상기 제 1 전도성 타입의 다이오드 영역(116)과 직렬로 배치되는 제 1 웰 디바이스 영역(115); 상기 실리콘 기판(104) 내에 상기 제 1 웰 디바이스 영역(115)과 직렬로 배치되는 분리 영역(119); 상기 실리콘 기판(104) 내에 상기 분리 영역(119)과 직렬로 배치되는 제 2 웰 디바이스 영역(117); 및 상기 실리콘 기판(104) 내에 상기 제 2 웰 디바이스 영역(117)과 직렬로 배치되는 제 2 전도성 타입의 다이오드 영역(118)을 포함하며;
    상기 실리콘 기판(104)의 상기 제 1 웰 디바이스 영역(115) 위에 배치되는 제 1 게이트 전극(160)과; 그리고
    상기 실리콘 기판(104)의 상기 제 2 웰 디바이스 영역(117) 위에 배치되는 제 2 게이트 전극(162)을 포함하는 것을 특징으로 하는 디바이스.
  11. 제 10 항에 있어서,
    상기 제 1 전도성 타입은 P+이고, 상기 제 1 웰 디바이스 영역(115)은 제 1 P-웰 디바이스 영역(115)이고, 상기 제 2 웰 디바이스 영역(117)은 제 2 P-웰 디바이스 영역(117)이고, 상기 제 2 전도성 타입은 N+이며, 그리고 상기 분리 영역(119)은 P+-타입 분리 영역(119)인 것을 특징으로 하는 디바이스.
  12. 제 10 항에 있어서,
    상기 제 1 전도성 타입은 P+이고, 상기 제 1 웰 디바이스 영역(115)은 제 1 N-웰 디바이스 영역(115)이고, 상기 제 2 웰 디바이스 영역(117)은 제 2 N-웰 디바이스 영역(117)이고, 상기 제 2 전도성 타입은 N+이며, 그리고 상기 분리 영역(119)은 N+-타입 분리 영역(119)인 것을 특징으로 하는 디바이스.
  13. 제 10 항에 있어서,
    상기 제 1 전도성 타입은 P+이고, 상기 제 1 웰 디바이스 영역(115)은 제 1 P-웰 디바이스 영역(115)이고, 상기 제 2 웰 디바이스 영역(117)은 제 2 P-웰 디바이스 영역(117)이고, 상기 제 2 전도성 타입은 N+이며, 그리고 상기 분리 영역(119)은 N+-타입 분리 영역(119)인 것을 특징으로 하는 디바이스.
  14. 제 10 항에 있어서,
    상기 제 1 전도성 타입은 P+이고, 상기 제 1 웰 디바이스 영역(115)은 제 1 N-웰 디바이스 영역(115)이고, 상기 제 2 웰 디바이스 영역(117)은 제 2 N-웰 디바이스 영역(117)이고, 상기 제 2 전도성 타입은 N+이며, 그리고 상기 분리 영역(119)은 P+-타입 분리 영역(119)인 것을 특징으로 하는 디바이스.
  15. 제 10 항에 있어서,
    정전 방전 이벤트로부터 보호되는 회로를 더 포함하는 것을 특징으로 하는 디바이스.
  16. 제 15 항에 있어서,
    상기 제 1 게이트 전극(160) 및 상기 제 2 게이트 전극(162)에 결합되는 회로(170)를 더 포함하며,
    상기 회로(170)는 정상 동작 동안에는 상기 제 1 게이트 전극(160) 및 상기 제 2 게이트 전극(162)에 제 1 바이어스 전압을 인가하고, 정전 방전 이벤트에 반응하여, 상기 제 1 게이트 전극(160) 및 상기 제 2 게이트 전극(162)에 상기 제 1 바이어스 전압을 인가하는 것을 중지하도록 설계되는 것을 특징으로 하는 디바이스.
  17. 제 15 항에 있어서,
    상기 정전 방전 보호 회로는 상기 제 1 게이트 전극(160) 및 상기 제 2 게이트 전극(162)에 결합되는 회로(170)를 더 포함하며,
    상기 회로(170)는 정전 방전 이벤트에 반응하여, 상기 제 1 게이트 전극(160) 및 상기 제 2 게이트 전극(162)에 제 1 바이어스 전압을 인가하도록 설계되는 것을 특징으로 하는 디바이스.
  18. 정전 방전으로부터 보호되는 회로(200), 바이어스 회로(270), 실리콘 기판(104)를 포함하는 정전 방전 보호 디바이스(250)를 포함하는 디바이스(200)를 동작시키는 방법으로서,
    상기 실리콘 기판(104)은 상기 실리콘 기판(104) 내에 배치되는 제 1 전도성 타입의 다이오드 영역(116); 상기 실리콘 기판(104) 내에 상기 제 1 전도성 타입의 다이오드 영역(116)과 직렬로 배치되는 제 1 웰 디바이스 영역(115); 상기 실리콘 기판(104) 내에 상기 제 1 웰 디바이스 영역(115)과 직렬로 배치되는 분리 영역(119); 상기 실리콘 기판(104) 내에 상기 분리 영역(119)과 직렬로 배치되는 제 2 웰 디바이스 영역(117); 상기 실리콘 기판(104) 내에 상기 제 2 웰 디바이스 영역(117)과 직렬로 배치되는 제 2 전도성 타입의 다이오드 영역(118); 상기 실리콘 기판(104)의 상기 제 1 웰 디바이스 영역(115) 위에 배치되는 제 1 게이트 전극(160) 및 상기 실리콘 기판(104)의 상기 제 2 웰 디바이스 영역(117) 위에 배치되는 제 2 게이트 전극(162)을 포함하며;
    상기 방법은,
    상기 실리콘 기판(104)을 한 쌍의 순방향 바이어스 다이오드들로서 구성하기 위해, 상기 바이어스 회로(270)에 의해, 정상 동작 동안 상기 제 1 게이트 전극(160) 및 상기 제 2 게이트 전극(162)에 제 1 바이어스 전압을 인가하는 단계와; 그리고
    상기 실리콘 기판(104)을 단일의 순방향 바이어스 다이오드로서 구성하기 위해, 정전 방전 이벤트에 반응하여, 상기 제 1 게이트 전극(160) 및 상기 제 2 게이트 전극(162)에 인가된 상기 제 1 바이어스 전압을 제거하는 단계를 포함하는 것을 특징으로 하는 디바이스 동작 방법.
  19. 정전 방전으로부터 보호되는 회로(400), 바이어스 회로(470), 실리콘 기판(104)를 포함하는 정전 방전 보호 디바이스(450)를 포함하는 디바이스(400)를 동작시키는 방법으로서,
    상기 실리콘 기판(104)은 상기 실리콘 기판(104) 내에 배치되는 제 1 전도성 타입의 다이오드 영역(116); 상기 실리콘 기판(104) 내에 상기 제 1 전도성 타입의 다이오드 영역(116)과 직렬로 배치되는 제 1 웰 디바이스 영역(115); 상기 실리콘 기판(104) 내에 상기 제 1 웰 디바이스 영역(115)과 직렬로 배치되는 분리 영역(119); 상기 실리콘 기판(104) 내에 상기 분리 영역(119)과 직렬로 배치되는 제 2 웰 디바이스 영역(117); 상기 실리콘 기판(104) 내에 상기 제 2 웰 디바이스 영역(117)과 직렬로 배치되는 제 2 전도성 타입의 다이오드 영역(118); 상기 실리콘 기판(104)의 상기 제 1 웰 디바이스 영역(115) 위에 배치되는 제 1 게이트 전극(460) 및 상기 실리콘 기판(104)의 상기 제 2 웰 디바이스 영역(117) 위에 배치되는 제 2 게이트 전극(462)을 포함하며;
    상기 방법은,
    상기 실리콘 기판(104)을 순방향 바이어스 다이오드로서 구성하기 위해, 정전 방전 이벤트에 반응하여, 상기 바이어스 회로(470)에 의해, 상기 제 1 게이트 전극(460) 및 상기 제 2 게이트 전극(462)에 인가된 제 1 바이어스 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 디바이스 동작 방법.
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