TW201715693A - 具有再分配線的半導體裝置 - Google Patents

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Abstract

一種半導體裝置包括：半導體晶片，所述半導體晶片具有第一表面、第二表面和多條信號線，接合襯墊位於所述第一表面上方，所述第二表面與所述第一表面相反，所述多條信號線形成在所述第一表面上方並在第一方向上延伸；多條再分配線，所述多條再分配線形成在所述第一表面上方，具有電耦接至所述半導體晶片的所述接合襯墊的一組端部，並且在與所述第一方向傾斜的方向上延伸；以及多個再分配襯墊，所述多個再分配襯墊設置在所述第一表面上方，並且與所述再分配線的與所述一組端部相反的另一組端部電耦接。

Description

具有再分配線的半導體裝置 【相關申請案的交叉參考】
本申請基於35 U.S.C.§ 119(a)要求於2015年10月19日在韓國智慧財產權局提交的韓國專利申請第10-2015-0145251號的優先權，將其整體通過引用併入本文。
各種實施方式總體上涉及半導體技術，且更具體地，涉及具有再分配線的半導體裝置。
半導體裝置中出現的故障模式存在各種類型。由電現象而導致的故障模式包括電超載(electrical overstress，EOS)和靜電放電(ESD)。
ESD現象是指由於靜電流動而發生的現象。由ESD現象而導致的靜電流可能被施加至半導體裝置中的二極體或電晶體，並且損壞這些元件的功能。也就是說，由於靜電而導致的高電流被施加在二極體的PN接面之間並且引發接面尖凸(junction spike)，或損壞電晶體的閘極介電層並且使閘極、汲極和源極短路，由此使元件的可靠性顯著下降。
ESD現象根據靜電產生的原因而被分類為人體模型(HBM)、機器模型(MM)和帶電裝置模型(CDM)。HBM表示在帶電人體中產生的靜電經由半導體裝置中的元件被瞬間釋放並損壞該元件的現 象。MM表示在帶電機器中產生的靜電經由半導體裝置中的元件被瞬間釋放並損壞該元件的現象。CDM表示在製造半導體裝置的過程中在該半導體裝置中積累的靜電通過利用外部導體接地而被瞬間釋放並損壞該半導體裝置中的元件的現象。
在CDM中，由於半導體裝置自身被充入半導體裝置中的電荷損壞，所以CDM對產品的可靠性施加顯著的影響。因此，半導體裝置製造商正在不斷地做出努力以經由電荷放電建模來測量CDM特性，並由此確保客戶要求水準的CDM特性。
在一種實施方式中，一種半導體裝置可以包括：半導體晶片，所述半導體晶片具有第一表面、第二表面和多條信號線，接合襯墊位於所述第一表面上方，所述第二表面與所述第一表面相反，所述多條信號線形成在所述第一表面上方並在第一方向上延伸。所述半導體裝置還可以包括多條再分配線，所述多條再分配線形成在所述第一表面上方，具有電耦接至所述接合襯墊的一組端部，並且在與所述第一方向傾斜的方向上延伸。所述半導體裝置還可以包括多個再分配襯墊，所述多個再分配襯墊設置在所述第一表面上方，並且與所述再分配線的與所述一組端部相反的另一組端部電耦接。
10‧‧‧半導體裝置
100‧‧‧半導體晶片
101‧‧‧第一表面
102‧‧‧第二表面
111‧‧‧第一接合襯墊/接合襯墊
112‧‧‧第二接合襯墊/接合襯墊
120‧‧‧基本基板
121‧‧‧主動表面
130‧‧‧互連結構
141‧‧‧第一行解碼器/行解碼器
142‧‧‧第二行解碼器/行解碼器
143‧‧‧第三行解碼器/行解碼器
144‧‧‧第四行解碼器/行解碼器
151‧‧‧第一列解碼器/列解碼器
152‧‧‧第二列解碼器/列解碼器
153‧‧‧第三列解碼器/列解碼器
154‧‧‧第四列解碼器/列解碼器
161‧‧‧層間介電層
162‧‧‧層間介電層
163‧‧‧層間介電層
170‧‧‧保護層
180‧‧‧單元墊
190‧‧‧位元線感測放大器塊
191‧‧‧行選擇部
192‧‧‧位元線感測放大器
200‧‧‧再分配線
310‧‧‧再分配襯墊
320‧‧‧再分配襯墊
400‧‧‧介電層圖案
710‧‧‧電子系統
711‧‧‧控制器
712‧‧‧輸入/輸出單元
713‧‧‧記憶體
714‧‧‧介面
715‧‧‧匯流排
800‧‧‧記憶卡
810‧‧‧記憶體
820‧‧‧記憶體控制器
830‧‧‧主機
圖1是示出根據實施方式的半導體裝置的示例的表示的頂視圖。
圖2是沿圖1的線A-A’截取的截面圖。
圖3是示出圖2的積體電路的頂視圖。
圖4是示出圖3的子庫(sub bank)和行解碼器的方塊圖。
圖5是示出圖4的感測放大器的電路配置的圖。
圖6是示出包括在圖1的半導體晶片中的信號線的頂視圖。
圖7是示出按照交疊方式的信號線和再分配線的頂視圖。
圖8是示出包括根據實施方式的半導體裝置的電子系統的示例的表示的方塊圖。
圖9是示出包括根據實施方式的半導體裝置的記憶卡的示例的表示的方塊圖。
下文中，將參照附圖通過各種實施方式來描述具有再分配線的半導體裝置。
參照圖1和圖2，實施方式中的半導體裝置10可以包括半導體晶片100以及形成在該半導體晶片100上的多條再分配線200和多個再分配襯墊310和320。
為方便說明，將限定第一方向FD和第二方向SD。第一方向FD可以是行方向，即，位元線方向。另外，第二方向SD可以是列方向，即，字線方向。
半導體晶片100可以具有第一表面101和與第一表面101相反的第二表面102。半導體晶片100可以具有設置在第一表面101上的多個接合襯墊111和112。接合襯墊111和112可以沿半導體晶片100的第一表面101的中心部分在與第一方向FD垂直的第二方向SD上被佈置。半導體 晶片100可以是中心襯墊型晶片。另外，半導體晶片100可以是接合襯墊與半導體晶片100的第一表面101的邊緣相鄰並且沿著該第一表面101的邊緣被佈置的邊緣襯墊型晶片。儘管在實施方式中示出接合襯墊111和112形成在一條線中，但是要注意的是，接合襯墊111和112可以形成在至少兩條線中。
半導體晶片100可以包括形成積體電路IC的基本基板(base substrate)120。半導體晶片100也可以包括形成在基本基板120上的互連結構130。
基本基板120可以包括諸如塊狀矽基板(bulk silicon substrate)的半導體基板。另外，基本基板120可以包括諸如III族、IV族和/或V族元素的其它半導體材料。基本基板120可以具有主動表面121和與主動表面121相反的非主動表面。此外，基本基板120的非主動表面可以是與半導體晶片100的第二表面102基本上相同的表面。半導體晶片100的積體電路IC可以被形成為基本基板120的從主動表面121起的部分深度。
下文將參照圖3來描述積體電路IC。
參照圖3，積體電路IC可以包括記憶單元陣列Bank0至Bank3、多個行解碼器141至144以及控制器。
記憶單元陣列Bank0至Bank3可以包括在第一方向FD上彼此分開地設置的第一記憶庫Bank0和Bank1以及第二記憶庫Bank2和Bank3，且接合襯墊111和112插置在它們之間並且被庫位址信號選擇性地啟動。
第一記憶庫Bank0和Bank1以及第二記憶庫Bank2和Bank3 中的每一個可以通過被物理地劃分為多個子庫來設置。在一個實施方式中，第一記憶庫Bank0和Bank1可以包括在第二方向SD上設置的第一子庫Bank0和第二子庫Bank1。此外，第二記憶庫Bank2和Bank3可以包括在第二方向SD上設置的第三子庫Bank2和第四子庫Bank3。
第一列解碼器151可以對應於第一子庫Bank0。此外，第二列解碼器152可以對應於第二子庫Bank1。第一列解碼器151和第二列解碼器152可以被設置在第一子庫Bank0與第二子庫Bank1之間。另外，第三列解碼器153可以對應於第三子庫Bank2。另外，第四列解碼器154可以對應於第四子庫Bank3。第三列解碼器153和第四列解碼器154可以設置在第三子庫Bank2與第四子庫Bank3之間。
第一列解碼器151至第四列解碼器154中的每一個通過將從控制器提供的列位址解碼來生成解碼的列位址。另外，第一列解碼器151至第四列解碼器154中的每一個基於所解碼的列位址來生成用於控制對與其對應的子庫的字線的選擇的字線驅動信號。
行解碼器141至144可以包括分別與第一子庫Bank0至第四子庫Bank3對應的第一行解碼器至第四行解碼器。當在第一方向FD上觀看時，第一行解碼器141至第四行解碼器144中的每一個可以與對應於其的子庫並排設置，與接合襯墊111和112相鄰。第一行解碼器141至第四行解碼器144中的每一個可以通過將從控制器提供的行位址解碼來生成解碼的行位址。另外，第一行解碼器141至第四行解碼器144中的每一個可以基於所解碼的行位址來生成用於控制對與其對應的子庫的位元線的選擇的行選擇信號。
控制器可以回應於從外部設備或源輸入的位址信號來生成列位址和行位址。第一子庫Bank0至第四子庫Bank3可以包括多個記憶單元。第一子庫Bank0至第四子庫Bank3可以回應於從第一行解碼器141至第四行解碼器144提供的行選擇信號和從第一列解碼器151至第四列解碼器154提供的字線驅動信號來操作。以下將參照圖4來描述子庫Bank0至Bank3的構造。
參照圖4，描述了示出圖3的子庫和行解碼器的圖。具體地，圖4示出了圖3的第一子庫Bank0和第一行解碼器141。其餘的子庫Bank1至Bank3和其餘的行解碼器142至144以與圖4中示出的第一子庫Bank0和第一行解碼器141類似的方式實現。
在圖4中，第一子庫Bank0可以具有多個單元墊180和多個位元線感測放大器塊190重複地設置在第一方向FD上的結構。位元線感測放大器塊190可以分別設置在各個單元墊180的左側和右側。為了使位元線感測放大器塊190的效率最大化並且減小晶片面積，第一子庫Bank0可以具有共用的位元線感測放大器結構，在該共用的位元線感測放大器結構中，一個位元線感測放大器塊190被共同用於設置在其左側和右側的單元墊180。
在多個單元墊180的每一個中，可以形成在第一方向FD上延伸的多條位元線BL、在第二方向SD上延伸的多條字線WL和設置在位元線BL與字線WL的交叉處的多個記憶單元MC。記憶單元MC可以是DRAM單元，各個DRAM單元由一個電晶體T和一個電容器C建構，並且半導體晶片100可以是DRAM晶片。
參考標號S/A表示包括在位元線感測放大器塊190中的感測放大器。各個位元線感測放大器塊190可以包括佈置在第二方向SD上的多個感測放大器S/A。
當在第一方向FD上觀看時，第一行解碼器141可以與第一子庫Bank0並排設置。第一行解碼器141可以通過將從控制器提供的行位址信號解碼來生成解碼的行位址，並且基於解碼的行位址來生成行選擇信號。
參照圖5，描述了示出圖4的第一子庫Bank0的一部分的電路圖。
圖5中所示的參考標號YI表示用於傳送由第一行解碼器141(參見圖4)生成的行選擇信號的行選擇線。行選擇線YI可以在第一方向FD上延伸。
在圖5中，感測放大器S/A可以包括行選擇部191和位元線感測放大器192。包括在行選擇部191中的行選擇電晶體Tyi和TyiB可以電耦接在本地輸入/輸出線LIO和LIOB與位元線BL和BLB之間。行選擇電晶體Tyi和TyiB可以回應於經由行選擇線YI提供的行選擇信號來選擇位元線BL和BLB，並且將所選擇的位元線BL和BLB與本地輸入/輸出線LIO和LIOB電耦接。本地輸入/輸出線LIO和LIOB可以將位元線BL和BLB與全域輸入/輸出線電耦接。另外，本地輸入/輸出線LIO和LIOB可以在第一方向FD上延伸。
位元線感測放大器192可以放大從單元墊180輸出的資料並且將放大的資料傳送至本地輸入/輸出線LIO和LIOB。在另選實施方式中，位元線感測放大器192可以將經由本地輸入/輸出線LIO和LIOB輸入的資 料傳送至單元墊180。
儘管在以上參照圖3至圖5所述的實施方式中，作為示例示出了半導體晶片100是DRAM晶片，但是要注意的是，實施方式並不限於這種示例。半導體晶片100可以是諸如NAND晶片和MRAM晶片的其它種類的記憶體晶片，並且積體電路的配置可以根據晶片的種類而改變。例如，儘管未示出半導體晶片100是NAND晶片，但是半導體晶片100的積體電路IC還可以包括具有由汲極選擇電晶體建構的多個單元串的記憶單元陣列。積體電路IC還可以包括在位元線與源極線之間串聯地電耦接的多個快閃記憶體單元和源極選擇電晶體、相對於記憶單元陣列在行方向上設置並且生成用於控制對記憶單元陣列的位元線的選擇的行選擇信號的行解碼器。積體電路IC也可以包括設置在記憶單元陣列與行解碼器之間並且回應於行選擇信號來控制位元線與本地輸入/輸出線之間的電耦接的頁面緩衝器(page buffer)。積體電路IC還可以包括生成用於控制對記憶單元陣列的字線的選擇的字線驅動信號的列解碼器。
再來參照圖2，互連結構130可以包括形成在基本基板120的主動表面121上的一個或更多個佈線層。互連結構130可以包括與積體電路IC電耦接的多條金屬線M1、M2和M3。在一個實施方式中，互連結構130具有TLM(三層金屬)結構。互連結構130包括設置有第一金屬線M1的第一佈線層。互連結構130還包括形成在第一佈線層上方並且設置有第二金屬線M2的第二佈線層。互連結構130還包括形成在第二佈線層上方並且設置有第三金屬線M3的第三佈線層。
互連結構130還可以包括形成在佈線層之間並且使形成在 不同佈線層中的金屬線M1、M2和M3彼此絕緣的多個層間介電層161、162和163。互連結構130還可以包括穿過層間介電層161、162和163並且將形成在不同佈線層中的金屬線M1、M2和M3電耦接的導電通孔VIA。金屬線M1、M2和M3以及導電通孔VIA可以由包括銅、鋁或另一金屬的合金形成，並且可以通過使用鑲嵌工藝(damascene process)來形成。
接合襯墊111和112可以形成在互連結構130的最上佈線層中。供參考，圖2作為沿圖1的線A-A’截取的截面圖僅示出了接合襯墊111，沒有示出接合襯墊112，要理解的是，不僅接合襯墊111而且接合襯墊112也被形成在互連結構130的最上佈線層中。
覆蓋形成在最上佈線層中的金屬線M3並且暴露出接合襯墊111和112的保護層170可以形成在最上層間介電層163上。保護層170的作為半導體晶片100的最上層的頂表面可以是與半導體晶片100的第一表面101基本相同的表面。
半導體晶片100的互連結構130可以包括在第一方向FD上延伸的信號線。
以下將參照圖6來描述這些信號線的構造。
參照圖6，信號線YL可以在第一方向FD上從半導體晶片100的設置有接合襯墊111和112的中心部分延伸至半導體晶片100的邊緣。信號線YL可以佈置在與第一方向FD垂直的第二方向SD上。信號線YL可以設置在半導體晶片100的整個表面上方。信號線YL可以具有預定寬度和預定間距。
信號線YL可以設置在圖2中所示的互連結構130的最上佈 線層中，即，在與第三金屬線M3相同的層中。然而，要注意的是，實施方式不限於這種配置。信號線YL可以設置在位於最上佈線層下方的佈線層中。另外，信號線YL可以按照在至少兩個佈線層中被分配的方式來設置。
信號線YL可以是用於將由行解碼器141至144生成的行選擇信號傳送至第一子庫Bank0至第四子庫Bank3的行選擇線YI(參見圖5)。此外，信號線YL可以是將位元線與全域輸入/輸出線電耦接的本地輸入/輸出線LIO和LIOB(參見圖5)。
再來參照圖1和圖2，再分配線200可以設置在半導體晶片100的第一表面101上。再分配線200可以具有分別電耦接至接合襯墊111和112的一組端部。再分配線200可以具有與這一組端部相反並且設置在半導體晶片100的第一表面101的邊緣上的另一組端部。
再分配襯墊310和320可以形成在半導體晶片100的第一表面101上以與再分配線200的另一組端部電耦接。在一個實施方式中，再分配襯墊310和320佈置在第二方向SD上，沿著半導體晶片100的邊緣並且與半導體晶片100的邊緣相鄰。
隨著接合襯墊的數量由於整合度和多功能性的提高而增加，與接合襯墊對應的再分配襯墊的數量也增加。具體地，在通過使用形成在單個層中的再分配線將接合襯墊與再分配襯墊電耦接的情況下，如果再分配襯墊被設置為在第一方向FD上與對應於它們的接合襯墊對齊，則可以在有限的覆蓋區(footprint)內設置最大數量的再分配襯墊。在這種情況下，將再分配襯墊與接合襯墊電耦接的再分配線被結構化為在第一方向FD上延伸。
但是，由於在第一方向FD上延伸的多條信號線分佈在半導體晶片100的上方，所以當再分配線在第一方向FD上形成時，再分配線和信號線彼此交疊。再分配線和信號線彼此交疊，並且介電層插置在再分配線與信號線之間。因此，可以通過再分配線、信號線和插置在它們之間的介電層而形成電容器。當在製造半導體晶片100期間電壓被施加至再分配線和信號線時，在該電容器中累積電荷。所累積的電荷在半導體晶片100與外部的地接觸的瞬間被釋放。在該瞬間產生的高電流能造成對半導體晶片100的內部電路的永久性損傷。換言之，如果再分配線與信號線之間的交疊面積很大，則CDM特性可能會下降。為了提高CDM特性，必須減小再分配線與信號線之間的交疊面積。
參照圖7，根據實施方式的再分配線200形成在與信號線YL的延伸方向(即，第一方向FD)傾斜的方向上。由於再分配線200形成在與第一方向FD傾斜的方向上，所以再分配線200中的至少一條可以與信號線YL中的至少一條交叉。
根據上述實施方式，再分配線200和信號線YL僅在再分配線200與信號線YL交叉的交叉點CR處彼此交疊。因此，可以使在再分配線200與信號線YL之間的交疊部分處充入的電荷量最小化。此外，可以提高CDM特性。
如果再分配線200形成在與第一方向FD傾斜的方向上，則當與再分配線200形成在第一方向FD上的情況相比時，再分配襯墊310和320之間的間隔增大。因此，在該條件下，需要用於設置再分配襯墊的較大空間，由此可能會增大半導體晶片100的尺寸。為了防止半導體晶片100 的尺寸增大，必須使用數量小於接合襯墊111和112的數量的再分配襯墊來設計半導體晶片100。
再來參照圖1，半導體晶片100的接合襯墊111和112可以包括多個輸入襯墊和多個輸出襯墊。輸入襯墊可以包括用於輸入晶片選擇信號(CS)的CS襯墊、用於輸入時鐘使能信號(CKE)的CKE襯墊、用於輸入測試信號(ZQ)的ZQ襯墊、用於輸入終端控制信號(ODT)的ODT襯墊、用於輸入位址信號(ADD)的ADD襯墊、用於輸入時鐘信號(CK)的CK襯墊、用於輸入庫位址信號(BA)的BA襯墊、用於輸入行位址選通信號(CAS)的CAS襯墊、用於輸入列位址選通信號(RAS)的RAS襯墊、用於輸入供電電壓(VDD)的VDD襯墊、用於輸入接地電壓(VSS)的VSS襯墊等。具體地，VDD襯墊和VSS襯墊可以通過半導體晶片100中的至少兩個襯墊來設置。
在半導體晶片100的接合襯墊111和112中，存在可以與其它接合襯墊電耦接而不會造成任何問題的一個或更多個接合襯墊。這些接合襯墊可以包括VDD襯墊或VSS襯墊。包括在半導體晶片100中的VDD襯墊可以彼此電耦接，而不會產生任何問題。此外，包括在半導體晶片100中的VSS襯墊可以彼此電耦接，而不會產生任何問題。除了VDD襯墊和VSS襯墊之外的其餘接合襯墊不應與其它接合襯墊電耦接，或者應與其它接合襯墊電絕緣。
在以下描述中，為便於說明，應與其它接合襯墊電絕緣的接合襯墊將被定義為第一接合襯墊111。此外，可以與其它接合襯墊電耦接而不會產生任何問題的接合襯墊將被定義為第二接合襯墊112。
再分配襯墊310和320可以包括單獨的再分配襯墊310和一個或更多個共用的再分配襯墊320，單獨的再分配襯墊310與第一接合襯墊111對應，一個或更多個共用的再分配襯墊320中的每一個與兩個或更多個第二接合襯墊112共同對應。
單獨的再分配襯墊310經由再分配線200分別單獨地電耦接至第一接合襯墊111。各個共用的再分配襯墊320共同電耦接至兩個或更多個第二接合襯墊112。各個共用的再分配襯墊320被兩個或更多個第二接合襯墊112共用。因此，可以使用數量小於接合襯墊111和112的數量的再分配襯墊來設計半導體晶片100。
再來參照圖2，覆蓋再分配線200並且暴露出再分配襯墊310和320的介電層圖案400可以額外地形成在半導體晶片100的第一表面101上。
上述半導體裝置可以被應用於各種電子系統和半導體封裝模組。
參照圖8，根據實施方式的半導體裝置可以被應用於電子系統710。電子系統710可以包括控制器711、輸入/輸出單元712和記憶體713。控制器711、輸入/輸出單元712和記憶體713可以經由匯流排715彼此電耦接。因此，匯流排715提供資料移動路徑。
例如，控制器711可以包括至少一個微處理器、至少一個數位訊號處理器、至少一個微控制器和能夠執行與這些部件相同的功能的至少一個邏輯電路。記憶體713可以包括根據實施方式的半導體裝置。輸入/輸出單元712可以包括選自鍵區、鍵盤、顯示裝置、觸控式螢幕等中的至 少一個。記憶體713作為用於存儲資料的裝置可以存儲要由控制器711等執行的資料和/或命令。
記憶體713可以包括諸如DRAM的揮發性記憶體裝置和/或諸如快閃記憶體的非揮發性記憶體裝置。例如，快閃記憶體可以被安裝至諸如移動終端或桌上型電腦的資訊處理系統。快閃記憶體可以被配置為固態驅動機(SSD)。在這種情況下，電子系統710可以在快閃記憶體系統中穩定地存儲大量資料。
電子系統710還可以包括設置為能夠向通信網路發送資料和從通信網路接收資料的介面714。介面714可以是有線或無線類型。例如，介面714可以包括天線、有線收發器或無線收發器。
電子系統710可以被理解為移動系統、個人電腦、用於工業用途的電腦或執行各種功能的邏輯系統。例如，移動系統可以是個人數位助理(PDA)、可攜式電腦、平板電腦、行動電話、智慧型手機、無線電話、膝上型電腦、記憶卡、數位音樂系統和資訊發送/接收系統中的任一種。
在電子系統710是能夠執行無線通訊的裝置的情況下，電子系統710可以用於諸如CDMA(code division multiple access，分碼多路進接)、GSM(global system for mobile communications，全球行動通信系統)、NADC(north American digital cellular，北美數位行動電話)、E-TDMA(enhanced-time division multiple access，增強分時多重進接)、WCDMA(wideband code division multiple access，寬頻分碼多工接取)、CDMA2000、LTE(long term evolution，長期演進技術)和Wibro(wireless broadband Internet，無線寬頻網路)的通信系統中。
參照圖9，根據實施方式的半導體裝置可以按照記憶卡800的形式而設置。例如，記憶卡800可以包括諸如非揮發性記憶裝置的記憶體810以及記憶體控制器820。記憶體810和記憶體控制器820可以存儲資料或讀取存儲的資料。
記憶體810可以包括應用了根據實施方式的半導體裝置的非揮發性記憶裝置中的至少任一種。另外，記憶體控制器820可以回應於來自主機830的讀/寫請求來控制記憶體810讀取存儲的資料或存儲資料。
儘管上文已描述了各種實施方式，但本領域技術人士將理解的是，所述實施方式僅是通過示例的方式來描述的。因此，本文中所述的半導體晶片模組和包括該半導體晶片模組的半導體裝置不應基於上述實施方式而被限制。

Claims (21)

  1. 一種半導體裝置，該半導體裝置包括：半導體晶片，所述半導體晶片具有第一表面、第二表面和多條信號線，接合襯墊位於所述第一表面上方，所述第二表面與所述第一表面相反，所述多條信號線形成在所述第一表面上方並在第一方向上延伸；多條再分配線，所述多條再分配線形成在所述第一表面上方，具有電耦接至所述接合襯墊的一組端部，並且在與所述第一方向傾斜的方向上延伸；以及多個再分配襯墊，所述多個再分配襯墊設置在所述第一表面上方，並且與所述再分配線的與所述一組端部相反的另一組端部電耦接。
  2. 根據申請專利範圍第1項所述的半導體裝置，其中，所述信號線具有預定寬度和預定間距，並且被佈置在與所述第一方向垂直的第二方向上。
  3. 根據申請專利範圍第1項所述的半導體裝置，其中，所述半導體晶片包括：基本基板；積體電路，所述積體電路形成在所述基本基板中；以及互連結構，所述互連結構形成在所述基本基板上方，並且具有包括設置有所述信號線的佈線層的一個或更多個佈線層。
  4. 根據申請專利範圍第3項所述的半導體裝置，其中，所述互連結構包括兩個或更多個佈線層，並且所述信號線被設置在所述兩個或更多個佈線層中的最上佈線層中。
  5. 根據申請專利範圍第3項所述的半導體裝置，其中，所述互連結構 包括兩個或更多個佈線層，並且所述信號線通過被分配在所述兩個或更多個佈線層中的至少兩個佈線層內來被設置。
  6. 根據申請專利範圍第3項所述的半導體裝置，其中，所述互連結構包括兩個或更多個佈線層，並且所述接合襯墊被設置在所述兩個或更多個佈線層中的最上佈線層內。
  7. 根據申請專利範圍第3項所述的半導體裝置，其中，所述積體電路包括：記憶單元陣列，所述記憶單元陣列包括位元線、與所述位元線垂直地延伸的字線和設置在所述位元線與所述字線的交叉處的多個記憶單元；以及行解碼器，所述行解碼器被配置為生成用於控制對所述位元線的選擇的行選擇信號。
  8. 根據申請專利範圍第7項所述的半導體裝置，其中，所述位元線在所述第一方向上延伸，並且所述字線在與所述第一方向垂直的第二方向上延伸。
  9. 根據申請專利範圍第7項所述的半導體裝置，其中，所述記憶單元陣列和所述行解碼器被佈置在所述第一方向上。
  10. 根據申請專利範圍第7項所述的半導體裝置，其中，所述記憶單元陣列還包括行選擇電晶體，所述行選擇電晶體被電耦接在所述位元線與本地輸入/輸出線之間，回應於所述行選擇信號來選擇位元線，並且將所選擇的位元線與所述本地輸入/輸出線電耦接。
  11. 根據申請專利範圍第10項所述的半導體裝置，其中，所述信號線 包括用於將由所述行解碼器生成的所述行選擇信號傳送至所述行選擇電晶體的行選擇線。
  12. 根據申請專利範圍第10項所述的半導體裝置，其中，所述信號線包括所述本地輸入/輸出線。
  13. 根據申請專利範圍第1項所述的半導體裝置，其中，所述接合襯墊沿著所述第一表面的中心部分被佈置，並且所述再分配襯墊靠近所述第一表面的邊緣並且沿著所述第一表面的邊緣被佈置。
  14. 根據申請專利範圍第1項所述的半導體裝置，其中，所述再分配襯墊被佈置在與所述第一方向垂直的第二方向上。
  15. 根據申請專利範圍第1項所述的半導體裝置，其中，所述再分配線被設置在單個層中。
  16. 根據申請專利範圍第1項所述的半導體裝置，其中，所述信號線中的至少一條與所述再分配線中的至少一條交叉，並且所述信號線和所述再分配線僅在它們彼此交叉的交叉點處交疊。
  17. 根據申請專利範圍第1項所述的半導體裝置，所述半導體裝置還包括：介電層圖案，所述介電層圖案覆蓋所述再分配線並暴露所述再分配襯墊，並且被形成在所述半導體晶片的所述第一表面上。
  18. 根據申請專利範圍第1項所述的半導體裝置，其中，所述再分配襯墊包括：一個或更多個共用的再分配襯墊，所述一個或更多個共用的再分配襯墊共同電耦接至所述接合襯墊中的兩個或更多個；以及 多個單獨的再分配襯墊，所述多個單獨的再分配襯墊單獨地電耦接至不與所述一個或更多個共用的再分配襯墊電耦接的接合襯墊。
  19. 根據申請專利範圍第18項所述的半導體裝置，其中，所述接合襯墊包括：第一接合襯墊，所述第一接合襯墊經由所述再分配線與所述單獨的再分配襯墊電耦接；以及第二接合襯墊，所述第二接合襯墊經由所述再分配線與所述共用的再分配襯墊電耦接。
  20. 根據申請專利範圍第19項所述的半導體裝置，其中，所述第二接合襯墊包括用於輸入接地電壓的輸入襯墊或用於輸入供電電壓的輸入襯墊。
  21. 根據申請專利範圍第1項所述的半導體裝置，其中，一個或更多個所述再分配襯墊的數量小於所述接合襯墊的數量。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10020252B2 (en) 2016-11-04 2018-07-10 Micron Technology, Inc. Wiring with external terminal
US10141932B1 (en) 2017-08-04 2018-11-27 Micron Technology, Inc. Wiring with external terminal
US10304497B2 (en) * 2017-08-17 2019-05-28 Micron Technology, Inc. Power supply wiring in a semiconductor memory device
KR102612009B1 (ko) * 2017-12-11 2023-12-11 삼성전자주식회사 평행하게 배열된 패드들을 포함하는 반도체 메모리
KR102408658B1 (ko) * 2018-03-22 2022-06-14 에스케이하이닉스 주식회사 반도체 메모리 장치
US10541008B2 (en) 2018-06-25 2020-01-21 Micron Technology, Inc. Apparatuses and methods for reducing row address to column address delay for a voltage threshold compensation sense amplifier
KR20200068942A (ko) * 2018-12-06 2020-06-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6897665B2 (en) * 2003-09-06 2005-05-24 Taiwan Semiconductor Manufacturing Co., Ltd In-situ electron beam induced current detection
JP5198785B2 (ja) * 2007-03-30 2013-05-15 ルネサスエレクトロニクス株式会社 半導体装置
DE102008034200A1 (de) * 2008-07-21 2010-01-28 Astrium Gmbh Verfahren und Vorrichtung zum Informieren eines Nutzers über die Lage einer Informationsquelle in Bezug auf die Nutzerposition
JP2010219498A (ja) * 2009-02-20 2010-09-30 Elpida Memory Inc 半導体装置
FI20095557A0 (fi) * 2009-05-19 2009-05-19 Imbera Electronics Oy Valmistusmenetelmä ja elektroniikkamoduuli, joka tarjoaa uusia mahdollisuuksia johdevedoille
US9053943B2 (en) * 2011-06-24 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad design for improved routing and reduced package stress
KR20140023806A (ko) * 2012-08-17 2014-02-27 삼성전자주식회사 자기 저항 메모리 장치의 배치 구조
US9123600B2 (en) * 2013-02-27 2015-09-01 Invensas Corporation Microelectronic package with consolidated chip structures

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