JP2002008377A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 センスアンプを形成するセルの種類を減少す
ることができると共に、ペアを為す２本のデータ線間の
線間容量を短い周期でバランスすることができ、また、
ペアを為す２本のデータ線における交差部を容量やバス
幅に応じて形成し直す必要がない半導体装置を提供す
る。 【解決手段】 センスアンプ毎に１本ずつ接続されたデ
ータ線ＩＯ（０）〜ＩＯ（７）と、センスアンプ毎に１
本ずつ接続された反転データ線ＺＩＯ（０）〜ＺＩＯ
（７）とが、対応したデータ線同士でペアを為すと共
に、破線ＳＡ（０）又はＳＡ（１）を基点とする２Ｍビ
ット周期で互いに交差するように基板上に配線されてい
る。
ることができると共に、ペアを為す２本のデータ線間の
線間容量を短い周期でバランスすることができ、また、
ペアを為す２本のデータ線における交差部を容量やバス
幅に応じて形成し直す必要がない半導体装置を提供す
る。 【解決手段】 センスアンプ毎に１本ずつ接続されたデ
ータ線ＩＯ（０）〜ＩＯ（７）と、センスアンプ毎に１
本ずつ接続された反転データ線ＺＩＯ（０）〜ＺＩＯ
（７）とが、対応したデータ線同士でペアを為すと共
に、破線ＳＡ（０）又はＳＡ（１）を基点とする２Ｍビ
ット周期で互いに交差するように基板上に配線されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に半導体装
置に関し、特に、ＤＲＡＭ等のメモリを構成するメモリ
セルアレイと周辺回路とを接続する多数のデータ線がツ
イステッド（ひねり）構造により配線されている半導体
装置に関する。
置に関し、特に、ＤＲＡＭ等のメモリを構成するメモリ
セルアレイと周辺回路とを接続する多数のデータ線がツ
イステッド（ひねり）構造により配線されている半導体
装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ等のメモリが組み込まれた半導
体装置においては、多数のデータ線がメモリセルアレイ
と周辺回路（例えば、行デコーダ回路や列デコーダ回
路）とを接続しており、集積度の向上に伴いデータ線の
配線ピッチの縮小が進んでいる。しかしながら、データ
線の配線ピッチがデータ線の厚みに近づくにつれて、隣
接するデータ線間の線間容量がデータ線全体の容量に占
める割合が増加してしまい、隣接するデータ線間に生じ
る干渉ノイズが無視できなくなる。
体装置においては、多数のデータ線がメモリセルアレイ
と周辺回路（例えば、行デコーダ回路や列デコーダ回
路）とを接続しており、集積度の向上に伴いデータ線の
配線ピッチの縮小が進んでいる。しかしながら、データ
線の配線ピッチがデータ線の厚みに近づくにつれて、隣
接するデータ線間の線間容量がデータ線全体の容量に占
める割合が増加してしまい、隣接するデータ線間に生じ
る干渉ノイズが無視できなくなる。
【０００３】そこで、近年においては、メモリセルアレ
イと周辺回路とを接続する多数のデータ線を、例えば図
６に示すようなひねり構造を有するレイアウトに従って
配線することにより、隣接するデータ線間の線間容量を
長い周期でバランスさせて、隣接するデータ線間に生じ
る干渉ノイズをひねり周期毎に打ち消すという解決策が
採られている。
イと周辺回路とを接続する多数のデータ線を、例えば図
６に示すようなひねり構造を有するレイアウトに従って
配線することにより、隣接するデータ線間の線間容量を
長い周期でバランスさせて、隣接するデータ線間に生じ
る干渉ノイズをひねり周期毎に打ち消すという解決策が
採られている。
【０００４】図６においては、１つのデータの複数のビ
ットを記憶するための複数のセルに接続されたセンスア
ンプが縦１列（破線方向）に配置されており、このよう
なセンスアンプの列が横方向に１Ｍビット周期で配置さ
れている。尚、図中の符号ＳＡ（０）〜ＳＡ（７）は、
センスアンプの列を形成するレイアウトの種類を表して
いる。
ットを記憶するための複数のセルに接続されたセンスア
ンプが縦１列（破線方向）に配置されており、このよう
なセンスアンプの列が横方向に１Ｍビット周期で配置さ
れている。尚、図中の符号ＳＡ（０）〜ＳＡ（７）は、
センスアンプの列を形成するレイアウトの種類を表して
いる。
【０００５】また、図６においては、メモリセルアレイ
をセンスアンプを介して周辺回路に接続するためのバラ
ンス接続されたデータ線ＩＯ（０）〜ＩＯ（４）とデー
タ線ＺＩＯ（０）〜ＺＩＯ（４）とがそれぞれペアを為
しており、各ペアを為す２本のデータ線は、数箇所で互
いに交差するツイステッド構造により基板上に配線され
るようにレイアウトされている。
をセンスアンプを介して周辺回路に接続するためのバラ
ンス接続されたデータ線ＩＯ（０）〜ＩＯ（４）とデー
タ線ＺＩＯ（０）〜ＺＩＯ（４）とがそれぞれペアを為
しており、各ペアを為す２本のデータ線は、数箇所で互
いに交差するツイステッド構造により基板上に配線され
るようにレイアウトされている。
【０００６】詳細には、データ線ＩＯ（０）及びデータ
線ＺＩＯ（０）はペアを為しており、この２本のデータ
線ＩＯ（０）、ＺＩＯ（０）の配線は、破線ＳＡ（０）
を基点として４Ｍビット周期で互いに交差するようにレ
イアウトされている。
線ＺＩＯ（０）はペアを為しており、この２本のデータ
線ＩＯ（０）、ＺＩＯ（０）の配線は、破線ＳＡ（０）
を基点として４Ｍビット周期で互いに交差するようにレ
イアウトされている。
【０００７】また、データ線ＩＯ（１）及びデータ線Ｚ
ＩＯ（１）はペアを為しており、この２本のデータ線Ｉ
Ｏ（１）、ＺＩＯ（１）の配線は、破線ＳＡ（１）及び
破線ＳＡ（５）において交差するようにレイアウトされ
ている。
ＩＯ（１）はペアを為しており、この２本のデータ線Ｉ
Ｏ（１）、ＺＩＯ（１）の配線は、破線ＳＡ（１）及び
破線ＳＡ（５）において交差するようにレイアウトされ
ている。
【０００８】また、データ線ＩＯ（２）及びデータ線Ｚ
ＩＯ（２）はペアを為しており、この２本のデータ線Ｉ
Ｏ（２）、ＺＩＯ（２）の配線は、データ線ＩＯ（１）
及びデータ線ＺＩＯ（１）のペアに対して最隣接すると
共に、破線ＳＡ（３）及び破線ＳＡ（７）において交差
するようにレイアウトされている。
ＩＯ（２）はペアを為しており、この２本のデータ線Ｉ
Ｏ（２）、ＺＩＯ（２）の配線は、データ線ＩＯ（１）
及びデータ線ＺＩＯ（１）のペアに対して最隣接すると
共に、破線ＳＡ（３）及び破線ＳＡ（７）において交差
するようにレイアウトされている。
【０００９】また、データ線ＩＯ（３）及びデータ線Ｚ
ＩＯ（３）はペアを為しており、この２本のデータ線Ｉ
Ｏ（３）、ＺＩＯ（３）の配線は、破線ＳＡ（２）を基
点として４Ｍビット周期で交差するようにレイアウトさ
れている。
ＩＯ（３）はペアを為しており、この２本のデータ線Ｉ
Ｏ（３）、ＺＩＯ（３）の配線は、破線ＳＡ（２）を基
点として４Ｍビット周期で交差するようにレイアウトさ
れている。
【００１０】また、データ線ＩＯ（４）及びデータ線Ｚ
ＩＯ（４）はペアを為しており、この２本のデータ線Ｉ
Ｏ（４）、ＺＩＯ（４）の配線は、データ線ＩＯ（３）
及びデータ線ＺＩＯ（３）のペアに対して最隣接すると
共に、破線ＳＡ（０）を基点として４Ｍビット周期で互
いに交差するようにレイアウトされている。
ＩＯ（４）はペアを為しており、この２本のデータ線Ｉ
Ｏ（４）、ＺＩＯ（４）の配線は、データ線ＩＯ（３）
及びデータ線ＺＩＯ（３）のペアに対して最隣接すると
共に、破線ＳＡ（０）を基点として４Ｍビット周期で互
いに交差するようにレイアウトされている。
【００１１】メモリセルアレイと周辺回路とを接続する
多数のデータ線の配線をこのようにレイアウトすること
により、データ線ＩＯ（１）及びＺＩＯ（１）とデータ
線ＩＯ（２）及びＺＩＯ（２）との間や、データ線ＩＯ
（３）及びＺＩＯ（３）とデータ線ＩＯ（４）及びＺＩ
Ｏ（４）との間における線間容量を１６Ｍビット周期で
バランスさせ、これらの間に生じる干渉ノイズをその周
期毎に打ち消していた。
多数のデータ線の配線をこのようにレイアウトすること
により、データ線ＩＯ（１）及びＺＩＯ（１）とデータ
線ＩＯ（２）及びＺＩＯ（２）との間や、データ線ＩＯ
（３）及びＺＩＯ（３）とデータ線ＩＯ（４）及びＺＩ
Ｏ（４）との間における線間容量を１６Ｍビット周期で
バランスさせ、これらの間に生じる干渉ノイズをその周
期毎に打ち消していた。
【００１２】
【発明が解決しようとする課題】しかしながら、図６に
示すような、従来の半導体装置におけるデータ線の配線
においては、以下の問題点を有していた。 １．同じスケマに対してレイアウトが異なるために、セ
ンスアンプを形成するセルの種類が多くなってしまう。 ２．ペアを為す２本のデータ線間の線間容量が長い周期
（図中では、１６Ｍビット）でバランスしていても、そ
のバランスが短い周期（例えば、８Ｍビット）では崩れ
てしまう。 ３．容量やバス幅の異なる半導体装置を設計する際に
は、ペアを為す２本のデータ線における交差部を形成し
直す必要がある。
示すような、従来の半導体装置におけるデータ線の配線
においては、以下の問題点を有していた。 １．同じスケマに対してレイアウトが異なるために、セ
ンスアンプを形成するセルの種類が多くなってしまう。 ２．ペアを為す２本のデータ線間の線間容量が長い周期
（図中では、１６Ｍビット）でバランスしていても、そ
のバランスが短い周期（例えば、８Ｍビット）では崩れ
てしまう。 ３．容量やバス幅の異なる半導体装置を設計する際に
は、ペアを為す２本のデータ線における交差部を形成し
直す必要がある。
【００１３】そこで、上記の点に鑑みて、本発明は、セ
ンスアンプを形成するセルの種類を減少することができ
ると共に、ペアを為す２本のデータ線間の線間容量を短
い周期でバランスすることができ、また、ペアを為す２
本のデータ線における交差部を容量やバス幅に応じて形
成し直す必要がない半導体装置を提供することを目的と
する。
ンスアンプを形成するセルの種類を減少することができ
ると共に、ペアを為す２本のデータ線間の線間容量を短
い周期でバランスすることができ、また、ペアを為す２
本のデータ線における交差部を容量やバス幅に応じて形
成し直す必要がない半導体装置を提供することを目的と
する。
【００１４】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係る半導体装置は、供給されたデータを記
憶するための複数のメモリセルを含むメモリセルアレイ
と、複数のメモリセルに記憶されているデータを読み出
して出力する複数のセンスアンプと、センスアンプ毎に
２本ずつ接続され、センスアンプと周辺回路とを接続す
る複数の組のデータ線とを具備しており、複数の組のデ
ータ線が、第１の周期、又は、第１の周期と位相が異な
る第２の周期で２本のデータ線が互いに交差するように
配線されている。
め、本発明に係る半導体装置は、供給されたデータを記
憶するための複数のメモリセルを含むメモリセルアレイ
と、複数のメモリセルに記憶されているデータを読み出
して出力する複数のセンスアンプと、センスアンプ毎に
２本ずつ接続され、センスアンプと周辺回路とを接続す
る複数の組のデータ線とを具備しており、複数の組のデ
ータ線が、第１の周期、又は、第１の周期と位相が異な
る第２の周期で２本のデータ線が互いに交差するように
配線されている。
【００１５】上記発明においては、半導体装置がＤＲＡ
Ｍを含む場合に、第１及び第２の周期の長さを少なくと
もセンスアンプ列４列分に設定することができる。
Ｍを含む場合に、第１及び第２の周期の長さを少なくと
もセンスアンプ列４列分に設定することができる。
【００１６】従来は、基本的には、各ペアを為す２本の
データ線における交差部が、位相が異なる４つの周期の
何れか（図６中では、破線ＳＡ（０）〜ＳＡ（３）の何
れかを基点とする４Ｍビット周期）で基板上に形成さ
れ、幾つかのペアにおいて、これらのペアを為す２本の
データ線における交差部が非周期的に形成されていた。
一方、本発明においては、各ペアを為す２本のデータ線
における交差部が、位相が異なる第１の周期及び第２の
周期（例えば、メモリとしてＤＲＡＭを使用する場合に
は、第１及び第２の周期の長さが少なくともセンスアン
プ列４列分に相当する）の何れかで形成される。
データ線における交差部が、位相が異なる４つの周期の
何れか（図６中では、破線ＳＡ（０）〜ＳＡ（３）の何
れかを基点とする４Ｍビット周期）で基板上に形成さ
れ、幾つかのペアにおいて、これらのペアを為す２本の
データ線における交差部が非周期的に形成されていた。
一方、本発明においては、各ペアを為す２本のデータ線
における交差部が、位相が異なる第１の周期及び第２の
周期（例えば、メモリとしてＤＲＡＭを使用する場合に
は、第１及び第２の周期の長さが少なくともセンスアン
プ列４列分に相当する）の何れかで形成される。
【００１７】従って、本発明によれば、センスアンプを
形成するセルの種類を減少することができると共に、ペ
アを為す２本のデータ線間の線間容量を従来よりも短い
周期（例えば、メモリとしてＤＲＡＭを使用する場合に
は、少なくともセンスアンプ列８列分の周期）でバラン
スさせることができ、また、ペアを為す２本のデータ線
における交差部を容量やバス幅に応じて形成し直す必要
がない。
形成するセルの種類を減少することができると共に、ペ
アを為す２本のデータ線間の線間容量を従来よりも短い
周期（例えば、メモリとしてＤＲＡＭを使用する場合に
は、少なくともセンスアンプ列８列分の周期）でバラン
スさせることができ、また、ペアを為す２本のデータ線
における交差部を容量やバス幅に応じて形成し直す必要
がない。
【００１８】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の実施の形態について説明する。図１は、本発明の
一実施形態に係る半導体装置（チップ）を示す概略図で
ある。
発明の実施の形態について説明する。図１は、本発明の
一実施形態に係る半導体装置（チップ）を示す概略図で
ある。
【００１９】図１に示すように、半導体装置１０には、
ＤＲＡＭ１１が組み込まれている。ＤＲＡＭ１１は、バ
ッファ等で構成される入出力回路１２と、入出力回路１
２を介して供給されるデータやプログラムを記憶するた
めのメモリセルアレイ１３と、メモリセルアレイ１３に
接続された多数のビットラインの内の１本を選択するた
めの列デコーダ回路１４と、メモリセルアレイ１３に接
続された多数のワードラインの内の１本を選択するため
の行デコーダ回路１５と、ＤＲＡＭ１１における動作を
制御するための制御回路１６と、これらの回路に電源を
供給するための電源回路１７等から構成されている。
ＤＲＡＭ１１が組み込まれている。ＤＲＡＭ１１は、バ
ッファ等で構成される入出力回路１２と、入出力回路１
２を介して供給されるデータやプログラムを記憶するた
めのメモリセルアレイ１３と、メモリセルアレイ１３に
接続された多数のビットラインの内の１本を選択するた
めの列デコーダ回路１４と、メモリセルアレイ１３に接
続された多数のワードラインの内の１本を選択するため
の行デコーダ回路１５と、ＤＲＡＭ１１における動作を
制御するための制御回路１６と、これらの回路に電源を
供給するための電源回路１７等から構成されている。
【００２０】メモリセルアレイ１３は１６Ｍビットの記
憶容量を有しており、図２に示すように、多数のメモリ
ブロック１８を含んでいる。メモリセルアレイ１３の左
側には、列デコーダ回路１４が配置されており、メモリ
セルアレイ１３の下側には、行デコーダ回路１５が配置
されている。
憶容量を有しており、図２に示すように、多数のメモリ
ブロック１８を含んでいる。メモリセルアレイ１３の左
側には、列デコーダ回路１４が配置されており、メモリ
セルアレイ１３の下側には、行デコーダ回路１５が配置
されている。
【００２１】図３に示すように、メモリブロック１８に
は、縦横に配置された多数のメモリセル１９と、メモリ
ブロック１８の左右に１列に配置された多数のセンスア
ンプ２０とが含まれており、多数のワードラインＷＬ
（０）〜ＷＬ（Ｍ）、ビットラインＢＬ（０）〜ＢＬ
（Ｎ）及びビットラインＺＢＬ（０）〜ＺＢＬ（Ｎ）が
縦横に配線されている。図３においては、図２中の左下
に位置するメモリブロックの概略構成が例示されてい
る。尚、Ｍ、Ｎは２以上の整数を表している。
は、縦横に配置された多数のメモリセル１９と、メモリ
ブロック１８の左右に１列に配置された多数のセンスア
ンプ２０とが含まれており、多数のワードラインＷＬ
（０）〜ＷＬ（Ｍ）、ビットラインＢＬ（０）〜ＢＬ
（Ｎ）及びビットラインＺＢＬ（０）〜ＺＢＬ（Ｎ）が
縦横に配線されている。図３においては、図２中の左下
に位置するメモリブロックの概略構成が例示されてい
る。尚、Ｍ、Ｎは２以上の整数を表している。
【００２２】メモリセル１９に含まれるＭＯＳトランジ
スタのゲートには、１本のワードラインが接続されてお
り、ドレインには、１本のビットラインが接続されてい
る。ビットラインＢＬ（０）〜ＢＬ（Ｎ）及びビットラ
インＺＢＬ（０）〜ＺＢＬ（Ｎ）はそれぞれペアを為し
てセンスアンプ２０に接続されている。センスアンプ２
０は、選択された行アドレス及び列アドレスに対応する
メモリセル１９に接続されているビットラインとペアを
為すビットラインの電位を基準として、そのメモリセル
１９からデータを読み出し、読み出したデータを出力す
る。
スタのゲートには、１本のワードラインが接続されてお
り、ドレインには、１本のビットラインが接続されてい
る。ビットラインＢＬ（０）〜ＢＬ（Ｎ）及びビットラ
インＺＢＬ（０）〜ＺＢＬ（Ｎ）はそれぞれペアを為し
てセンスアンプ２０に接続されている。センスアンプ２
０は、選択された行アドレス及び列アドレスに対応する
メモリセル１９に接続されているビットラインとペアを
為すビットラインの電位を基準として、そのメモリセル
１９からデータを読み出し、読み出したデータを出力す
る。
【００２３】メモリブロック１８の左側に配列したセン
スアンプ２０には、縦に配線されたデータ線ＩＯ（０）
及びＺＩＯ（０）と、ＩＯ（２）及びＺＩＯ（２）とが
接続されている。データ線ＩＯ（０）及びデータ線ＺＩ
Ｏ（０）はペアを為して周辺回路に接続されており、デ
ータ線ＩＯ（２）及びデータ線ＺＩＯ（２）もペアを為
して周辺回路に接続されている。
スアンプ２０には、縦に配線されたデータ線ＩＯ（０）
及びＺＩＯ（０）と、ＩＯ（２）及びＺＩＯ（２）とが
接続されている。データ線ＩＯ（０）及びデータ線ＺＩ
Ｏ（０）はペアを為して周辺回路に接続されており、デ
ータ線ＩＯ（２）及びデータ線ＺＩＯ（２）もペアを為
して周辺回路に接続されている。
【００２４】一方、メモリブロック１８の右側に配列し
たセンスアンプ２０には、縦に配線されたデータ線ＩＯ
（１）及びＺＩＯ（１）と、ＩＯ（３）及びＺＩＯ
（３）とが接続されている。データ線ＩＯ（１）及びデ
ータ線ＺＩＯ（１）はペアを為して周辺回路に接続され
ており、データ線ＩＯ（３）及びデータ線ＺＩＯ（３）
もペアを為して周辺回路に接続されている。
たセンスアンプ２０には、縦に配線されたデータ線ＩＯ
（１）及びＺＩＯ（１）と、ＩＯ（３）及びＺＩＯ
（３）とが接続されている。データ線ＩＯ（１）及びデ
ータ線ＺＩＯ（１）はペアを為して周辺回路に接続され
ており、データ線ＩＯ（３）及びデータ線ＺＩＯ（３）
もペアを為して周辺回路に接続されている。
【００２５】同様に、他のメモリブロックの左右両側に
もデータ線が４本ずつ縦に配線されており、これらのデ
ータ線が同様にペアを為して周辺回路に接続されてい
る。これにより、各メモリブロックに含まれるデータの
記憶用のメモリセルから読み出されたデータと、これを
反転したデータとが、対応したデータ線を介して周辺回
路に出力される。
もデータ線が４本ずつ縦に配線されており、これらのデ
ータ線が同様にペアを為して周辺回路に接続されてい
る。これにより、各メモリブロックに含まれるデータの
記憶用のメモリセルから読み出されたデータと、これを
反転したデータとが、対応したデータ線を介して周辺回
路に出力される。
【００２６】ここで、図４及び図５を参照しながら、本
実施形態におけるデータ線の配線について説明する。図
４は、本発明の一実施形態に係るデータ線の配線を説明
するためのレイアウト図である。
実施形態におけるデータ線の配線について説明する。図
４は、本発明の一実施形態に係るデータ線の配線を説明
するためのレイアウト図である。
【００２７】図４においては、１つのデータの複数のビ
ットを記憶するための複数のセルに接続されたセンスア
ンプが縦１列（破線方向）に配置されており、このよう
なセンスアンプの列が横方向に１Ｍビット周期で配置さ
れている。尚、図中の符号ＳＡ（０）〜ＳＡ（３）は、
センスアンプの列を形成するレイアウトの種類を表して
いる。
ットを記憶するための複数のセルに接続されたセンスア
ンプが縦１列（破線方向）に配置されており、このよう
なセンスアンプの列が横方向に１Ｍビット周期で配置さ
れている。尚、図中の符号ＳＡ（０）〜ＳＡ（３）は、
センスアンプの列を形成するレイアウトの種類を表して
いる。
【００２８】近年、メモリセルアレイと周辺回路を繋ぐ
多数のデータ線の配線ピッチの縮小が進み、データ線の
配線ピッチがデータ線の厚みの程度に達していることか
ら、隣接したデータ線間の線間容量を所定の周期でバラ
ンスさせることにより、隣接したデータ線間に生じる干
渉ノイズをひねり周期毎に打ち消す必要がある。
多数のデータ線の配線ピッチの縮小が進み、データ線の
配線ピッチがデータ線の厚みの程度に達していることか
ら、隣接したデータ線間の線間容量を所定の周期でバラ
ンスさせることにより、隣接したデータ線間に生じる干
渉ノイズをひねり周期毎に打ち消す必要がある。
【００２９】そこで、本実施形態においては、図４に示
すように、データ線ＩＯ（０）〜ＩＯ（４）とデータ線
ＺＩＯ（０）〜ＺＩＯ（４）とがそれぞれペアを為して
おり、各ペアを為す２本のデータ線は、図４に示すよう
に、数箇所で互いに交差するツイステッド構造により基
板上に配線されるようにレイアウトされている。
すように、データ線ＩＯ（０）〜ＩＯ（４）とデータ線
ＺＩＯ（０）〜ＺＩＯ（４）とがそれぞれペアを為して
おり、各ペアを為す２本のデータ線は、図４に示すよう
に、数箇所で互いに交差するツイステッド構造により基
板上に配線されるようにレイアウトされている。
【００３０】詳細には、データ線ＩＯ（０）及びデータ
線ＺＩＯ（０）はペアを為しており、この２本のデータ
線ＩＯ（０）、ＺＩＯ（０）の配線は、破線ＳＡ（０）
を基点として２Ｍビット周期で互いに交差するようにレ
イアウトされている。尚、図４においては、１ＭＡＴ
（図中に示した斜線部）が１Ｍビットに設定されている
ことから、２本のデータ線ＩＯ（０）、ＺＩＯ（０）が
２Ｍビットの周期で交差している。しかしながら、バス
幅やワードラインの本数等を変更することにより１ＭＡ
Ｔの容量が変化することから、２本のデータ線ＩＯ
（０）、ＺＩＯ（０）が交差する周期は、本実施形態で
例示した２Ｍビットに限定されず、少なくともセンスア
ンプ列４列分であれば良い。
線ＺＩＯ（０）はペアを為しており、この２本のデータ
線ＩＯ（０）、ＺＩＯ（０）の配線は、破線ＳＡ（０）
を基点として２Ｍビット周期で互いに交差するようにレ
イアウトされている。尚、図４においては、１ＭＡＴ
（図中に示した斜線部）が１Ｍビットに設定されている
ことから、２本のデータ線ＩＯ（０）、ＺＩＯ（０）が
２Ｍビットの周期で交差している。しかしながら、バス
幅やワードラインの本数等を変更することにより１ＭＡ
Ｔの容量が変化することから、２本のデータ線ＩＯ
（０）、ＺＩＯ（０）が交差する周期は、本実施形態で
例示した２Ｍビットに限定されず、少なくともセンスア
ンプ列４列分であれば良い。
【００３１】また、データ線ＩＯ（１）及びデータ線Ｚ
ＩＯ（１）はペアを為しており、この２本のデータ線Ｉ
Ｏ（１）、ＺＩＯ（１）の配線は、破線ＳＡ（１）を基
点として２Ｍビット周期で互いに交差するようにレイア
ウトされている。
ＩＯ（１）はペアを為しており、この２本のデータ線Ｉ
Ｏ（１）、ＺＩＯ（１）の配線は、破線ＳＡ（１）を基
点として２Ｍビット周期で互いに交差するようにレイア
ウトされている。
【００３２】また、データ線ＩＯ（２）及びデータ線Ｚ
ＩＯ（２）はペアを為しており、この２本のデータ線Ｉ
Ｏ（２）、ＺＩＯ（２）の配線は、データ線ＩＯ
（１）、ＺＩＯ（１）のペアに対して最隣接すると共
に、破線ＳＡ（０）を基点として２Ｍビット周期で互い
に交差するようにレイアウトされている。
ＩＯ（２）はペアを為しており、この２本のデータ線Ｉ
Ｏ（２）、ＺＩＯ（２）の配線は、データ線ＩＯ
（１）、ＺＩＯ（１）のペアに対して最隣接すると共
に、破線ＳＡ（０）を基点として２Ｍビット周期で互い
に交差するようにレイアウトされている。
【００３３】また、データ線ＩＯ（３）及びデータ線Ｚ
ＩＯ（３）はペアを為しており、この２本のデータ線Ｉ
Ｏ（３）、ＺＩＯ（３）の配線は、破線ＳＡ（１）を基
点として２Ｍビット周期で互いに交差するようにレイア
ウトされている。
ＩＯ（３）はペアを為しており、この２本のデータ線Ｉ
Ｏ（３）、ＺＩＯ（３）の配線は、破線ＳＡ（１）を基
点として２Ｍビット周期で互いに交差するようにレイア
ウトされている。
【００３４】また、データ線ＩＯ（４）及びデータ線Ｚ
ＩＯ（４）はペアを為しており、この２本のデータ線Ｉ
Ｏ（４）、ＺＩＯ（４）の配線は、データ線ＩＯ
（３）、ＺＩＯ（３）のペアに対して最隣接すると共
に、破線ＳＡ（０）を基点として２Ｍビット周期で互い
に交差するようにレイアウトされている。
ＩＯ（４）はペアを為しており、この２本のデータ線Ｉ
Ｏ（４）、ＺＩＯ（４）の配線は、データ線ＩＯ
（３）、ＺＩＯ（３）のペアに対して最隣接すると共
に、破線ＳＡ（０）を基点として２Ｍビット周期で互い
に交差するようにレイアウトされている。
【００３５】図５は、ペアを為す２本のデータ線の一部
を拡大して示す平面図である。図５においては、データ
線ＩＯ（０）及びデータ線ＺＩＯ（０）の一部が拡大し
て示されている。
を拡大して示す平面図である。図５においては、データ
線ＩＯ（０）及びデータ線ＺＩＯ（０）の一部が拡大し
て示されている。
【００３６】図５に示すように、データ線ＩＯ（０）
は、データ線ＩＯ（０）及びデータ線ＺＩＯ（０）の交
差部３０（一点鎖線で囲む部位）において、同一層内で
屈曲するように第１の層間絶縁膜（図示せず）を介して
基板上に形成された導体３１（破線）から構成されてい
る。一方、データ線ＺＩＯ（０）は、同じ交差部３０に
おいて、第１の層間絶縁膜を介して基板上に形成された
導体３２、３３（破線）と、第２の層間絶縁膜３６を介
して導体３１上に形成された導体３４とから構成されて
おり、導体３２及び３３と導体３４とはビアホール３５
（白丸）を介して接続されている。
は、データ線ＩＯ（０）及びデータ線ＺＩＯ（０）の交
差部３０（一点鎖線で囲む部位）において、同一層内で
屈曲するように第１の層間絶縁膜（図示せず）を介して
基板上に形成された導体３１（破線）から構成されてい
る。一方、データ線ＺＩＯ（０）は、同じ交差部３０に
おいて、第１の層間絶縁膜を介して基板上に形成された
導体３２、３３（破線）と、第２の層間絶縁膜３６を介
して導体３１上に形成された導体３４とから構成されて
おり、導体３２及び３３と導体３４とはビアホール３５
（白丸）を介して接続されている。
【００３７】従来は、図６に示すように、基本的には、
各ペアを為す２本のデータ線における交差部が、破線Ｓ
Ａ（０）〜ＳＡ（３）の何れかを基点とする４Ｍビット
周期で基板上に形成され、幾つかのペアにおいて、これ
らのペアを為す２本のデータ線における交差部が非周期
的に形成されていた。一方、本実施形態においては、図
４に示すように、各ペアを為す２本のデータ線における
交差部が、破線ＳＡ（０）又はＳＡ（１）を基点とする
２Ｍビット周期で形成されている。従って、本実施形態
によれば、センスアンプを形成するセルの種類を減少す
ることができると共に、ペアを為す２本のデータ線間の
線間容量を短い４Ｍビット周期でバランスさせることが
でき、また、ペアを為す２本のデータ線における交差部
を容量やバス幅に応じて形成し直す必要がない。
各ペアを為す２本のデータ線における交差部が、破線Ｓ
Ａ（０）〜ＳＡ（３）の何れかを基点とする４Ｍビット
周期で基板上に形成され、幾つかのペアにおいて、これ
らのペアを為す２本のデータ線における交差部が非周期
的に形成されていた。一方、本実施形態においては、図
４に示すように、各ペアを為す２本のデータ線における
交差部が、破線ＳＡ（０）又はＳＡ（１）を基点とする
２Ｍビット周期で形成されている。従って、本実施形態
によれば、センスアンプを形成するセルの種類を減少す
ることができると共に、ペアを為す２本のデータ線間の
線間容量を短い４Ｍビット周期でバランスさせることが
でき、また、ペアを為す２本のデータ線における交差部
を容量やバス幅に応じて形成し直す必要がない。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
センスアンプを形成するセルの種類を減少することがで
きると共に、ペアを為す２本のデータ線間の線間容量を
短い周期でバランスすることができ、また、ペアを為す
２本のデータ線における交差部を容量やバス幅に応じて
形成し直す必要がない。
センスアンプを形成するセルの種類を減少することがで
きると共に、ペアを為す２本のデータ線間の線間容量を
短い周期でバランスすることができ、また、ペアを為す
２本のデータ線における交差部を容量やバス幅に応じて
形成し直す必要がない。
【図１】本発明の一実施形態に係る半導体装置を示す概
略図である。
略図である。
【図２】図１のメモリセルアレイの概略構成を中心に示
す図である。
す図である。
【図３】図２のメモリブロックの概略構成を中心に示す
図である。
図である。
【図４】本発明の一実施形態に係る半導体装置における
データ線の配線を説明するためのレイアウト図の一例で
ある。
データ線の配線を説明するためのレイアウト図の一例で
ある。
【図５】本発明の一実施形態に係る半導体装置における
ペアを為す２本のデータ線における交差部を拡大して示
す平面図である。
ペアを為す２本のデータ線における交差部を拡大して示
す平面図である。
【図６】従来におけるデータ線の配線を説明するための
レイアウト図である。
レイアウト図である。
【符号の説明】 １０ 半導体装置 １１ ＤＲＡＭ（Dynamic Random Access Memory） １３ メモリセルアレイ １８ メモリブロック １９ メモリセル ２０ センスアンプ ３０ 交差部 ３１〜３４ 導体 ３５ ビアホール ＩＯ（０）〜ＩＯ（７）、ＺＩＯ（０）〜ＺＩＯ（７）
データ線 ＷＬ（０）〜ＷＬ（Ｍ） ワードライン ＢＬ（０）〜ＢＬ（Ｎ）、ＺＢＬ（０）〜ＺＢＬ（Ｎ）
ビットライン
データ線 ＷＬ（０）〜ＷＬ（Ｍ） ワードライン ＢＬ（０）〜ＢＬ（Ｎ）、ＺＢＬ（０）〜ＺＢＬ（Ｎ）
ビットライン
Claims (2)
- 【請求項１】 供給されたデータを記憶するための複数
のメモリセルを含むメモリセルアレイと、 前記複数のメモリセルに記憶されているデータを読み出
して出力する複数のセンスアンプと、 前記センスアンプ毎に２本ずつ接続され、前記センスア
ンプと周辺回路とを接続する複数の組のデータ線と、を
具備しており、前記複数の組のデータ線が、第１の周
期、又は、前記第１の周期と位相が異なる第２の周期で
２本のデータ線が互いに交差するように配線されている
ことを特徴とする半導体装置。 - 【請求項２】 前記半導体装置がＤＲＡＭ（Dynamic Ra
ndom Access Memory）を含み、前記第１及び第２の周期
の長さが少なくともセンスアンプ列４列分であることを
特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000186748A JP2002008377A (ja) | 2000-06-21 | 2000-06-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000186748A JP2002008377A (ja) | 2000-06-21 | 2000-06-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002008377A true JP2002008377A (ja) | 2002-01-11 |
Family
ID=18686855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000186748A Withdrawn JP2002008377A (ja) | 2000-06-21 | 2000-06-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002008377A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8599347B2 (en) | 2010-06-04 | 2013-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
-
2000
- 2000-06-21 JP JP2000186748A patent/JP2002008377A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8599347B2 (en) | 2010-06-04 | 2013-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070904 |