KR20080097032A - 반도체 장치의 금속배선 및 그 형성 방법 - Google Patents

Abstract

본 발명은 반도체 장치의 신호라인 및 파워 공급라인등의 금속라인의 배치에 관한 것으로서, 특히 파워 공급라인의 수를 줄이고 면적을 넓게 하여 저항을 줄이는 배치 구조에 관한 것이다.

본 발명은 메모리 셀 어레이 위에 동일한 방향으로 배치되는 다수의 파워 라인들 및 신호라인들을 포함하는 반도체 장치의 금속배선에 있어서, 상기 파워 라인 중 같은 종류의 전원을 공급하는 2 개 이상을 전기적으로 연결하는 연결라인; 및 상기 연결라인과 상기 파워라인들의 교차점에 연장되어 형성되어 있는 공통 파워라인;을 구비하고, 상기 연결라인 이후부터는 상기 공통라인을 제외한 나머지 파워라인들은 제거된 것을 특징으로 한다.

파워라인, 연결라인, 금속배선, 메모리 셀

Description

반도체 장치의 금속배선 및 그 형성 방법{Semicondutor Device's Powerlines are Connected And Method forming the Same}

도 1은 종래의 일반적인 반도체 메모리 셀 위에 배치된 파워라인 및 신호라인을 나타낸 평면도

도 2는 도 1에 따른 파워라인과 신호라인을 확대하여 나타낸 평면도

도 3은 본 발명에 따른 파워라인 및 신호라인의 배치를 나타낸 평면도

도 4는 본 발명의 또 다른 실시예로써 파워라인 및 신호라인이 수직으로 배치된 평면도

도 5는 본 발명의 또 다른 실시예로써 파워리인 및 신호라인이 수직 및 수평으로 동시에 배치된 평면도

본 발명은 반도체 장치의 신호라인 및 파워 공급라인등의 금속라인의 배치에 관한 것으로서, 특히 파워 공급라인의 면적을 넓게 하여 저항을 줄이는 배치 구조에 관한 것이다.

일반적인 반도체 메모리 장치는 메모리 셀 어레이 영역과 주변 회로 영역이 분리되며, 메모리 셀 어레이 영역은 크게 매트릭스 형태로 배치된 서브 메모리 셀 어레이 영역과 서브 메모리 셀 어레이 영역의 좌우에 배치된 센스 증폭기 영역으로 이루어지며, 서브 메모리 셀 어레이 영역의 하부 층에 메모리 셀이 형성되고, 센스 증폭기 영역의 하부 층에 센스 증폭기, 프리차지 회로, 및 데이터 입출력 게이트 등을 구성하는 트랜지스터들과 같은 소자들이 형성된다. 그리고 이들 영역의 상부에 신호 라인들 및 파워 라인들을 위한 2개의 메탈 층이 배치된다.

파워 라인들은 그물 형태로 배치되고, 그물 형태가 많이 형성될수록 안정적인 파워를 공급할 수 있다. 즉, 파워가 공급되는 회로에서 순간적인 과도한 파워 소모가 발생하더라도 파워 레벨의 변화없이 안정적인 파워가 공급될 수 있다.

그런데, 제한된 면적의 메모리 셀 어레이 영역에 배치되는 신호 라인들의 수가 많아짐에 따라 많은 수의 파워 라인들을 배치하는 것이 용이하지 않다.

또한, 종래의 반도체 메모리 장치의 주변 회로에 배치되는 파워 라인들 및 신호 라인들은 메모리 셀 어레이 영역과 마찬가지로 2개의 금속 층에 배치되며, 안정적인 파워를 공급하기 위하여 파워 라인의 너비를 넓게 배치하게 되면 레이아웃 면적이 증가하게 된다는 문제점이 있다.

특히, 반도체 메모리가 점점 집적도가 높아지고 소형화 또는 저전력화 됨에 따라 파워의 소모량도 높아지고 파워의 효율적이고 균일한 공급이 필요하다.

하지만 집적도가 높아짐에 따라 반도체 장치에 필요한 파워 라인이 미세해지고 길이는 늘어남에 따라 파워 공급이 원활하지 못하다. 특히 파워 라인이 가늘어 짐에 따라 라인이 저항이 점점 커지게 되어 신호 및 파워의 전하량을 축소키시고, 메모리의 스피드를 저하시킬 뿐만 아니라 궁극적으로 반도체의 수율이 저하되는 문제점이 있다.

본 발명은 상기의 문제점을 해결하기 위한 것으로서, 레이아웃 면적이 증가됨이 없이 파워 라인의 너비를 넓게 하여 파워 공급을 원활히 하고 파워 라인의 저항을 줄이는 것을 목적으로 한다.

또한, 본 발명은 두 개 이상의 파워 라인을 상호 연결하여 공급되는 파워량이 저하되지 않고 레이 아웃 면적이 증가하지 않는 반도체 장치를 제공하는 것을 목적으로 한다.

본 발명은 메모리 셀 어레이 위에 동일한 방향으로 배치되는 다수의 파워 라인들 및 신호라인들을 포함하는 반도체 장치의 금속배선에 있어서, 상기 파워 라인 중 같은 종류의 전원을 공급하는 2 개 이상을 전기적으로 연결하는 연결라인; 및 상기 연결라인과 상기 파워라인들의 교차점에 연장되어 형성되어 있는 공통 파워라인;을 구비하고, 상기 연결라인 이후부터는 상기 공통라인을 제외한 나머지 파워라인들은 절단된 것을 특징으로 한다.

상기 공통파워라인은 연결라인 이전의 파워라인의 폭보다 넓게 형성하는 것을 특징으로 한다.

상기 공통파워라인의 폭은 연결라인으로 연결된 파워라인들의 폭을 더한 값인 것을 특징으로 한다.

상기 연결라인은 메모리 셀의 시작부위로부터 디자인 룰을 벗어나지 않는 범위 내에서 최대한 가까이 형성되는 것을 특징으로 한다.

상기 연결라인은 메모리 셀의 시작부위로부터 파워라인의폭과 이웃하는 신호라인 사이에 형성되어 있는 스페이스 폭을 더한 만큼의 거리에서 형성되는 것을 특징으로 한다.

상기 연결라인의 저항값은 상기 파워라인의 저항보다 적은 것을 특징으로 한다.

상기 연결라인은 상기 파워라인 및 신호라인에 직교하게 형성되는 것을 특징으로 한다.

상기 연결라인은 상기 파워라인과 다른 층에 형성되는 것을 특징으로 한다.

상기 신호라인은 파워라인과 평행하게 파워라인들 사이에 형성하되, 상기 연결라인부터 공통파워라인의 폭이 넓어지는 부분까지는 상기 파워라인과 오버랩되지 않도록 꺾어지도록 형성되는 것을 특징으로 한다.

또한, 본 발명에 따른 반도체 장치는 메모리 셀 어레이 위에 수직 또는 수평으로 배치되는 제 1 파워라인; 상기 파워 라인과 동일한 층에 평행하게 배치되는 다수의 신호라인들; 상기 제 1파워라인과 동일한 층에 평행하게 배치되고 상기 제 1파워라인과 같은 종류의 전원을 공급하는 제 2파워라인; 상기 제 1 파워라인과 제 2파워라인을 연결하는 연결라인; 및 상기 연결라인 이후 제 2 파워라인은 절단되고, 상기 제 1파워라인은 연장형성되어 제 1 파워라인과 제 2파워라인에서 공급되는 전원을 공통으로 공급하는 공통파워라인;을 포함하는 것을 특징으로 한다.

상기 공통파워라인의 폭은 제 1파워라인의 폭보다 넓게 형성하는 것을 특징으로 한다.

상기 공통파워라인의 폭은 제 1파워라인과 제 2파워라인의 폭을 합한 폭인 것을 특징으로 한다.

연결라인은 상기 제 1 파워라인의 폭과 상기 제 1파워라인과 이웃하는 신호라인 사이에 형성되어 있는 스페이스 폭을 더한 만큼의 거리에서 형성되는 것을 특징으로 한다.

상기 연결라인은 상기 메모리 셀 어레이의 시작부위로부터 디자인 룰을 벗어나지 않는 범위 내에서 최대한 가까이 형성되는 것을 특징으로 한다.

상기 연결라인은 상기 파워라인 및 신호라인에 직교하게 형성되는 것을 특징으로 한다.

상기 연결라인은 상기 파워라인과 다른 층에 형성되는 것을 특징으로 한다.

상기 제 1파워라인의 폭이 넓게 형성되는 부분은 신호라인들이 상기 파워라인과 오버랩되지 않도록 상기 연결라인과 거리를 두고 형성되는 것을 특징으로 한다.

상기 신호라인은 상기 제 1파워라인과 오버랩되지 않도록 꺾어져 형성되는 것을 특징으로 한다.

상기 파워라인 및 신호라인은 수직 및 수평 방향으로 동시에 형성되는 것을 특징으로 하는 반도체 배치구조.

또한, 본 발명에 따른 반도체 배치 방법은 파워라인과 신호라인을 동일 층에 평행하게 배치하는 제 1 단계; 상기 파워라인들 중 동일 파워를 공급하는 2 개 이상의 파워라인을 상호 연결하는 제 2 단계; 및 상기 연결된 지점에서 연결된 파워라인에서 공급되는 전원을 합하여 공통으로 공급하는 공통파워라인을 형성하되, 상기 공통파워라인의 폭은 상기 연결된 파워라인들의 폭을 더한 값으로 형성하는 제 3단계; 를 포함하는 것을 특징으로 한다. 상기 제 2단계는 상기 파워라인과 다른 층에 형성하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.

도1은 일반적인 반도체 메모리 장치의 메모리 셀 어레이의 구성을 나타내는 것으로, 도1에서, 10은 메모리 셀 어레이를, 20은 컬럼 디코더를, 30은 로우 디코더를 각각 나타내고, CJ는 접합 영역을, SWD는 서브 워드 라인 드라이버 영역을, SA는 센스 증폭기 영역을, SMCA는 서브 메모리 셀 어레이 영역을 각각 나타낸다. 그리고, PX는 워드 선택신호 라인을, NWE는 메인 워드 라인을, SWL은 서브 워드 라인을, CSL은 컬럼 선택신호 라인을, LIO는 로컬 데이터 입출력 라인을, GIO는 글로벌 데이터 입출력 라인을 각각 나타낸다.

도1에 나타낸 메모리 셀 어레이(10)는 접합 영역(CJ), 서브 워드 라인 드라이버 영역(SWD), 센스 증폭기 영역(SA), 및 서브 메모리 셀 어레이 영역(SMCA)으로 구성된 블록이 가로 방향과 세로 방향으로 반복적으로 배치된다. 그리고, 접합 영역(CJ)에는 서브 워드 라인 드라이버를 제어하기 위한 제어신호 발생회로 및 센스 증폭기를 제어하기 위한 제어신호 발생회로가 배치되고, 서브 워드 라인 드라이버 영역(SWD)에는 서브 워드 라인 드라이버들이 배치되고, 센스 증폭기 영역(SA)에는 센스 증폭기들이 배치된다.

그리고, 로우 디코더(30)는 제1로우 디코더 영역(RD1)과 제2로우 디코더 영역(RD2)이 교대로 반복적으로 배치된다.

도1에 나타낸 블록들 각각의 기능 및 신호 라인의 배치를 설명하면 다음과 같다.

메모리 셀 어레이(10)는 서브 워드 라인(SWL)과 비트 라인(BL)사이에 연결된 메모리 셀(MC)을 구비하며, 워드 선택신호 라인(PX)과 메인 워드 라인(NWE)으로 전송되는 신호를 조합한 신호와 컬럼 선택신호 라인(CSL)으로 전송되는 신호에 응답하여 선택된 메모리 셀(MC)로/로부터 데이터를 라이트/리드한다. 컬럼 디코더(20)는 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택신호 라인(CSL)을 선택하기 위한 컬럼 선택신호들을 발생한다. 로우 디코더(30)는 로우 어드레스(RA)를 디코딩하여 워드 선택신호 라인(PX)을 선택하기 위한 워드 선택신호들과 메인 워드 라인(NWE)을 선택하기 위한 메인 워드 라인 선택신호들을 발생한다.

메인 워드 라인(NWE)은 서브 워드 라인 드라이버 영역(SWD)와 서브 메모리 셀 어레이 영역(SMCA)위에 세로 방향으로 배치되고, 워드 선택신호 라인(PX)과 로컬 데이터 입출력 라인(LIO)은 접합 영역(CJ)과 센스 증폭기 영역(SA)위에 워드라인(WL)과 동일한 방향으로 배치된다. 그리고, 컬럼 선택 신호 라인(CSL) 및 글로벌 데이터 입출력 라인(GIO)은 센스 증폭기 영역(SA) 및 서브 메모리 셀 어레이 영역(SMCA)위에 워드 라인(WL)과 직교하는 방향으로 배치된다.

도 2는 도 1에 나타난 신호라인 및 파워라인을 상세히 나타낸 것이다. 이하에서는 신호라인의 종류는 구별하지 않고 통칭하여 신호라인이라고 표기한다.

사선 없는 라인은 1층에 배치되는 금속 라인들을, 사선으로 채워진 라인은 2층에 배치되는 금속 라인들을 각각 나타낸다. 즉, 1층에 배치되는 금속 라인들이 제1금속층을 형성하고, 2층에 배치되는 금속 라인들이 제2금속 층을 형성하여, 신호 라인 및 파워 라인들이 총 2개의 금속 층들로 이루어져 있다.

즉, 1층에 파워라인들(PH1, PH2)과 신호라인들(SH1, SH2, SH3)들이 가로 방향으로 수평하게 배치되어 있고, 층을 달리하여 수직 방향으로 파워라인들(PV1, PV2)과 신호라인들(SV1, SV2, SV3)들이 배치되어 있다.

기존 메모리 반도체의 메모리 셀의 구성은 도시된 것과 같이 신호라인과 파워라인이 연속적이고 반복적인 구조를 가진다. 이와 같은 구조는 DRAM 뿐만 아니라 SRAM, 플래쉬 메모리 등 전반의 메모리 반도체가 비슷한 구조로 되어 있다.

앞서 살펴본 바와 같이 이러한 구조는 반도체 공정이 점점 미세화되고 집적도가 높아짐에 따라 많은 문제점을 야기하고 있다.

도 3은 본 발명에 따른 파워라인 및 신호라인들의 가로 방향의 배치구조를 나타낸 것이다.

파워라인과 파워라인 사이에는 1개 또는 그 이상의 신호라인이 배치되어 있는데 본 실시예에서는 2개의 신호라인이 파워라인 사이에 배치되어 있는 것을 실시예로 든다.

본 실시예에서는 2개의 파워라인만을 연결하고 있으나 연결하는 파워라인의 수는 제한되지 않는다.

본 실시예에 따른 파워라인들은 2개의 파워라인이 상호 연결되고, 연결된 이후부터는 하나의 파워라인만이 배치된다. 즉 하나의 파워라인만을 이용하여 파워를 공급한다. 상하의 파워라인은 동일한 종류의 파워를 공급하기 때문에 파워라인을 연결하더라도 아무런 문제가 없다.

제 1파워라인(PH1)과 제 2파워라인(PH2)은 종래 평행하게 배치되어 각각 파워를 공급하였으나, 본 발명에서는 연결라인을 이용하여 제 1파워라인(PH1)과 제 2파워라인(PH2)을 전기적으로 연결하고 연결 지점 이후부터는 하나의 파워라인(PH공통1)만으로 파워를 공급한다. 즉, 종래 2개의 파워라인을 통해 공급되던 파워를 하나의 라인만을 이용하여 공급한다. 대신 하나의 파워라인(PH공통)은 면적을 넓게 하여 제 1파워라인과 제2파워라인들 통해 각각 공급되던 파워를 동일 라인을 통해 공급하더라도 저항으로 인해 열이 발생하는 등의 문제를 방지한다. 상기 연결 지점 이후의 파워라인은 제 1파워라인(PH1)과 제 2 파워라인(PH2)에서 공급되는 전원을 통합하여 공통으로 공급하는 것이기 때문에 본 발명에서는 공통파워라인이라고 칭하기로 한다. 제 1파워라인(PH1)과 공통파워라인으로 명칭을 달리하였지만, 실질적으로 제 1파워라인(PH1)과 공통파워라인은 연결된 하나의 파워라인이다. 다만 연결라인 이전과 이후를 분리하기 명명한 것에 불과하다.

이때 동일한 파워를 원할히 공급하기 위해서 상기 공통파워라인(PH공통1)의 폭을 넓게 한다. 예를 들어 제 1파워라인(PH1)의 폭이 'a'이고 제 2 파워라인(PH2)의 폭이 'c'라고 하면, 연결라인(라인 A) 이후의 공통파워라인(PH공통1)의 폭은 'a'와 'c'의 폭을 합한 'a+c'가 된다. 파워라인의 폭이 이에 한정될 필요는 없고 파워를 원활히 공급할 수 있을 정도로 넓게 하면 충분하다. 상기와 같이 공통파워라인(PH공통1)의 폭을 넓게 함으로써, 파워라인의 전체 저항을 줄일 수 있고, 파워 공급을 원활히 할 수 있다.

이때, 연결라인(라인 A)을 이용하여 제 1 파워라인(PH1)과 제 2 파워라인(PH2)을 연결하는 위치는 메모리 셀 어레이가 시작되는 부분과 가까울수록 유리하다. 그러나 디자인 룰을 벗어나서는 안 된다. 즉, 디자인 룰을 벗어나지 않는 범위 내에서 최대한 가까이 형성하는 것이 바람직하다. 일 예를 들면, 상기 제 1 파워라인(PH1)과 제 1 신호라인(SH1) 사이의 간격을 'b'라고 하면, 연결라인(라인 A)은 'a+b'의 거리에서 형성될 수 있다.

그리고 제 1 파워라인(PH1)과 제 2 파워라인(PH2)를 연결된 지점에서 곧 바로 제 1파워라인의 너비를 넓게 하면 아래의 신호라인(SH1, SH2)과 오버랩 될 우려가 있으므로, 상기 공통파워라인(PH공통1)은 상기 연결라인과 약간의 간격을 둔 후 너비를 넓게 하고 신호라인(S1, S2)는 파워라인과 겹치지 않도록 아래로 꺾어 배치하는 것이 바람직하다. 상기 간격 및 꺾는 각도 또한 디자인 룰을 벗어나지 않는 범위 내에서 자유롭게 변경 가능하다. 상기 간격은 최대한 좁게 하는 것이 바람직하다. 즉, 두 파워라인(PH1, PH2)을 연결한 지점에서 곧 바로 공통파워라인(PH공통1)의 너비를 넓게 하면 신호라인과 겹칠 우려가 있으므로 신호라인을 꺾을 수 있도록 약간의 간격을 두되, 디자인 룰을 벗어나지 않는 범위 내에서 간격을 최대한 적게 하는 것이 바람직하다.

파워라인의 면적 및 전원공급만을 고려한다면 제 2파워라인은 절단하고 제 1파워라인의 간격을 시작점부터 넓게 하여 많은 양의 파워를 공급하는 것도 생각할 수 있으나, 실제 메모레 셀의 입력 핀수는 고정되어 있고 입력라인은 핀 수와 맞추어야 하므로 상기 제 2파워라인(PH2)은 연결라인으로 통해 공통파워라인으로 통합되고 절단된다고 하더라도 입력단은 필요하다.

이때 연결라인은 도전율이 좋은 메탈을 사용하고, 저항값이 파워라인의 저항보다 적은 것을 사용하는 것이 바람직하다. 연결라인의 저항이 크면 제 2파워라인(P1)을 통해 공급되는 파워가 원활히 공급되지 못할 우려가 있기 때문이다.

도 4는 본 발명에 따른 파워라인 및 신호라인들의 세로 방향의 배치구조를 나타낸 것이다. 도 3과 동일한 부호를 사용하기로 한다.

세로 방향으로 배치된 파워라인도 상기 도 3의 가로 방향으로 배치된 경우와 마찬가지로 두 개의 파워라인이 연결라인(라인 B)을 통해 연결되고, 연결 지점부터는 하나의 파워라인만 남겨 두고 나머지 하나의 파워라인은 절단한다. 남겨진 파워라인의 너비는 연결 전보다 넓게 하되, 연결지점으로부터 약간의 거리를 두고 넓게 형성한다. 앞서 설명한 바와 같이 신호라인과 오버랩 되는 것을 방지하기 위한 것이다.

넓은 부분의 파워라인의 너비는 좁은 부분의 파워라인의 너비(a)와 절단된 파워라인의 너비(c)를 합한 값(a+c)으로 할 수 있고, 연결라인(라인 B)이 형성되는 위치는 메모리 셀의 시작부분과 최대한 가깝게 하는 것이 바람직하나 디자인 룰을 벗어나지 않아야 한다. 예를 들면, 파워라인의 너비(a)와 아래 신호라인과의 간 격(b)을 합한 만큼의 거리(a+b)를 두고 형성할 수 있다.

도 5는 본 발명의 실시에 따라 파워라인 및 신호라인을 가로 방향과 세로 방향으로 동시에 배치한 것을 나타낸 도면이다.

세로 방향으로 배치된 파워라인 및 신호라인과 가로 방향으로 배치된 파워라인 및 신호라인은 메탈을 구성하는 물질이 상이하므로 가로 방향의 파워라인을 연결하는 연결라인(라인 A)와 세로 방향의 파워라인을 연결하는 연결라인(라인 B)는 서로 다른 물질로 하는 것이 바람직하다. 그러나 연결라인(라인 A, 라인 B)의 도전율이 충분히 좋고 저항이 작다면 동일 물질이라도 무관하다. 다만 가로 방향의 파워라인을 연결하는 연결라인(라인 A)은 세로 방향의 파워라인 및 신호라인과는 다른 물질을 사용해야 단락(short)을 방지할 수 있다.

세로 방향의 물질을 'd', 가로 방향의 물질을 'e', 가로 방향의 파워라인을 연결하는 연결라인의 물질을 'f'라고 하면, 공정 순서에 따라 'd-e-f'의 순서, 또는 'f-e-d'의 순서로 적층 할 수 있다.

이상에서와 같은 본 발명의 구성에 의하면, 파워라인 및 신호라인의 효율적인 배치로 인해 레이아웃의 증가 없이 파워라인의 너비를 넓게 할 수 있다.

또한, 본 발명에 의하면, 효율적인 파워라인 및 신호라인의 배치로 안정적인 파워 및 신호 공급을 할 수 있고, 그에 따라 메모리의 속도 및 수율 증대 등의 효과를 가져올 수 있다.

또한, 본 발명에 의하면, 같은 종류의 전원을 공급하는 파워라인끼리 연결하 여 공통파워라인을 형성하고 나머지 파워라인은 절단으로써 파워라인의 수를 줄일 수 있어 공정을 간략히 할 수 있다.

또한, 본 발명은 파워라인의 수를 줄이더라도 공통파워라인의 면적을 넓게 함으로써 전체 공급되는 파워량은 일정하게 유지할 수 있고, 라인이 가늘어 짐으로 인해 생기는 문제점을 해결할 수 있다.

Claims (21)

1. 메모리 셀 어레이 위에 동일한 방향으로 배치되는 다수의 파워 라인들 및 신호라인들을 포함하는 반도체 장치의 금속배선에 있어서,

   상기 파워 라인 중 같은 종류의 전원을 공급하는 2 개 이상을 전기적으로 연결하는 연결라인; 및

   상기 연결라인과 상기 파워라인들의 교차점에 연장되어 형성되어 있는 공통 파워라인;을 구비하고, 상기 연결라인 이후부터는 상기 공통라인을 제외한 나머지 파워라인들은 절단된 것을 특징으로 하는 반도체 장치의 금속배선.
2. 제 1항에 있어서, 상기 공통파워라인은 연결라인 이전의 파워라인의 폭보다 넓게 형성하는 것을 특징으로 하는 반도체 장치의 금속배선.
3. 제 1항에 있어서, 상기 공통파워라인의 폭은 연결라인으로 연결된 파워라인들의 폭을 더한 값인 것을 특징으로 하는 반도체 장치의 금속배선.
4. 제 1항에 있어서, 상기 연결라인은 메모리 셀의 시작부위로부터 디자인 룰을 벗어나지 않는 범위 내에서 최대한 가까이 형성되는 것을 특징으로 하는 반도체 장치의 금속배선.
5. 제 1항에 있어서, 상기 연결라인은 메모리 셀의 시작부위로부터 파워라인의폭과 이웃하는 신호라인 사이에 형성되어 있는 스페이스 폭을 더한 만큼의 거리에서 형성되는 것을 특징으로 하는 반도체 장치의 금속배선.
6. 제 1항에 있어서, 상기 연결라인의 저항값은 상기 파워라인의 저항보다 적은 것을 특징으로 하는 반도체 장치의 금속배선.
7. 제 1항에 있어서, 상기 연결라인은 상기 파워라인 및 신호라인에 직교하게 형성되는 것을 특징으로 하는 반도체 장치의 금속배선.
8. 제 1항에 있어서, 상기 연결라인은 상기 파워라인과 다른 층에 형성되는 것을 특징으로 하는 반도체 장치의 금속배선.
9. 제 2항에 있어서, 상기 신호라인은 파워라인과 평행하게 파워라인들 사이에 형성하되, 상기 연결라인부터 공통파워라인의 폭이 넓어지는 부분까지는 상기 파워라인과 오버랩되지 않도록 꺾어지도록 형성되는 것을 특징으로 하는 반도체 장치의 금속배선.
10. 메모리 셀 어레이 위에 수직 또는 수평으로 배치되는 제 1 파워라인;

    상기 파워 라인과 동일한 층에 평행하게 배치되는 다수의 신호라인들;

    상기 제 1파워라인과 동일한 층에 평행하게 배치되고 상기 제 1파워라인과 같은 종류의 전원을 공급하는 제 2파워라인;

    상기 제 1 파워라인과 제 2파워라인을 연결하는 연결라인;

    상기 연결라인 이후 제 2 파워라인은 절단되고, 상기 제 1파워라인은 연장형성되어 제 1 파워라인과 제 2파워라인에서 공급되는 전원을 공통으로 공급하는 공통파워라인;을 포함하는 것을 특징으로 하는 반도체 장치의 금속배선.
11. 제 10항에 있어서, 상기 공통파워라인의 폭은 제 1파워라인의 폭보다 넓게 형성하는 것을 특징으로 하는 반도체 장치의 금속배선.
12. 제 10항에 있어서, 상기 공통파워라인의 폭은 제 1파워라인과 제 2파워라인의 폭을 합한 폭인 것을 특징으로 하는 반도체 장치의 금속배선.
13. 제 10항에 있어서, 연결라인은 상기 제 1 파워라인의 폭과 상기 제 1파워라인과 이웃하는 신호라인 사이에 형성되어 있는 스페이스 폭을 더한 만큼의 거리에서 형성되는 것을 특징으로 하는 반도체 장치의 금속배선.
14. 제 10항에 있어서, 상기 연결라인은 상기 메모리 셀 어레이의 시작부위로부터 디자인 룰을 벗어나지 않는 범위 내에서 최대한 가까이 형성되는 것을 특징으로 하는 반도체 장치의 금속배선.
15. 제 10항에 있어서, 상기 연결라인은 상기 파워라인 및 신호라인에 직교하게 형성되는 것을 특징으로 하는 반도체 장치의 금속배선.
16. 제 10항에 있어서, 상기 연결라인은 상기 파워라인과 다른 층에 형성되는 것을 특징으로 하는 반도체 장치의 금속배선.
17. 제 16항에 있어서, 상기 제 1파워라인의 폭이 넓게 형성되는 부분은 신호라인들이 상기 파워라인과 오버랩되지 않도록 상기 연결라인과 거리를 두고 형성되는 것을 특징으로 하는 반도체 장치의 금속배선.
18. 제 16항에 있어서, 상기 신호라인은 상기 제 1파워라인과 오버랩되지 않도록 꺾어져 형성되는 것을 특징으로 하는 반도체 장치의 금속배선.
19. 제 1항 내지 제 18항의 어느 한 항에 있어서, 상기 파워라인 및 신호라인은 수직 및 수평 방향으로 동시에 형성되는 것을 특징으로 하는 반도체장치의 금속배선.
20. 파워라인과 신호라인을 동일 층에 평행하게 배치하는 제 1 단계;

    상기 파워라인들 중 동일 파워를 공급하는 2 개 이상의 파워라인을 상호 연 결하는 제 2 단계;

    상기 연결된 지점에서 연결된 파워라인에서 공급되는 전원을 합하여 공통으로 공급하는 공통파워라인을 형성하되, 상기 공통파워라인의 폭은 상기 연결된 파워라인들의 폭을 더한 값으로 형성하는 제 3단계; 를 포함하는 것을 특징으로 하는 반도체 배선 방법.
21. 제 20항에 있어서, 상기 제 2단계는 상기 파워라인과 다른 층에 형성하는 것을 특징으로 하는 반도체 배선 방법.

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