JPS63160093A - 半導体集積化メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体集積化メモリに関し、特に、高集積化お
よび大容量化が容易な半導体集積化ランダム・アクセス
・メモリ（以下、ＲＡＭと記す）に関する。

（従来の技術） 従来の半導体集積化メモリのうちで、ＭＩＳトランジス
タを用いたＲＡＭでもつとも高集積化が進んでいるＲＡ
Ｍは、１トランジスタ型セルを用いたダイナミックＲＡ
Ｍである。１トランジスタ型ＭＩＳＲＡＭのメモリセル
、ワード線、ディジット線及びセンスアンプの配置の従
来例としては、例えば、上条等により日経エレクトロニ
クス誌昭和６１年７月１４日号１８９頁から２０８頁に
、「溝型トランジスタ・セルを使った４Ｍビット周辺Ｃ
ＭＯＳダイナミックＲＡＭの試作」と題して発表された
論文の中において、第３図及び第４図のようなディジッ
ト線配置図が示されている。第３図はいわゆるオープン
ディジット線の場合で、センスアンプ３に繋がる２本の
ディジット線対が片方に１本ずつ両方向に伸びている。

各ディジット線には、複数のメモリセルと１ケのダミー
セルが繋がる。

例えば、ワード線Ｗ１が選択されたとすると、メモリセ
ルｌがディジット線Ｄ１に繋がり、他方のディジット線
Ｄｏには、ダミーセルフが繋がる。

ダミーセルフからの信号はメモリセル情報“１”と“０
”の中間電圧である。こうして、センスアンプ３が差動
動作をしてセルからの信号が“１”か“０”かを判別す
る。これに対して、第４図はいわゆる折り返しディジッ
ト線の場合で、対になるディジット線が隣り同志で同じ
方向に伸びている。ワード線Ｗ１が選択されると、２本
のディジット線のうち、片方のみに実際のセル１が繋が
り、他方のディジット線にはダミーセルフが繋がり、セ
ンスアンプ３が差動動作をする。

この２方式はセンスアンプの位置とともにセルアレイ内
のメモリセル、ワード線及びディジット線の配置が異な
っており、オーブンディジット線では第５図に示すよう
に、ワード線とディジット線の交差点のすべてにセルを
配置する。従って、あるワード線を選択すると、それに
繋がるセルからすべてのディジット線に同時に信号が読
み出される。これに対し、折り返しディジット線では、
第６図に示すように、一つおきのディジット線にダミー
セルが繋げるように、ワード線とディジット線の交差点
の一つおきにセルを配置する。

両方式の長短所ｉｔ、オーブンディジット線方式がセル
面積が小さくなる反面、ディジット線１本につきセンス
アンプが１ケ必要なため、センスアンプのレイアウトピ
ッチがセルピッチより大きくなり、周辺回路を含めると
メモリアレイが小さくならないのに対し、折り返しディ
ジット線方式では、セル面積は大きくなるが、対となる
２本のディジット線につきセンスアンプを１ケ配置すれ
ばよいので、センスアンプのレイアウトピッチが２ケの
セルピッチ以内に入るようにすればよいため、メモリア
レイとしてはかえってオーブンディジット線方式より小
さくなることである。

（発明が解決しようとする問題点） ところで、メガビット級のＭＩＳＲＡＭを実現する場合
、メモリアレイをもつとも小さくする配置が必要となり
、セルとしては面積がもつとも小さくなるオーブンディ
ジット線方式にし、センスアンプの配置としては２本の
ディジット線で１ケのセンスアンプを配置するレイアウ
トの採用が周辺回路を含めて全体のメモリアレイの面積
を小さくするのに望ましい。

こうした配置の一例として、前記従来例の引用文献にお
いて、第７図に示すようなディジット線配置図が示され
ている。第７図においては、従来の１本のディジット線
上のメモリセルが複数組に分割されてセグメントディジ
ット線Ｄ１１．　ＤＩ２゜ＤＯｌ、　ＤＯ２に繋がって
いる。どのワード線を選択するかによって、選択セルが
繋がるセグメントディジット線だけがセグメント選択ワ
ード線８７又は８２によって主ディジット線ＤＩ、Ｄｏ
に繋がり、両端に配置されたセンスアンプ３１．３２に
入力される。ここでは、主ディジットｆｆ１Ｄ１．Ｄｏ
にセクション選択のトランジスタが直列に入っており、
セクション選択ワード線９１又は９２の１本を選択する
ことによって、１本の主ディジット線を二つに分割して
、上方のセル（１１，１２，１３，１４，・・・）の信
号は左側のセンスアンプ３１に、下方のセル（２１゜２
２、２３．２４．・・・）の信号は右側のセンスアンプ
に伝わることになる。つまり、セクション選択ワード線
の働きによって結果的には２本の折り返しディジット線
を向い合わせにした形となる。

第７図の従来例では、セルはオープンディジット線方式
のように、ワード線とディジット線の交差点に常に配置
され、しかも、センスアンプは２本のディジット線で１
ケとなるように配置されており、全体のメモリアレイの
面積が小７さくなる。

ところが、第７図のディジット線配置では、複数のセグ
メントディジット線と主ディジット線の接続に複数のト
ランジスタが必要なこと、更に、主ディジット線を複数
のセクションに分割する複数のトランジスタが必要とな
り、これらの多くのトランジスタに余分のレイアウト面
積が使われるから、例え、セルサイズが小さくなったと
しても全体のメモリアレイの面積が小さくならない欠点
がある。又、本従来例では、ディジット線の配線層とし
て、セグメントディジット線に下層の配線層を用い、主
ディジット線に上層の配線層が用いられるのが通例であ
る。一般に、配線ピッチは上層の配線の方が下層の配線
よりも大きくなるから、この場合には、２本のディジッ
ト線のピッチが上層の配線層で決定され、前記と同様に
、セルサイズが小さくなったとしても主ディジット線の
ピッチが広くなり全体のメモリアレイの面積が小さくな
らない欠点がある。

以上の説明でも明らかなように、セルはオープンディジ
ット線方式で、ワード線とディジット線の交差点に常に
配置され、しか′も、センスアンプは２本のディジット
線で１ケとなるように配まされ、且つ、余分なトランジ
スタを必要とせず、全体のメモリアレイの面積が小さく
なる半導体ｔＡＭ化メモリが切望されている。

本発明の目的は、上記条件を満足し、ワード線、ディジ
ット線及びセンスアンプのレイアウトピンチが小さくな
り、ひいては記憶容量の大きさの割にチップ面積が小さ
くて足りる半導体ｆＡ積化メモリを提供することにある
。

（問題点を解決するための手段） 前述の問題点を解決するために本発明が提供する手段は
、マトリックス状に配置したメモリセルと、これらメモ
リセルの選択ゲートを列方向に接続する複数本のワード
線と、前記メモリセルのディジット端子を行方向に接続
し、且つ、第１の配！ｉ層から成る複数本のディジット
線とを少なくとも備え、前記ワード線とディジット線の
交差点にメモリセルが配置された半導体集積化メモリで
あって、前記ディジット線のうちで平行に配置され、且
つ、Ｉ’ｌＪｍするディジット線２本毎にディジット線
対を形成し、該ディジット線のうちで行方向に隣り合っ
て配置されたディジット線対２組毎に、該２組のディジ
ット線対の両端に対向して第１及び第２のセンスアンプ
が配置され、第１のセンスアンプには、該センスアンプ
側に配置されたディジット線対の一方のディジット線と
、該ディジット線と平行に配置された第２の配線層から
成る第１の配線を介して第２のセンスアンプ側に配置さ
れたディジット線対の一方のディジット線とが接続され
、第２のセンスアンプには、該センスアンプ側に配置さ
れたディジット線対の他方のディジット線と、該ディジ
ット線と平行に配置された第２の配線層から成る第２の
配線を介して第１のセンスアンプ側に配置されたディジ
ット線対の他方のディジット線とが接続されたことを特
徴とする半導体集積化メモリである。

（作用） 本発明による半導体集積化メモリは、セル配置がオープ
ンディジット線方式で、ワード線とディジット線の交差
点にはセルが配置される。また、第１及び第２のセンス
アンプは折り返しディジット線方式のように、行方向に
隣接して配置された２組のディジット線対の両端に対向
して配置される０片一方の組のディジット線対に繋がる
メモリセル対が選択されると、一方のセル信号は第１の
センスアンプに、他方のセル信号は対向して配置された
第２のセンスアンプにそれぞれ分かれて入力される。セ
ンスアンプへの対となる信号は、他方の非選択の組のデ
ィジット線対から、各センスアンプへそれぞれ第１及び
第２の配線を介して差動信号として入力される。この結
果、本発明のメモリは、セルがちっとも寓密度に配置で
き、しかも、２本のディジット線のレイアウトピッチに
１ケのセンスアンプが配置され、且つ、ディジット線分
割用の余分なトランジスタを必要としないため、全体の
メモリアレイの面積が小さくなる利点を有する。

（実施例） 以下、本発明をよりよく理解できるように、実施例を用
いて説明する。

（実施例１） 第１図は本発明の第１の実施例を示すＭＩＳＲＡＭのセ
ンスアンプとディジット線の配置図である。本実施例の
ＲＡＭは、本発明の典型的な例であり、メモリセル１１
．１２．２１．２２．・・・がワード線Ｗｌ、Ｗ２．・
・・とディジット線Ｄ１１．　Ｄ１２．　ＤＯｌ。

ＤＯ２の交差点に常に配置されており、従来のオーブン
ディジット線と同じくもつとも高密度にセルが配置され
ている。ディジット線Ｄ１１とＤＯｌ及びＤ１２とＤＯ
２で２組のディジット線対が構成される。

センスアンプ３１と３２は上記ディジット線対の両端で
対向して配置されるが、センスアンプ３１にはディジッ
ト線Ｄ１１が一方の入力として、ディジット線ＤＩ２が
第１の配線４を介して他方の入力として接続され、セン
スアンプ３２にはディジット線ＤＯ２が一方の入力とし
て、ディジット線ＤＯＩが第２の配線５を介して他方の
入力として接続されている。

従って、例えば、第１図で左側のディジット線対に接続
するメモリセルを活性化するワード線Ｗ１が選択された
場合には、メモリセル１１の信号はセンスアンプ３１に
伝わり、メモリセル２１の信号はセンスアンプ３２に伝
わる。センスアンプ３１への対となる信号はディジット
１Ｄ１１２から従来例と同じようなダミーセルによって
メモリセル情報°゛１″と“０”の中間電圧として差動
入力される。センスアンプ３２への対となる信号も、上
記と同様にディジット線ＤＯ２から差動入力される。右
半分のディジット線側のワード線Ｗ２が選択された場合
には、メモリセル１２の信号がセンスアンプ３１に伝わ
り、メモリセル２２の信号がセンスアンプ３２に伝わる
。

センスアンプ３１及び３２への対となる信号は、それぞ
れディジット線Ｄ１１及びＤＯＩから差動入力される。

このように、本実施例のＲＡＭではワード線が選択され
□ると、対となるメモリセルからともに信号が読み出さ
れ、２組のディジット線対の両端に配置されたセンスア
ンプに上記信号が分かれて入力され、非選択のディジッ
ト線対の情報がそれぞれ左右のセンスアンプに基準電圧
として差動入力される。

第１図の配置図からもわかるように、本実施例ではセン
スアンプ１ケを２本のディジット線のレイアウトピッチ
に配置することができる。特に、本実施例では、ディジ
ット線Ｄ１１．　ＤＩ２．　ＤＯＩ。

Ｄ０２を第１の配線層で、第１及び第２の配線４゜５を
第２の配線層で形成するから、ディジット線対Ｄ１１．
　ＤＯＩ及びＤＩ２．ＤＯ２の中に配置される第１及び
第２の配線４．うは上記ディジット線と重なって配置さ
れてもよく、その配線ピッチは１本で２本のディジット
線対のレイアウトピッチ以内であればよいので、第２の
配線層のためにレイアウトピッチが増えることはない。

特に、第１の配線層として下層の配線層を、第２の配ｗ
Ａ７１！＃とじて上層の配線層を用いた場合には、配線
ピッチの大きな上層の配線はディジット線対に付き１本
だけでよいので、ディジット線対のレイアウトピッチは
２本の下層の配線ピッチで決定され、従来例の第７図の
ディジット線配置の場合よりもレイアウトピッチが小さ
くなる。

しかも、本実施例では、第７図の従来例のようにディジ
ット線を分割選択するための余分なトランジスタが一切
不要であるから、この点からもセルアレイを小さくでき
る。

このように、本実施例のＲＡＭはメモリのセルアレイが
もっとも高密度に配置でき、しかも、２本のディジット
線に付き１ケのセンスアンプを配置することができるか
ら、全体のメモリアレイの面積も小さくなり、大容量・
高集積の半導体集積化メモリを実現する上で非常に有用
である。

（実施例２） 第２図は本発明の第２の実施例を示すＭＩＳＲＡＭのセ
ンスアンプとディジット線の配置図である０本実施例の
ＭＩＳＲＡＭは、センスアンプ３１にディジットｔ！Ｉ
）１１が一方の入力として、ディリット線ＤＯ２が第１
の配線４を介して他方の入力として接続され、センスア
ンプ３２にディジット線ＤＩ２が一方の入力として、デ
ィジットＱＤＯ１が第２の配線５を介して他方の入力と
して接続されていること以外、第１図の第１の実施例と
メモリセル及びセンスアンプ等の配置はまったく等しく
、同じ回路ブロックには同じ番号及び記号が付されてい
る０回昂動作も第１の実施例と同様に、選択されたメモ
リセル対からともに信号が読み出され、２組のディジッ
ト線対の両端に配置されたセンスアンプに上記信号が分
かれて入力される。

本実施例においては、第１及び第２の配線とディジット
線の接続法が第１の実施例と異なっているが、メモリの
セルアレイがもっとも高密度に配置でき、しかも、２本
のディジット線に付き１ケのセンスアンプを配置するこ
とができるから、全体のメモリアレイの面積が小さくな
ることは言うまでもない。

尚、ここに示した実施例は本発明の半導体集積化メモリ
の一例であって、本発明では第１及び第２の配線とディ
ジット線の接続の仕方は任意に選べるし、また、上記配
線の配置としてはディジット線対のレイアウトピッチ内
のいかなる位置であってもよい、更に、第１及び第２の
配線の配線層も任意に選べることは言うまでもない。

（発明の効果） 以上、説明したように、本発明によれば、従来困難であ
ったオープンディジット線方式のセル配置で、しかも、
センスアンプは２木のディジット線レイアウトピッチに
１ケだけ配置され、且つ、ディジット線分割のための余
分なトランジスタが不要となり、メモリアレイ及びチッ
プ面積が大幅に小さくなる半導体集積化メモリが実現で
きる。

そこで、本発明を適用することにより、単位記憶容量当
りのチップ面積が小さい半導体集積化メモリが実現でき
る。

【図面の簡単な説明】

第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例であるＭＩＳＲＡＭのセンスアンプとディジット線
の配置図、第３図は従来のＭＩＳＲＡＭでオープンディ
ジット線方式のセンスアンプとディジット線の回路及び
配置を示す図、第４図は従来のＭＩＳＲＡＭで折り返し
ディジット線方式のセンスアンプとディジット線の＠路
及び配置を示す図、第５図はオープンディジット線方式
のメモリセルの配置図、第６図は折り返しディジット線
方式のメモリセルの配置図、第７図は従来のＭＩＳＲＡ
Ｍでオープンディジット線方式のセル配置で、しかも、
２本のディジット線レイアウトピッチに１ケのセンスア
ンプが配置されたセンスアンプとディジット線の回路及
び配置を示す図である。 図中の記号で、１　、２　、１１．１２．１３．１４．
２１゜２２、２３．２４はメモリセルを、３，３１．３
２はセンスアンプを、４は第１の配線を、５は第２の配
線を、６．７はダミーセルを、線．８２はセグメント選
択ワード線を、９１．９２はセクション選択ワード線を
、Ｗｌ、Ｗ２．Ｗ３．Ｗ４はワード線を、ＤＷＩ。 ＤＷＯはダミーワード線を、ＤＩ、Ｄｏ、Ｄｌｌ。 ＤＩ２．　ＤＯＩ、　Ｄｏ２はディジット線を、それぞ
れ示す。

Claims (1)

【特許請求の範囲】
1. マトリックス状に配置したメモリセルと、これらメモリ
   セルの選択ゲートを列方向に接続する複数本のワード線
   と、前記メモリセルのディジット端子を行方向に接続し
   、且つ、第１の配線層から成る複数本のディジット線と
   を少なくとも備え、前記ワード線とディジット線の交差
   点にメモリセルが配置された半導体集積化メモリにおい
   て、前記ディジット線のうちで平行に配置され、且つ、
   隣接するディジット線２本毎にディジット線対を形成し
   、該ディジット線対のうちで行方向に隣り合って配置さ
   れたディジット線対２組毎に、該２組のディジット線対
   の両端に対向して第１及び第２のセンスアンプが配置さ
   れ、第１のセンスアンプには、該センスアンプ側に配置
   されたディジット線対の一方のディジット線と、該ディ
   ジット線と平行に配置された第２の配線層から成る第１
   の配線を介して第２のセンスアンプ側に配置されたディ
   ジット線対の一方のディジット線とが接続され、第２の
   センスアンプには、該センスアンプ側に配置されたディ
   ジット線対の他方のディジット線と、該ディジット線と
   平行に配置された第２の配線層から成る第２の配線を介
   して第１のセンスアンプ側に配置されたディジット線対
   の他方のディジット線とが接続されたことを特徴とする
   半導体集積化メモリ。