JPH0612603B2 - 半導体集積化メモリ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体集積化メモリに関し、特に、高集積化お
よび大容量化が容易な半導体集積化ランダム・アクセス
・メモリ（以下、ＲＡＭと記す）に関する。

（従来の技術） 従来の半導体集積化メモリのうちで、ＭＩＳトランジス
タを用いたＲＡＭでもっとも高集積化が進んでいるＲＡ
Ｍは、１トランジスタ型セルを用いたダイナミックＲＡ
Ｍである。１トランジスタ型ＭＩＳＲＡＭのメモリセ
ル、ワード線、ディジット線及びセンスアンプの配置の
従来例としては、例えば、七条等により日経エレクトロ
ニクス誌昭和61年７月14日号189頁から208頁に、「溝型
トランジスタ・セルを使った４Ｍビット周辺ＣＭＯＳダ
イナミックＲＡＭの試作」と題して発表された論文の中
において、第３図及び第４図のようなディジット線配置
図が示されている。第３図はいわゆるオープンディジッ
ト線の場合で、センスアンプ３に繋がる２本のディジッ
ト線対が片方に１本ずつ両方向に伸びている。各ディジ
ット線には、複数のメモリセルと１ヶのダミーセル繋が
る。例えば、ワード線Ｗ１が選択されたとすると、メモ
リセル１がディジット線Ｄ１に繋がり、他方のディジッ
ト線Ｄ０には、ダミーセル７が繋がる。ダミーセル７か
らの信号はメモリセル情報“１”と“０”の中間電圧で
ある。こうして、センスアンプ３が差動動作をしてセル
からの信号が“１”が“０”かを判別する。これに対し
て、第４図はいわゆる折り返しディジット線の場合で、
対になるディジット線が隣り同志で同じ方向に伸びてい
る。ワード線Ｗ１が選択されると、２本のディジット線
のうち、片方のみに実際のセル１が繋がり、他方のディ
ジット線にはダミーセル７が繋がり、センスアンプ３が
差動動作をする。

この２方式はセンスアンプの位置とともにセルアレイ内
のメモリセル、ワード線及びディジット線の配置が異な
っており、オープンディジット線では第５図に示すよう
にワード線とディジット線の交差点のすべてにセルを配
置する。従って、あるワード線を選択すると、それに繋
がるセルからすべてのディジット線に同時に信号が読み
出される。これに対し、折り返しディジット線では、第
６図に示すように、一つおきのディジット線にダミーセ
ルが繋げるように、ワード線とディジット線の交差点の
一つおきにセルを配置する。

両方式の長短所は、オープンディジット線方式がセル面
積が小さくなる反面、ディジット線１本につきセンスア
ンプが１ヶ必要なため、センスアンプのレイアウトピッ
チがセルピッチより大きくなり、周辺回路を含めるとメ
モリアレイが小さくならないのに対し、折り返しディジ
ット線方式では、セル面積は大きくなるが、対となる２
本のディジット線につきセンスアンプを１ヶ配置すれば
よいので、センスアンプのレイアウトピッチが２ヶのセ
ルピッチ以内に入るようにすればよいため、メモリアレ
イとしてはかえってオープンディジット線方式より小さ
くなることである。

（発明が解決しようとする問題点） ところで、メガビット級のＭＩＳＲＡＭを実現する場
合、メモリアレイをもっとも小さくする配置が必要とな
り、セルとしては面積がもっとも小さくなるオープンデ
ィジット線方式にし、センスアンプの配置としては２本
のディジット線で１ヶのセンスアンプを配置するレイア
ウトの採用が周辺回路を含めて全体のメモリアレイの面
積を小さくするのに望ましい。

こうした配置の一例として、前記従来例の引用文献にお
いて、第７図に示すようなディジット線配置図が示され
ている。第７図においては、従来の１本のディジット線
上のメモリセルが複数組に分割されてセグメントディジ
ット線Ｄ11，Ｄ12，Ｄ01，Ｄ02に繋がっている。どのワ
ード線を選択するかによって、選択セルが繋がるセグメ
ントディジット線だけがセグメント選択ワード線81又は
82によって主ディジット線Ｄ１，Ｄ０に繋がり、両端に
配置されたセンスアンプ31，32に入力される。ここで
は、主ディジット線Ｄ１，Ｄ０にセクション選択のトラ
ンジスタが直列に入っており、セクション選択ワード線
91又は92の１本を選択することによって、１本の主ディ
ジット線を二つに分割して、上方のセル（11，12，13，
14，…）の信号は左側のセンスアンプ31に、下方のセル
（21，22，23，24，…）の信号は右側のセンスアンプに
伝わることになる。つまり、セクション選択ワード線の
働きによって結果的には２本の折り返しディジット線を
向い合わせにした形となる。

第７図の従来例では、セルはオープンディジット線方式
のように、ワード線とディジット線の交差点に常に配置
され、しかも、センスアンプは２本のディジット線で１
ヶとなるように配置されており、全体のメモリアレイの
面積が小さくなる。

ところが、第７図のディジット線配置では、複数のセグ
メントディジット線と主ディジット線の接続に複数のト
ランジスタが必要なこと、更に、主ディジット線を複数
のセクションに分割する複数のトランジスタが必要とな
り、これらの多くのトランジスタに余分のレイアウト面
積が使われるから、例え、セルサイズが小さくなったと
しても全体のメモリアレイの面積が小さくならない欠点
がある。又、本従来例では、ディジット線の配線層とし
て、セグメントディジット線に下層の配線層を用い、主
ディジット線に上層の配線層が用いられるのが通例であ
る。一般に、配線ピッチは上層の配線の方が下層の配線
よりも大きくなるから、この場合には、２本のディジッ
ト線のピッチが上層の配線層で決定され、前記と同様
に、セルサイズが小さくなったとしても主ディジット線
のピッチが広くなり全体のメモリアレイの面積が小さく
ならない欠点がある。

以上の説明でも明らかなように、セルはオープンディジ
ット線方式で、ワード線とディジット線の交差点に常に
配置され、しかも、センスアンプは２本のディジット線
で１ヶとなるように配置され、且つ、余分なトランジス
タを必要とせず、全体のメモリアレイの面積が小さくな
る半導体集積化メモリが切望されている。

本発明の目的は、上記条件を満足し、ワード線，ディジ
ット線及びセンスアンプのレイアウトピッチが小さくな
り、ひいては記憶容量の大きさの割にチップ面積が小さ
くて足りる半導体集積化メモリを提供することにある。

（問題点を解決するための手段） 前述の問題点を解決するために本発明が提供する手段
は、マトリックス状の配置したメモリセルと、これらメ
モリセルの選択ゲートを列方向に接続する複数本のワー
ド数と、前記メモリセルのディジット端子を行方向に接
続し、且つ、第１の配線層から成る複数本のディジット
線とを少なくとも備え、前記ワード線とディジット線の
交差点にメモリセルが配置された半導体集積化メモリで
あって、前記ディジット線のうちで平行に配置され、且
つ、隣接するディジット線２本毎にディジット線対を形
成し、該ディジット線対のうちで行方向に隣り合って配
置されたディジット線対２組毎に、該２組のディジット
線対の両端に対向して第１及び第２のセンスアンプが配
置され、第１のセンスアンプには、該センスアンプ側に
配置されたディジット線対の一方のディジット線と、該
ディジット線と平行に配置された第２の配線層から成る
第１の配線を介して第２のセンスアンプ側に配置された
ディジット線対の一方のディジット線とが接続され、第
２のセンスアンプには、該センスアンプ側に配置された
ディジット線対の他方のディジット線と、該ディジット
線と平行に配置された第２の配線層から成る第２の配線
を介して第１のセンスアンプ側に配置されたデイジット
線対の他方のディジット線とが隣接されたことを特徴と
する半導体集積化メモリである。

（作用） 本発明による半導体集積化メモリは、セル配置がオープ
ンディジット線方式で、ワード線とディジット線の交差
点にはセルが配置される。また、第１及び第２のセンス
アンプは折り返しディジット線方式のように、行方向に
隣接して配置された２組のディジット線対の両端に対向
して配置される。片一方の組のディジット線対に繋がる
メモリセル対が選択されると、一方のセル信号は第１の
センスアンプに、他方のセル信号は対向して配置された
第２のセンスアンプにそれぞれ分かれて入力される。セ
ンスアンプへの対となる信号は、他方の非選択の組のデ
ィジット線対から、各センスアンプへそれぞれ第１及び
第２の配線を介して差動信号として入力される。この結
果、本発明のメモリは、セルがもっとも高密度に配置で
き、しかも、２本のディジット線のレイアウトピッチに
１ヶのセンスアンプが配置され、且つ、ディジット線分
割用の余分なトランジスタを必要としないため、全体の
メモリアレイの面積が小さくなる利点を有する。

（実施例） 以下、本発明をよりよく理解できるように、実施例を用
いて説明する。

（実施例１） 第１図は本発明の第１の実施例を示すＭＩＳＲＡＭのセ
ンスアンプとディジット線の配置図である。本実施例の
ＲＡＭは、本発明の典型的な例であり、メモリセル11，
12，21，22，…がワード線Ｗ１，Ｗ２，…とディジット
線Ｄ11，Ｄ12，Ｄ01，Ｄ02の交差点に常に配置されてお
り、従来のオープンディジット線と同じくもっとも高密
度にセルが配置されている。ディジット線Ｄ11とＤ01及
びＤ12とＤ02で２組のディジット線対が構成される。セ
ンスアンプ31と32は上記ディジット線対の両端に対向し
て配置されるが、センスアンプ31にはディジット線Ｄ11
が一方の入力として、ディジット線Ｄ12が第１の配線４
を介して他方の入力として接続され、センスアンプ32に
はディジット線Ｄ02が一方の入力として、ディジット線
Ｄ_０１が第２の配線５を介して他方の入力として接続さ
れている。従って、例えば、第１図で左側のディジット
線対に接続するメモリセルを活性化するワード線Ｗ１が
選択された場合には、メモリセル11の信号はセンスアン
プ31に伝わり、メモセル21の信号はセンスアンプ32に伝
わる。センスアンプ31への対となる信号はディジット線
Ｄ12から従来例と同じようなダミーセルによってメモリ
セル情報“１”と“０”の中間電圧として差動入力され
る。センスアンプ32への対となる信号も、上記と同様に
ディジット線Ｄ02から差動入力される。右半分のディジ
ット線側のワード線Ｗ２が選択された場合には、メモリ
セル12の信号がセンスアンプ31に伝わり、メモリセル22
の信号がセンスアンプ32に伝わる。センスアンプ31及び
32への対となる信号は、それぞれディジット線Ｄ11及び
Ｄ01から差動入力される。このように、本実施例のＲＡ
Ｍではワード線が選択されると、対となるメモリセルか
らともに信号が読み出され、２組のディジット線対の両
端に配置されたセンスアンプに上記信号が分かれて入力
され、非選択のディジット線対の情報がそれぞれ左右の
センスアンプに基準電圧として差動入力される。

第１図の配置図からもわかるように、本実施例ではセン
スアンプ１ヶを２本のディジット線のレイアウトピッチ
に配置することができる。特に、本実施例では、ディジ
ット線Ｄ11，Ｄ12，Ｄ01，Ｄ02を第１の配線層で、第１
及び第２の配線４，５を第２の配線層で形成するから、
ディジット線対Ｄ11，Ｄ01及びＤ12，Ｄ02の中に配置さ
れる第１及び第２の配線４，５は上記ディジット線と重
なって配置されてもよく、その配線ピッチは１本で２本
のディジット線対のレイアウトピッチ以内であればよい
ので、第２の配線層のためにレイアウトピッチが増える
ことはない。特に、第１の配線層として下層の配線層
を、第２の敗戦層として上層の配線層を用いた場合に
は、配線ピッチの大きな上層の配線はディジット線対に
付き１本だけでよいので、ディジット線対のレイアウト
ピッチは２本の下層の配線ピッチで決定され、従来例の
第７図のディジット線配置の場合よりもレイアウトピッ
チが小さくなる。

しかも、本実施例では、第７図の従来例のようにディジ
ット線を分割選択するための余分なトランジスタが一切
不要であるから、この点からもセルアレイを小さくでき
る。

このように、本実施例のＲＡＭはメモリのセルアレイが
もっとも高密度に配置でき、しかも、２本のディジット
線に付き１ヶのセンスアンプを配置することができるか
ら、全体のメモリアレイの面積も小さくなり、大容量・
高集積の半導体集積化メモリを実現する上で非常に有用
である。

（実施例２） 第２図は本発明の第２の実施例を示すＭＩＳＲＡＭのセ
ンスアンプとディジット線の配置図である。本実施例の
ＭＩＳＲＡＭは、センスアンプ31にディジット線Ｄ11が
一方の入力として、ディジットＤ02が第１の配線４を介
して他方の入力として接続され、センスアンプ32にディ
ジット線Ｄ12が一方の入力として、ディジット線Ｄ01が
第２の配線５を介して他方の入力として接続されている
こと以外、第１図の第１の実施例とメモリセル及びセン
スアンプ等の配置はまったく等しく、同じ回路ブロック
には同じ番号及び記号が付されている。回路動作も第１
の実施例と同様に、選択されたメモリセル対からともに
信号が読み出され、２組のディジット線対の両端に配置
されたセンスアンプに上記信号が分かれて入力される。

本実施例においては、第１及び第２の配線とディジット
線の接続法が第１の実施例と異なっているが、メモリの
セルアレイがもっとも高密度に配置でき、しかも、２本
のディジット線に付き１ヶのセンスアンプを配置するこ
とができるから、全体のメモリアレイの面積が小さくな
ることは言うまでもない。

尚、ここに示した実施例は本発明の半導体集積化メモリ
の一例であって、本発明では第１及び第２の配線とディ
ジット線の接続の仕方は任意に選べるし、また、上記配
線の配置としてはディジット線対のレイアウトピッチ内
のいかなる位置であってもよい。更に、第１及び第２の
配線の配線層も任意に選べることは言うまでもない。

（発明の効果） 以上、説明したように、本発明によれば、従来困難であ
ったオープンディジット線方式のセル配置で、しかも、
センスアンプは２本のディジット線レイアウトピッチに
１ヶだけ配置され、且つ、ディジット線分割のための余
分なトランジスタが不要となり、メモリアレイ及びチッ
プ面積が大幅に小さくなる半導体集積化メモリが実現で
きる。そこで、本発明を適用することにより、単位記憶
容量当りのチップ面積が小さい半導体集積化メモリが実
現できる。

【図面の簡単な説明】

第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例であるＭＩＳＲＡＭのセンスアンプとディジット線
の配置図、第３図は従来のＭＩＳＲＡＭでオープンディ
ジット線方式のセンスアンプとディジット線の回路及び
配置を示す図、第４図は従来のＭＩＳＲＡＭで折り返し
ディジット線方式のセンスアンプとディジット線の回路
及び配置を示す図、第５図はオープンディジット線方式
のメモリセルの配置図、第６図は折り返しディジット線
方式のメモリセルの配置図、第７図は従来のＭＩＳＲＡ
Ｍでオープンディジット線方式のセル配置で、しかも、
２本のディジット線レイアウトピッチに１ヶのセンスア
ンプが配置されたセンスアンプとディジット線の回路及
び配置を示す図である。 図中の記号で、１，２，11，12，13，14，21，22，23，
24はメモリセルを、３，31，32はセンスアンプを、４は
第１の配線を、５は第２の配線を、６，７はダミーセル
を、81，82はセグメント選択ワード線を、91，92はセク
ション選択ワード線を、Ｗ１，Ｗ２，Ｗ３，Ｗ４はワー
ド線を、ＤＷ１，ＤＷ０はダミーワード線を、Ｄ１Ｄ
０，Ｄ11，Ｄ12，Ｄ01，Ｄ02はディジット線を、それぞ
れ示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】マトリックス状に配置したメモリセルと、
   これらメモリセルの選択ゲートを列方向に接続する複数
   本のワード数と、前記メモリセルのディジット端子を行
   方向に接続し、且つ、第１の配線層から成る複数本のデ
   ィジット線とを少なくとも備え、前記ワード線とディジ
   ット線の交差点にメモリセルが配置された半導体集積化
   メモリにおいて、前記ディジット線のうちで平行に配置
   され、且つ、隣接するディジット線２本毎にディジット
   線対を形成し、該ディジット線対のうちで行方向に隣り
   合って配置されたディジット線対２組毎に、該２組のデ
   ィジット線対の両端に対向して第１及び第２のセンスア
   ンプが配置され、第１のセンスアンプには、該センスア
   ンプ側に配置されたディジット線対の一方のディジット
   線と、該ディジット線と平行に配置された第２の配線層
   から成る第１の配線を介して第２のセンスアンプ側に配
   置されたディジット線対の一方のディジット線とが接続
   され、第２のセンスアンプには、該センスアンプ側に配
   置されたディジット線対の他方のディジット線と、該デ
   ィジット線と平行に配置された第２の配線層から成る第
   ２の配線を介して第１のセンスアンプ側に配置されたデ
   イジット線対の他方のディジット線とが接続されたこと
   を特徴とする半導体集積化メモリ。