KR100357021B1 - 논리와의 혼재에 적합한 반도체 기억 장치 - Google Patents

논리와의 혼재에 적합한 반도체 기억 장치 Download PDF

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Abstract

메모리셀 어레이 상에 걸쳐 리드 데이터선쌍 및 라이트 데이터선쌍 및 스페어 리드 데이터선쌍 및 스페어 라이트 데이터선쌍을 열방향으로 연장시켜 설정한다. 스페어 비트의 구제는 데이터선쌍의 치환에 의해 행한다. 컬럼 중복 제어 회로는 데이터 기입 모드시와 데이터 판독 모드시에 스페어 판정 결과 출력 타이밍을 변경시킨다. 소비 전력을 저감시킬 수 있고 또한 동작 주파수를 높일 수 있는 논리 혼재에 적합한 반도체 기억 장치를 제공한다.

Description

논리와의 혼재에 적합한 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE SUITABLE FOR MERGING WITH LOGIC}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 논리 디바이스 및 마이크로 프로세서등의 논리와의 혼재에 적합한 반도체 기억 장치에 관한 것이다. 보다 특정적으로는, 논리 혼재 DRAM(다이내믹 랜덤 액세스 메모리)의 데이터 기입/판독부의 구성에 관한 것이다.
최근, DRAM과 논리 디바이스 또는 마이크로 프로세서를 동일 반도체 기판 상에 집적화하는 DRAM 내장 시스템 LSI(대규모 집적 회로 장치)가 보급되어 왔다. 이 DRAM 내장 시스템 LSI는, 종래의 개별의 DRAM과 논리 디바이스를 프린트 기판 상에 납땜한 시스템과 비해 이하와 같은 이점이 있다.
(1) 개별 DRAM의 핀 단자를 고려할 필요가 없기 때문에, DRAM과 논리사이의 데이터 버스 폭을 크게 취할 수 있고, 데이터 전송 속도를 향상시킬 수 있어, 시스템 성능이 향상한다,
(2) 반도체 기판 상에 형성되는 데이터 버스는, 프린트 기판 상의 배선과 비해 기생 용량이 작아, 신호선의 충방전 전류를 적게 할 수 있고, 데이터 전송시에 소비되는 동작 전류를 작게 할 수 있다, 또한
(3) 패키지가 단일화되는 것, 및 프린트 기판 상의 데이터 버스 배선 및 제어 신호 배선을 삭감할 수 있어, 프린트 기판 상의 점유 면적을 작게 할 수 있다.
도 58은, 종래의 DRAM 내장 시스템 LSI의 구성의 일례를 나타내는 도면이다. 도 58에서, 이 DRAM 내장 시스템 LSI는, 논리 회로 LG와 DRAM 매크로가 동일 반도체 기판 CH 상에 집적화된다.
이 DRAM 매크로는, 각각이 행렬형으로 배열되는 복수의 메모리셀을 갖는 메모리 어레이 MA0 및 MA1과, 메모리 어레이 MA0 및 MA1 각각에 대응하여 설치되고, 대응하는 메모리 어레이 MA0 및 MA1의 어드레스 지정된 행을 선택하기 위한 로우 디코더 XD0 및 XD1과, 메모리 어레이 MA0 및 MA1 각각에 대응하여 설치되고, 메모리 어레이 MA0 및 MA1의 어드레스 지정된 열을 선택하기 위한 컬럼 디코더 YD0 및YD1과, 컬럼 디코더 YD0및 YD1에 의해 선택된 메모리셀 열과 데이터의 수수를 행하기 위한 데이터 패스 DP0 및 DP1과, 메모리셀 어레이 MA0 및 MA1에의 데이터 액세스 동작을 제어하기 위한 제어 회로 CG를 포함한다.
데이터 패스 DP0 및 DP1은, 데이터 버스 DB0 및 DB1을 통해 논리 회로 LG에 결합되고, 또한 제어 회로 CG는, 제어 버스 CTB를 통해 논리 회로 LG에 결합된다. 도 58에서, 데이터 버스 DB0 및 DB1의 각각은, 128 비트의 기입 데이터(D) 및 128 비트의 판독 데이터(Q)를 따로따로 전달한다.
이 도 58에 도시된 DRAM 내장 시스템 LSI에서는, 로우 디코더 XD0 및 XD1과 컬럼 디코더 YD0 및 YD1은, 직교하도록 배치된다. 컬럼 디코더 YD0 및 YD1에 의해 메모리셀 어레이 MA0 및 MA1의 열을 선택함으로써, 최단 거리에서, 데이터 패스 DP0 및 DP1과 메모리 어레이 MA0 및 MA1의 선택 열을 결합할 수 있다. 또한, DRAM 매크로와 논리 회로 LG가, 동일한 반도체 칩 CH 상에 집적화되기 때문에, 데이터 버스 DB0 및 DB1은, 아무런 핀 단자의 피치 조건 및 핀 단자수의 제한을 받지 않기 때문에, 폭이 넓은 버스를 실현할 수 있다.
도 59는, 도 58에 도시된 메모리 어레이 MA0 및 MA1의 구성을 개략적으로 도시한 도면이다. 이들 메모리 어레이 MA0 및 MA1은, 동일 구성을 갖기 때문에, 도 59에서는, 이들을 1개의 메모리 어레이 MA로 총칭적으로 도시한다. 메모리 어레이 MA는, 행렬형으로 배열되는 복수의 메모리셀 블록 MCB를 포함한다. 이들 메모리셀 블록 MCB에는, 명확하게는 도시하지 않지만, 메모리셀이 행렬형으로 배열된다.
메모리셀 블록 MCB 각각에 대응하여, 대응하는 메모리셀 블록과 데이터의 수수를 행하기 위한 로컬 IO 선쌍군 LIOs가 설치된다. 로컬 IO 선쌍 LIO는, 상호 상보의 신호를 전달한다. 또한, 메모리셀 블록 MCB 각각에 대응하여 감지 증폭기군 SAs가 배치된다. 감지 증폭기군 SAs는, 공유 감지 증폭기 구성을 지니고, 열방향에서 인접하는 메모리셀 블록에 의해 공유된다. 이들 감지 증폭기군 SAs는, 대응하는 메모리셀 블록의 각 열에 대응하여 설치되는 감지 증폭기 회로 SA를 포함하고, 활성화시 대응하는 메모리셀 블록의 열의 데이터의 검지, 증폭 및 래치를 행한다. 감지 증폭기군 SAs는, 대응하는 로컬 IO 선쌍군 LIOs와 선택적으로 결합된다.
행 방향으로 정렬하여 배치되는 메모리셀 블록 MCB에 공통으로, 워드선군 WLS가 배치된다. 동작시에는, 1개의 행 블록(행 방향으로 정렬하여 배치되는 메모리셀 블록으로 구성되는 블록)에 포함되는 워드선군 W, LS 중 1개의 워드선 WL이 선택 상태로 구동된다.
행 방향에서 인접하는 메모리셀 블록사이의 영역 및 메모리셀 블록밖의 영역(이들 영역을 블록간 영역이라고 칭함)에, 열방향으로 연장하는 글로벌 IO 선쌍(GIO0-GIO127)이 배치된다. 열방향으로 정렬하는 메모리셀 블록에 공통으로 4개의 글로벌 IO 선쌍이 배치된다. 각 메모리셀 블록에 대해서는 4쌍의 로컬 IO 선쌍 LIO가 배치되어 있고, 1개의 행 블록에서 각 메모리셀 블록 MCB에 대응하여 설치되는 4쌍의 로컬 IO 선쌍군 LIOs가 각각, IO 스위치 IOSW를 통해 대응하는 글로벌 IO선쌍에 결합된다.
글로벌 IO 선쌍 GIO0-GIO127의 각각은, 상보 신호를 전달하고, 또한 도 59에 도시된 데이터 패스에 결합되고, 데이터 패스 내의 기입/판독 회로를 통해 논리 회로 LG에 결합된다.
글로벌 IO 선쌍 GIO0-127과 동일 배선층에, 메모리셀 어레이 MA 상에 걸쳐 열방향으로 연장하여 열 선택선 CSL이 배치된다. 열 선택선군 CSLs는, 열방향으로 정렬하여 배치되는 메모리셀 블록 MCB에 의해 공유된다. IO 스위치 IOSW에 의해, 선택 행 블록의 로컬 IO 선쌍군 LIOs가 글로벌 IO 선쌍 GIO0-127에 결합되어 있고, 비선택 행 블록의 로컬 IO 선쌍군 LIOs는, 글로벌 IO 선쌍 GIO0-127로부터 분리된다. 따라서, 각 열 블록(열방향으로 정렬하여 배치되는 메모리셀 블록에 의해 구성되는 블록)에서 4 열이 동시에 선택되고, 4개의 로컬 IO 선쌍 LIO가 각각, 대응하는 글로벌 IO 선쌍에 결합된다.
이 도 59에 도시된 어레이 구성의 경우, 글로벌 IO 선쌍 GIO0-127이 데이터 패스를 통해 논리 회로 LG에 결합되어 있다. 따라서, 이 DRAM 매크로와 논리 회로사이의 데이터 버스 DB0 및 DB1의 버스 폭을 크게 하는 것은, 글로벌 IO선쌍의 수를 크게 하는 것이다. 글로벌 IO-선쌍 GIO의 수를 증가시키기 위해서는, 블록간 영역의 수를 증가시킬 필요가 있다. 글로벌 IO선쌍은, 상보 신호선쌍이고, 블록 간 영역의 수의 증가에 따라, 메모리셀 어레이에서의 글로벌 IO선쌍이 차지하는 면적 및 글로벌 IO 선쌍과 GIO와 로컬 IO 선쌍 LIO를 접속하는 트랜스퍼 게이트가 차지하는 영역의 면적이 증대하고, 칩 면적이 증대한다.
도 60은, 종래의 DRAM 내장 시스템 LSI의 다른 구성을 개략적으로 도시한 도면이다. 이 도 60에 도시된 구성은, 예를 들면 1998 IEEE ISSCC, 다이제스트·오브·테크니컬·페이퍼즈의 제72페이지로부터 제73페이지 및 제415페이지에야베(Yabe) 등에 의해 나타내어져 있다.
이 도 60에 도시된 DRAM 내장 시스템 LSI의 배치에서는, 메모리 어레이 MA0 및 MA1사이의 영역에, 로우 디코더 XD0 및 XD1과 컬럼 디코더 YX0 및 YX1이 배치된다. 즉, 동일 영역 내에, 로우 디코더 및 컬럼 디코더가 설치된다.
메모리 어레이 MA0 및 MA1과 데이터 패스 DP0 및 DP1사이에는, 컬럼 디코더는 배치되지 않는다. 제어 회로 CG는, 데이터 패스 DP0 및 DP1사이의 영역에 배치된다.
도 61은, 도 60에 도시된 메모리 어레이 MA0 및 MA1의 구성을 개략적으로 도시한 도면이다. 도 61에서, 메모리 어레이 MA(MA0, MA1)는, 행방향 및 열방향 각각에 정렬하여 배치되는 메모리셀 블록 MCB를 포함한다. 이들 메모리셀 블록 MCB에 대응하여, 감지 증폭기 회로를 포함하는 감지 증폭기대 SAB가 배치된다. 이 감지 증폭기대 SAB의 영역에 열방향으로 연장하여 열 선택선군 CSLG가 배치된다. 열 선택선군 CSLG는, 8 비트의 열 선택선 CSLAi∼CSLA(i+7) 또는 CSLBi∼CSLB(i+7)를 포함한다. 이들 열 선택선군 CSLG과 평행하여 워드선군 WLG가 배치된다. 이 워드선군 WLG는, 512개의 워드선 WLAj∼WLA(j+511), 또는 WLBj∼WLB(j+511)를 포함한다. 여기서, i=8N이고, j=512N이다. 단, N은 0 또는 자연수이다. 이 열방향으로 정렬하는 메모리셀 블록 MCB 상에 걸쳐, 32비트의 IO 선쌍군 IOG가 열방향으로 연장하여 배치된다. 이 IO 데이터선쌍군 IOG와 평행하게, 각 열 블록에 대해 1개의 스페어 IO 데이터선쌍 SIO가 배치된다. 행 블록이 4개의 메모리셀 블록 MCB를 포함하기 때문에, 4개의 스페어 IO 데이터선쌍 SIO0-SIO3이 설치된다.
여기서, 도 61에서, 열 선택선이, 열 선택선 CSLA0-CSLA71 및 CSLBO-CSLB71의 2개의 그룹으로 분할되는 것은, 페이지 동작에 따라, 이 메모리셀 어레이에서, 2개의 워드선을 동시에 선택 상태로 구동하는 경우가 있고, 이 2개의 워드선 중, 한쪽의 워드선에 접속하는 메모리셀의 데이터를 판독하기 때문이다. 따라서, 워드선 WLA3584-WLA4095 중 1개의 워드선과, 워드선 WLB0-WLB511 중 1개의 워드선을 동시에 선택 상태로 구동할 수 있도록, 열 선택선 CSLA64-CSLA71이 통과하는 감지 증폭기대와, 열 선택선 CSLB0-CSLB7이 통과하는 감지 증폭기대가 따로따로 설치된다.
이 도 61에 도시된 구성에서는, IO 데이터선쌍 IO0-IO127의 각각에는, 1개의 메모리셀 블록 MCB에 대해 16개의 감지 증폭기가 열 선택 게이트를 통해 접속된다. 열 선택선에 의해 1개의 열 선택 게이트(1I0당)가 도통한다. 열 선택 게이트가 IO 데이터선쌍에 결합되기 때문에, 로컬 IO선쌍과 글로벌 IO선쌍을 접속하기 위한 IO 스위치는 불필요해진다. 또한 열 선택선과 IO 데이터선쌍을 교차하는 방향으로 배치하고, IO 데이터선쌍을 메모리셀 어레이 상에 걸쳐 연장하여 배치시킴에 따라, 이 IO 데이터선쌍은, 특별히 배선 영역을 설치할 필요가 없어, 칩 면적의 증가를 작게 할 수 있다.
도 62는, 1개의 메모리셀 블록 MCB에 대한 감지 증폭기대의 구성을 개략적으로 도시한 도면이다. 도 62에서는, 열 선택선 CSLA0-CSLA15가 배치되는 메모리셀 블록을 나타낸다. 1개의 IO 데이터선쌍 IO에 대해, 1개의 감지 증폭기대에서 8개의 감지 증폭기 회로 SA가 배치된다. 각 감지 증폭기 회로 SA는, 열 선택 게이트 YG를 통해 대응하는 IO 데이터선쌍에 접속된다. 도 62에서는, IO 데이터선쌍 IO0,IO1을 나타낸다. 메모리셀 블록 MCB에 대해서는, 32 비트의 IO 데이터선쌍 IO0-IO31이 배치된다. 32 비트의 IO 데이터선쌍에 대해, 1개의 스페어 IO 데이터선쌍 SIO이 배치된다. 이 스페어 IO 데이터선쌍 SIO에 대해서도, 1개의 감지 증폭기대에서 8개의 스페어 감지 증폭기 회로가 배치된다.
열 선택선 CSLA0-7은, 1개가 선택 상태로 구동되고, 단위가 되는 8개의 감지 증폭기 회로의 조로부터 1개의 감지 증폭기 회로를 선택하고, 상기 선택된 감지 증폭기 회로가 열 선택 게이트 YG를 통해 대응하는 IO 데이터선쌍에 결합된다. 1개의 메모리셀 블록에서는, 2개의 감지 증폭기대가 배치되어 있다. 16개의 열 선택선 CSLA0-CSLA15 중 1개가 선택 상태로 구동되기 때문에, 1개의 IO 데이터선쌍에 대해 16개의 감지 증폭기 회로가 대응하여 설치된다. 스페어 감지 증폭기 회로도 마찬가지다. 따라서, 열 선택선에 의해, 메모리셀 블록 MCB에서, 512 열 중 32 열이 동시에 선택되어 대응하는 IO 데이터선쌍에 접속된다. 불량 비트 구제는, IO 데이터선쌍에 대해 행해지고, 따라서 16개의 감지 증폭기 회로의 조가, 16개의 스페어 감지 증폭기 회로의 조에 의해 치환된다.
열 선택선 CSLA0-CSLA15는, 도 62에 도시된 바와 같이 노멀 감지 증폭기 회로 및 스페어 감지 증폭기 회로를 동시에 선택하고, 노멀 감지 증폭기 회로의 데이터 및 스페어 감지 증폭기 회로가 보유하는 데이터가 동시에 IO 데이터선쌍 및 스페어 IO 데이터선쌍으로 전달된다.
이 도 62에 도시된 바와 같이, 감지 증폭기 회로가 열 선택 게이트 YG를 통해 IO 데이터선쌍에 결합되기 때문에, 로컬 IO선과 글로벌 IO선사이의 트랜스퍼 게이트 배치 영역이 불필요해지고, 또한 IO 데이터선쌍 IO가 메모리셀 어레이 상에 걸쳐 연장하여 열방향으로 배치되기 때문에, 이 IO 데이터선쌍의 수는 증가시켜도, 아무런 IO 데이터선쌍의 점유 면적을 증가시킬 필요가 없다.
도 63은, 도 60에 도시된 DRAM 매크로의 데이터 패스의 구성을 개략적으로 도시한 도면이다. 도 63에서는, 32 비트의 데이터 패스의 구성 즉, 1개의 열 블록에 대응하는 구성을 나타낸다.
데이터 패스는, 32 비트의 IO 데이터선쌍 IO0-IO31 각각에 대응하여 설치되는 전치 증폭기 PA0-PA31 및 라이트 드라이버 WDV0-WDV31과, 스페어 IO 데이터선쌍 SIO에 대응하여 설치되는 스페어 전치 증폭기 SPA 및 스페어 라이트 드라이버 SWDV를 포함한다.
전치 증폭기 PA0-PA31 및 스페어 증폭기 SPA는 IO 데이터선쌍 IO0-IO31 및 스페어 IO 데이터선쌍 SIO 상의 데이터를 증폭하여 출력한다.
라이트 드라이버 WDV0-WDV31 및 스페어 라이트 드라이버 SWDV는, 라이트 드라이버 인에이블 신호 WDE에 따라 활성화되고, 제공된 기입 데이터에 따라 대응하는 IO 데이터선쌍 IO0-IO31 및 스페어 IO 데이터선쌍 SIO를 구동시킨다.
라이트 드라이버 WDV0-WDV31에는, 또한 데이터 기입을 금지하는 기입 데이터 마스크 신호 /DM0-1DM3이 제공된다. 이들 기입 데이터 마스크 신호 /DM0-/DM3의 각각은, 8 비트 단위로 데이터의 기입을 금지한다. 데이터 마스크 신호 /DM0-/DM3 및 /DMS가 활성 상태가 되어 데이터 기입에 마스크를 형성하는 것을 나타냈을 때에는, 대응하는 라이트 드라이버는 출력 하이 임피던스 상태가 된다.
전치 증폭기 PA0-PA31 및 스페어 전치 증폭기 SPA 및 라이트 드라이버 WDV0-WDV31 및 스페어 라이트 드라이버 SWDV는, 각각 IO 이퀄라이즈 지시 신호 /IOEQ에 따라 대응하는 데이터선쌍을 이퀄라이즈하는 회로를 포함하고 있다.
데이터 패스는, 또한 선택 상태의 행 블록을 지정하는 행블럭 어드레스 신호 RBA0-RBA3에 따라, 불량 열이 노멀 메모리셀 어레이에서 어드레스 지정되었는지의 여부를 판정하고, 그 판정 결과에 따라 스페어 IO 데이터선쌍으로 치환해야 할 IO 데이터선쌍을 지정하는 선택 신호 SIOSEL0-SIOSEL31을 출력하고, 또한 데이터 기입 시 데이터 마스크 신호에 따라 스페어 메모리셀 데이터에 마스크를 형성하는지의 여부를 나타내는 신호 SDMSEL0-SDMSEL3을 생성하는 컬럼 중복 제어 회로 CRC와, 선택 신호 SIOSEL0-SIOSEL31에 따라 대응하는 전치 증폭기 PA0-PA31 및 스페어 전치 증폭기 SPA의 출력 신호의 한쪽을 선택하는 2:1 멀티플렉서 MUX0-MUX31과, 2:1 멀티플렉서 MUX0-MUX31 각각에 대응하여 설치되고, 클럭 신호 CLK에 동기하여 멀티플렉서 MUX0-MUX31의 출력 신호 RDF0-RDF31을 수신하고 또한 출력하는 리드 데이터 래치 RDL0-RDL31과, 리드 데이터 래치 RDL0-RDL31 각각에 대응하여 설치되고, 클럭 신호 CLK에 동기하여 리드 데이터 래치 RDL0-RDL31의 출력 데이터 RD0-RD31을 수신하여 출력 데이터 Q0-Q31로서 출력하는 출력 버퍼 QB0-QB31을 포함한다.
리드 데이터 래치 RDL0-RDL31은, 클럭 신호 CLK의 하강으로 제공된 데이터를 수신하고, 클럭 신호 CLK의 상승으로 래치 상태가 된다. 출력 버퍼 QB0-QB31은, 이 클럭 신호 CLK의 상승에 응답하여 리드 데이터 래치 RDL0-RDL31의 출력 데이터를 수신하여 출력한다.
데이터 패스는, 또한 외부로부터의 기입 데이터 D0-D31 각각에 대응하여 설치되고, 클럭 신호 CLK에 동기하여 제공된 기입 데이터를 입력하는 입력 버퍼 DB0-DB31과, 컬럼 중복 제어 회로 CRC로부터의 스페어 IO 선택 신호 SIOSEL0-SIOSEL31에 따라, 입력 버퍼 DB0-DB31이 출력하는 내부 기입 데이터 WD0-WD31의 1개를 선택하는 32:1 스페어 멀티플렉서 SMUX와, 라이트 드라이버 인에이블 신호 WDE에 응답하여, 입력 버퍼 DB0-DB31로부터의 내부 기입 데이터 WD0-WD31을 수신하는 라이트 데이터 래치 WDL0-WDL31과, 라이트 드라이버 인에이블 신호 WDE에 응답하여 스페어 멀티플렉서 SMUX로부터의 내부 기입 데이터 WDS를 수신하여 출력하는 스페어 라이트 데이터 래치 SWDL과, 라이트 드라이버 인에이블 신호 WDE의 활성화에 응답하여 라이트 데이터 래치 WDL0-WDL31의 출력 데이터 WDD0-WDD31에 따라 IO 데이터선쌍 IO0-IO31을 구동시키는 라이트 드라이버 WDV0-WDV31과, 라이트 드라이버 인에이블 신호 WDE에 응답하여 스페어 라이트 데이터 래치 SWDL로부터의 기입 데이터 WDDS에 따라 스페어 IO 데이터선쌍 SIO를 구동시키는 스페어 라이트 드라이버 SWDV를 포함한다. 라이트 드라이버 WDV0-WDV31 및 스페어 라이트 드라이버 SWDV는, 라이트 드라이버 인에이블 신호 WDE의 비활성화시, 출력 하이 임피던스 상태로 설정된다.
이어서, 도 63에 도시된 데이터 패스의 동작을, 도 64에 도시된 타이밍차트도를 참조하여 설명한다. 이하의 설명에서는, DRAM 매크로는 멀티 뱅크 구성으로 한다.
시각 T0 또는 T1의 클럭 신호 CLK의 상승 엣지로, 데이터 기입을 나타내는 라이트 커맨드 WRITE가, 컬럼 액세스를 행하는 뱅크를 나타내는 컬럼 뱅크 어드레스 CBK와 함께 수신한다. 이 때, 도시하지 않은 선택 열을 나타내는 컬럼 어드레스 신호도 동시에 수신된다. 도시하지 않은 내부 회로가, 활성 상태에 있는 행 블록을 나타내는 행블럭 어드레스 신호 RBA0-RBA3을 저장하고, 라이트 커맨드 WRITE가 주어지면, 그 저장한 행블럭 어드레스 신호 RBA0-RBA3을 컬럼 중복 제어 회로 CRC로 제공한다. 컬럼 중복 제어 회로 CRC에서는, 각 행 블록마다 불량 메모리셀이 접속하는 IO 데이터선쌍을 나타내는 어드레스가 프로그램되어 있다. 이 행블럭 어드레스 신호 RBA0-RBA3에 따라, 상기 행 블록의 불량 IO 데이터선쌍을 나타내는 어드레스 신호가 디코드되고, 스페어 IO 선택 신호 SIOSEL0-SIOSEL31이 생성된다.
한편, 이 스페어 판정 결과 확정에 앞서, 입력 버퍼 DB0-DB31이 활성화되고, 외부로부터의 기입 데이터 D0-D31을 수신하고, 내부 기입 데이터 WD0-WD31을 생성하고, 라이트 데이터 래치 WDL0-WDL31에 래치된다. 스페어 멀티플렉서 SMUX가 컬럼 중복 제어 회로 CRC로부터의 스페어 IO 선택 신호 SIOSEL0-SIOSEL31에 따라, 입력 버퍼 DB0-DB31의 출력 데이터의 1개를 선택하여 스페어 라이트 데이터 래치 SWDL로 제공한다.
라이트 데이터 래치 WDL0-WDL31 및 스페어 라이트 데이터 래치 SWDL의 출력 데이터의 확정 후, 라이트 드라이버 인에이블 신호 WDE가 활성 상태의 H레벨로 구동되고, 또한 IO 이퀄라이즈 지시 신호 IOEQ가 비활성 상태의 L 레벨이 되고, IO 데이터선쌍 IO0-IO31 및 스페어 IO 데이터선쌍 SIO의 프리차지/이퀄라이즈 동작이 완료하고, 이들 데이터선쌍 IO0-IO31 및 SIO로 기입 데이터가 전달된다.
또한, 이 때 도시하지 않은 컬럼 디코더에 의해 열 선택 동작이 행해지고,어드레스 지정된 열에 대응하는 열 선택선 CSL이 선택 상태의 H 레벨로 구동된다. 이에 따라, IO 데이터선쌍 IO0-IO31 및 스페어 IO 데이터선쌍 SIO을 통해 메모리셀에 데이터가 기입된다.
데이터 기입이 충분히 행해진 타이밍에서 컬럼 선택선 CSL을 비활성 상태로 하고, 이어서 라이트 드라이버 인에이블 신호 WDE를 비활성 상태로 함과 함께, IO 이퀄라이즈 지시 신호 IOEQ를 활성화함으로써, IO 데이터선쌍 IO0-IO31 및 스페어 IO 데이터선쌍 SIO가 다시 전원 전압 레벨로 이퀄라이즈되고 프리차지된다.
시각 T2 또는 T3에서 데이터 판독을 나타내는 리드 커맨드 READ가 주어지면, 데이터 기입시와 마찬가지로 함으로써, 컬럼 뱅크 어드레스 CBK 및 도시하지 않은 컬럼 어드레스 신호가 클럭 신호 CLK의 상승 엣지로 수신된다. 이 리드 커맨드 READ와 컬럼 뱅크 어드레스 CBK에 따라, 데이터 기입시와 마찬가지로 하여 컬럼 중복 제어 회로 CRC로, 행블럭 어드레스 신호 RBA0-RBA3이 주어지고, 이 컬럼 중복 제어 회로 CRC에 의해, 스페어 IO 선 선택 신호 SIOSEL0-SIOSEL31의 1개가 선택 상태로 구동된다. 이 컬럼 중복 제어 회로 CRC에서의 스페어 판정 동작과 병행하여, 이퀄라이즈 신호 IOEQ가 비활성화되고, IO 데이터선쌍 IO0-IO31 및 스페어 IO 데이터선쌍 SIO에 대한 이퀄라이즈 동작이 완료한다. 컬럼 선택선 CSL이 컬럼 디코더에 의해 선택 상태로 구동되면, 이들 IO선쌍 IO0-IO31 및 스페어 IO 데이터선쌍 SIO에 메모리셀 데이터가 판독된다.
IO 데이터선쌍 IO0-IO31 및 스페어 IO 데이터선쌍 SIO의 전위가 충분히 변화하고, 전치 증폭기 PA0-PA31 및 스페어 전치 증폭기 SPA가 충분히 증폭될 수 있는전압 레벨에 도달하면, 전치 증폭기 활성화 신호 PAE가 활성화되고, 전치 증폭기 PA0-PA31 및 스페어 전치 증폭기 SPA가 이들 IO 데이터선쌍 IO0-IO31 및 스페어 IO 데이터선쌍 SIO 상의 신호를 증폭시키고, 또한 래치한다. 전치 증폭기 PA0-PA31 및 스페어 전치 증폭기 SPA는, 플립플롭을 내장하고, 전치 증폭기 활성화 신호 PAE의 비활성화후에도 유효 데이터를 유지하고 출력한다.
전치 증폭기 PA0-PA31 및 스페어 전치 증폭기 SPA의 출력 PAO0-PAO31 및 PAOS가 확정되면, 전치 증폭기 활성화 신호 PAE가 비활성화되고, 또한 컬럼 선택 신호선 CSL도 비활성 상태로 구동된다. 한편, 이퀄라이즈 신호 IOEQ가 활성화되고, IO 데이터선쌍이 다시 소정의 전원 전압 레벨로 프리차지되고 또한 이퀄라이즈된다.
2:1 멀티플렉서 MUX0-MUX31이, 컬럼 중복 제어 회로 CRC로부터의 스페어 IO 선택 신호 SIOSEL0-SIOSEL31에 따라 선택 동작을 행하고, 전치 증폭기 PA0-PA31의 출력 신호 PAO0-PAO31의 1개가, 스페어 전치 증폭기 SPA로부터의 출력 신호 PAOS에 의해 치환된다.
계속해서 리드 데이터 래치 RDL0-RDL31이, 멀티플렉서 MUX0-MUX31의 출력 신호 RDF0-RDF31을, 클럭 신호 CLK의 상승에 응답하여, 래치한다. 출력 버퍼 QB0-QB31은, 리드 데이터 래치 RDL0-RDL31로부터의 데이터 RD0-RD31을 클럭 신호에 동기하여 수신하고 논리 회로 LG에 대한 출력 데이터 Q0-Q31을 출력한다.
컬럼 선택선 CSL (CSLA0-CSLA71 및 CSLB0-CSLB71)을 워드선과 평행하게 감지증폭기대에 배치하는 구성에서는, 1개의 IO 데이터선쌍에 대한 컬럼 중복 구성이 되고, 즉 IO 데이터선쌍을 스페어 IO 데이터선쌍으로 치환하는 구성이 된다. 데이터 기입 시에는, 이 스페어 판정을 행한 후에, IO 데이터선쌍이 라이트 드라이버 WDV0-WDV31 및 스페어 라이트 드라이버 SWDV에 의해 구동된다. 반대로, 데이터 판독을 행하는 리드 동작 모드시에는, 우선 컬럼 선택선 CSL이 선택 상태로 구동되어 IO 데이터선쌍이 감지 증폭기 회로에 의해 구동된다. 이 후, 스페어 판정 결과에 따라 IO 데이터선쌍의 치환이 실행된다. 스페어 판정 결과 확정 타이밍은, 데이터 기입 모드 및 판독 모드로 동일하고, 데이터 기입 모드시에는, 컬럼 선택선 CSL이 선택 상태로 구동되는 타이밍이, 데이터 판독을 행하는 리드 동작 모드시보다도 늦어진다. 따라서, 라이트 동작의 다음 사이클에서 리드 동작을 행한 경우, 도 64에 도시된 바와 같이, IO 데이터선쌍의 이퀄라이즈 기간 ΔTeq(wr)는, 리드 동작의 다음 사이클에서 데이터 리드를 행했을 때의 이퀄라이즈 시간 ATeq(rr)와 비교하여 짧아진다.
사이클 시간을 짧게 한 경우, IO 데이터선쌍 IO0-IO31 및 스페어 IO 데이터선쌍 SIO이 충분히 프리차지되고 또한 이퀄라이즈되기 전에 데이터 판독이 행해지고, 정확하게 전치 증폭기에 의해 증폭 동작을 행할 수 없게 된다고 하는, 소위 「라이트리커버리」의 문제가 생긴다. 이 때문에, 사이클 시간을 짧게 할 수 없어, 고속 동작시킬 수 없다는 문제가 있었다.
데이터 판독 동작 모드시의 컬럼 선택선 CSL의 활성화 타이밍을 늦춤에 따라, 이 이퀄라이즈 시간 ΔTeq (wr)를 확보하는 수법이 생각되어진다. 그러나, 이경우 전치 증폭기 활성화 신호 PAE의 활성화 타이밍에 따라 지연되고, 멀티플렉서 MUX0-MUX31의 출력 데이터 RDF0-RDF31의 확정 타이밍도 지연된다. 따라서, 리드 데이터 래치 RDL0-RDL31은, 클럭 신호 CLK의 상승에 응답하여 래치 상태로 되기 때문에, 이 리드 데이터 래치 RDL0-RDL31에 대한 입력 신호 RDF0-RDF31의 클럭 신호 CLK에 대한 셋업 시간 ΔTs의 마진이 없어져, 정확한 데이터의 판독을 보증할 수 없게 된다.
이상과 같이, 종래의 DRAM 매크로에 있어서 메모리셀에의 데이터의 기입 및 판독을 공통의 IO 데이터선을 이용하여 행하는 경우, 소위 「라이트리커버리」의 문제에 따라, 사이클 시간을 짧게 할 수 없다. 컬럼 레이턴시 CL=2로 데이터 판독 동작을 행하기 위해서는, 클럭 신호 CLK의 주파수를 낮게 저감시킬 필요가 있어, 고속 동작을 행할 수 없게 된다는 문제가 있었다.
일반적으로, 이 논리 혼재 DRAM에서는, 이용되는 용도에 따라, 데이터 비트 폭이 다르다. 제조 비용의 관점으로부터는, 여러 데이터 비트 폭의 DRAM 매크로에 대해, 공통의 부분을 작성하고, 데이터 비트 폭에 따라 입출력 회로의 구성을 마스크 배선에 의해 변경하는 것이 바람직하다. 따라서, 이 경우에는, 데이터 비트폭에 상관없이, 공통적으로 라이트 드라이버 및 입력 버퍼가 이용된다. 실제로 사용되는 입력 버퍼의 수가, 데이터 비트 폭에 따라 변경되고, 이 사용되는 입력 버퍼에 대해 라이트 드라이버가 선택적으로 결합된다.
도 65는, 도 63에 도시된 DRAM 매크로를, 1/4의 데이터 비트 폭으로 저감시킨 경우의 데이터 기입부의 구성을 개략적으로 도시한 도면이다. 도 65에서는, 입력 버퍼 DB0-DB7이, 기입 데이터 비트 D0-D7에 대해 각각 설치된다. 32 비트의 라이트 드라이버 WDV0-WDV31은, 4개의 라이트 드라이버를 단위로 하여, 1개의 입력 버퍼에 대응시킨다. 또한, 입력 버퍼 DB0은, 라이트 드라이버 WDV0-WDV3에 결합되고, 입력 버퍼 DB7이, 라이트 드라이버 WDV28-WDV31에 결합된다. 이들 라이트 드라이버 WDV0-WDV31은, 각각 IO 데이터선쌍 IO0-IO31에 결합된다.
라이트 드라이버 WDV0, WDV4, ···WDV28는, 라이트 드라이버 인에이블 신호 WDE0에 응답하여 활성화된다. 라이트 드라이버 WDV3, WDV7, ···WDV31은, 라이트 드라이버 인에이블 신호 WDE3에 응답하여 활성화된다. 기입 데이터 마스크 지시 신호 /DM0이 라이트 드라이버 WDV0-WDV7에 제공된다. 기입 데이터 마스크 지시 신호 /DM3은, 라이트 드라이버 WDV24-WDV31에 제공된다.
즉, 기입 데이터 마스크 지시 신호 /DM0-/DM3은, 대응하는 8IO 데이터선쌍 단위로 기입 데이터에 마스크를 형성한다. 이 상태에서 데이터 기입 동작을 생각한다. 지금, 라이트 드라이버 인에이블 신호 WDE0이 활성 상태가 되고, 라이트 드라이버 WDV0, WDV(4k) ···WDV28이 비활성화되는 상태를 생각한다. 기입 데이터 마스크 지시 신호 /DM1-/DM3은 전부 비활성 상태가 되고, 데이터 기입이 실행되는 상태를 상정한다.
IO 데이터선쌍 IO0-IO31은, 선택된 열 선택 게이트 CSG0-CSG31을 각각 통해 감지 증폭기 회로(S.A)SA0-SA31에 결합된다.
비선택의 라이트 드라이버는, 출력 하이 임피던스 상태이다. 이 경우, 감지 증폭기 SA0, SA(4k) ···SA28에 대해, 라이트 드라이버 WDV0, ···WDV(4k) ···WDV28에 의해, 기입 데이터 비트 D0-D7에 따른 데이터가 전송된다. 한편, IO 데이터선쌍 IO0, ···IO (4k) ···IO28을 제외한 IO 데이터선쌍은, 전원 전압 Vcc레벨로 프리차지되어 있다(도 64 참조). 따라서 이 경우, 대응하는 열 선택 게이트 CSG가 열 선택 신호 CSL에 따라 도통 상태에 있고, 비선택의 감지 증폭기 회로(S.A)가, 이 프리차지 전압 Vcc을 받으므로, 이 비선택 감지 증폭기 회로(S.A)의 래치 데이터가 반전할 가능성이 있다. 따라서, 종래의 데이터 기입 마스크 지시 신호에 따라 라이트 드라이버를 비활성 상태로 설정하는 구성의 경우, 복수의 데이터 비트 폭에 대응하는 내부 데이터 기입 회로를 실현할 수 없고, 공통의 칩을 이용하여 복수의 데이터 비트 폭에 대응할 수 없게 되고, 개개에 데이터 비트 폭에 따라 칩을 설계할 필요가 있어, 제조 비용이 비싸진다는 문제가 생긴다.
그렇기 때문에, 본 발명의 목적은, 고속 클럭 신호에 동기하여 동작할 수 있는 논리 내장용 DRAM을 제공하는 것이다.
본 발명의 다른 목적은, 고속으로 데이터 기입을 행할 수 있는 논리 내장용 DRAM을 제공하는 것이다.
본 발명의 또 다른 목적은, 데이터 비트 폭에 관계없이 정확하게 데이터 기입 마스크를 행할 수 있는 기입 데이터 마스크 기능을 구비한 논리 내장용 DRAM을 제공하는 것이다.
본 발명의 또 다른 목적은, 공통의 칩에서 복수의 데이터 비트 폭에 대응할 수 있는 기입 데이터 마스크 기능을 구비한 반도체 기억 장치를 제공하는 것이다.
제1 관점에 따른 반도체 기억 장치는, 행렬형으로 배열되는 노멀 메모리셀과 이들 노멀 메모리셀 중 불량 노멀 메모리셀을 치환하기 위한 스페어 메모리셀이 행렬형으로 배열되는 복수의 메모리셀을 갖는 메모리 어레이와, 불량 노멀 메모리셀의 어드레스를 기억하기 위한 불량 어드레스 프로그램 회로와, 수신된 어드레스 신호와 불량 어드레스 프로그램 회로의 불량 어드레스와의 일치/불일치를 판정하기 위한 스페어 판정 회로를 포함한다. 이 스페어 판정 회로는, 데이터 기입 모드시와 데이터 판독 모드시에 판정 결과 출력 타이밍이 다르다.
제2 관점에 따른 반도체 기억 장치는, 행렬형으로 배열되는 복수의 메모리셀과, 메모리셀의 열에 대응하여 배치되고, 각각이 대응하는 열의 메모리셀의 데이터의 검지 및 증폭을 행하기 위한 복수의 감지 증폭기 회로를 포함한다. 이들 복수의 감지 증폭기 회로는, 각각이 소정수의 감지 증폭기 회로를 포함하는 복수의 감지 증폭기 유닛으로 분할된다.
제2 관점에 따른 반도체 기억 장치는, 또한 복수의 감지 증폭기 유닛 각각에 대응하여 설치되고, 열 선택 신호에 응답하여 대응하는 감지 증폭기 유닛으로부터 1개의 감지 증폭기 회로를 선택하는 복수의 열 선택 유닛과, 각각이 미리 정해진 수의 감지 증폭기 유닛을 포함하는 감지 블록에 대응하여 설치되고, 각각이 대응하는 데이터 마스크 지시 신호에 응답하여 대응하는 감지 블록의 감지 증폭기 회로와 대응하는 내부 데이터선과의 접속을 금지하는 복수의 기입 마스크 회로와, 복수의 내부 기입 데이터선 각각에 대응하여 설치되고, 활성화시 대응하는 내부 데이터선에 내부 기입 데이터를 전달하는 복수의 기입 드라이버를 포함한다. 이들 복수의기입 드라이버는, 기입 마스크 회로에 대응하여 복수의 기입 드라이버 블록으로 분할된다.
제2 관점에 따른 반도체 기억 장치는, 또한 복수의 기입 마스크 회로 각각에 대응하여 설치되고, 데이터 마스크 지시 신호에 응답하여 대응하는 기입 마스크 회로에 데이터 마스크 지시 신호를 수신하는 복수의 마스크 게이트 회로를 포함한다. 마스크 게이트 회로의 각각은, 대응하는 기입 드라이버 블록이 비활성 상태일 때, 대응하는 데이터 마스크 지시 신호를 활성 상태로 하여 대응하는 기입 마스크 회로를 접속 금지 상태로 하기 위한 게이트 회로를 포함한다.
스페어 판정 결과 출력 타이밍을 데이터 판독 모드시와 데이터 기입 모드시에 다르게 함에 따라, 데이터 기입시와 데이터 판독시 각각에 대해, 열 선택 타이밍을 최적화할 수 있고, 고속 액세스를 실현할 수 있다.
특히, 리드 데이터 버스 및 라이트 데이터 버스를 따로따로 설치함에 따라, 판독 데이터와 기입 데이터의 데이터 버스 상에서의 충돌이 방지되고, 소위「라이트리커버리」의 문제가 생기지 않아, 보다 사이클 시간을 단축할 수 있다.
기입 드라이버를, 기입 마스크 회로 각각에 대응하여 블록으로 분할하고, 또한 이 기입 마스크 회로에 의해, 감지 증폭기 회로와 내부 데이터선과의 접속을 금지하는 구성으로 함으로써, 입력 데이터 비트 폭이 변경되어도, 기입 드라이버 블록이 비활성 상태일 때에는, 대응하는 기입 마스크 회로가 활성화되어 데이터 기입을 금지하기 때문에, 감지 증폭기 회로의 보유 데이터가 변경되는 것을 방지할 수 있어, 정확하게 데이터의 기입을 행할 수 있다.
도 1은 본 발명에 따르는 DRAM 내장 시스템 LSI의 전체의 구성을 개략적으로 도시한 도면.
도 2는 도 1에 도시된 DRAM 매크로의 뱅크 구성을 개략적으로 도시한 도면.
도 3은 도 1에 도시된 DRAM 매크로의 1개의 행 블록에 관련된 부분의 구성을 개략적으로 도시한 도면.
도 4는 도 1에 도시된 DRAM 매크로의 어레이부의 구성을 개략적으로 도시한 도면.
도 5는 도 1에 도시된 DRAM 매크로의 열 선택 회로의 구성을 개략적으로 도시한 도면.
도 6은 도 1에 도시된 DRAM 매크로의 1개의 감지 증폭기 회로에 관련된 부분의 구성을 개략적으로 도시한 도면.
도 7은 도 1에 도시된 데이터 패스의 구성을 개략적으로 도시한 도면.
도 8은 본 발명의 실시예1에서의 반도체 기억 장치의 동작을 나타내는 타이밍차트도.
도 9는 도 7에 도시된 라이트 드라이버의 구성을 나타내는 도면.
도 10은 도 7에 도시된 라이트 드라이버의 변경예를 개략적으로 도시한 도면.
도 11은 도 9에 도시된 제어 신호를 발생시키는 부분의 구성을 개략적으로 도시한 도면.
도 12는 도 7에 도시된 데이터 마스크 신호를 발생시키는 부분의 구성을 개략적으로 도시한 도면.
도 13A는, 기입 데이터선쌍과 데이터 마스크 신호와의 대응 관계를 나타내고, 도 13B는, 스페어 데이터 마스크 선택 신호 발생부의 구성을 개략적으로 도시한 도면.
도 14는 도 7에 도시된 행블럭 어드레스 신호 발생부의 구성을 개략적으로 도시한 도면.
도 15는 도 7에 도시된 컬럼 중복 제어 회로의 구성을 개략적으로 도시한 도면.
도 16은 도 15에 도시된 스페어 블록 디코드 인에이블 신호 발생부의 구성을 개략적으로 도시한 도면.
도 17은 도 15에 도시된 컬럼 중복 제어 회로의 변경예의 구성을 개략적으로 도시한 도면.
도 18은 도 15로부터 도 17에 도시된 구성의 동작을 나타내는 타이밍차트도.
도 19는 본 발명의 실시예2에서의 메모리 어레이부의 구성을 개략적으로 도시한 도면.
도 20은 본 발명의 실시예2에서의 감지 증폭기 회로에 관련된 부분의 구성을 나타내는 도면.
도 21은 본 발명의 실시예2에서의 1 비트의 데이터의 기입 경로를 개략적으로 도시한 도면.
도 22A 및 도 22B는, 도 20에 도시된 기입 게이트의 효과를 설명하기 위한 신호 파형도.
도 23은 본 발명의 실시예2의 변경예1의 구성을 개략적으로 도시한 도면.
도 24는 본 발명의 실시예2의 변경예2의 라이트 드라이버의 구성을 나타내는 도면.
도 25는 도 24에 도시된 라이트 드라이버 사용 시의 데이터 기입 경로를 개략적으로 도시한 도면.
도 26은 도 25에 도시된 라이트 드라이버 사용 시의 동작을 나타내는 신호 파형도.
도 27은 본 발명의 실시예2의 변경예3의 구성을 개략적으로 도시한 도면.
도 28은 본 발명의 실시예2의 변경예3의 구성을 개략적으로 도시한 도면.
도 29는 본 발명의 실시예2에서의 전원 배치를 개략적으로 도시한 도면.
도 30은 본 발명의 실시예2에서의 전원 배치의 제2의 예를 나타내는 도면.
도 31은 도 30에 도시된 전압 분포시의 전치 증폭기의 구성을 개략적으로 도시한 도면.
도 32는 본 발명의 실시예3의 구성을 개략적으로 도시한 도면.
도 33은 본 발명의 실시예3의 변경예의 구성을 개략적으로 도시한 도면.
도 34는 본 발명의 실시예4의 구성을 개략적으로 도시한 도면.
도 35는 본 발명의 실시예4에서의 데이터 마스크 신호의 전달 경로의 구성을 개략적으로 도시한 도면.
도 36은 본 발명의 실시예5에 따르는 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면.
도 37은 도 36에 도시된 감지 블록, 라이트 마스크 회로 및 열 선택 블록의 구성을 개략적으로 도시한 도면.
도 38은 본 발명의 실시예5에서의 데이터 기입부의 구성을 개략적으로 도시한 도면.
도 39는 도 38에 도시된 라이트 드라이버 인에이블 신호 발생부의 구성을 개략적으로 도시한 도면.
도 40은 본 발명의 실시예5에서의 데이터 기입부의 다른 구성을 개략적으로 도시한 도면.
도 41은 도 40에 도시된 반도체 기억 장치의 데이터 기입 시의 동작을 나타내는 타이밍차트도.
도 42는 도 40에 도시된 라이트 드라이버 인에이블 신호 발생부의 구성을 개략적으로 도시한 도면.
도 43은 도 40에 도시된 구성에 대한 스페어 멀티플렉서의 구성을 개략적으로 도시한 도면.
도 44는 도 40에 도시된 구성에 대한 스페어 데이터 마스크의 발생부 구성을 개략적으로 도시한 도면.
도 45는 본 발명의 실시예5의 데이터 기입 회로부의 다른 구성을 개략적으로 도시한 도면.
도 46은 도 45에 도시된 라이트 드라이버 인에이블 신호 발생부의 구성을 개략적으로 도시한 도면.
도 47은 도 45에 도시된 기입 회로에 대한 스페어 전환 회로의 구성을 개략적으로 도시한 도면.
도 48은 도 45에 도시된 구성에 대한 스페어 데이터 마스크 지시 신호 발생부의 구성을 개략적으로 도시한 도면.
도 49는 본 발명의 실시예6에 따르는 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면.
도 50은 도 49에 도시된 프리차지 회로, 라이트 드라이버, 및 전치 증폭기의 구성의 일례를 나타내는 도면.
도 51은 본 발명의 실시예7에서의 반도체 기억 장치의 감지 증폭기 회로 및 주변부의 구성을 나타내는 도면.
도 52는 도 51에 도시된 반도체 기억 장치의 1개의 감지 블록에 관련된 부분의 구성을 개략적으로 도시한 도면.
도 53은 도 52에 도시된 감지 블록에 포함되는 감지 증폭기 유닛에 관련된 부분의 구성을 개략적으로 도시한 도면.
도 54는 도 53에 도시된 전치 증폭기 인에이블 신호를 발생시키는 부분의 구성의 일례를 나타내는 도면.
도 55는 본 발명의 실시예7에서의 라이트 드라이버의 일례를 나타내는 도면.
도 56은 본 발명의 실시예7의 기입/판독 회로부의 접속을 개략적으로 도시한 도면.
도 57은 본 발명의 실시예7의 데이터 기입/판독 회로부의 다른 구성을 개략적으로 도시한 도면.
도 58은 종래의 DRAM 내장 시스템 LSI의 전체의 구성을 개략적으로 도시한 도면.
도 59는 종래의 DRAM 매크로의 어레이부의 구성을 개략적으로 도시한 도면.
도 60은 종래의 DRAM 내장 시스템 LSI의 다른 구성을 개략적으로 도시한 도면.
도 61은 도 60에 도시된 DRAM 매크로의 어레이부의 배치를 개략적으로 도시한 도면.
도 62는 도 61에 도시된 메모리 어레이부의 감지 증폭기대의 구성을 개략적으로 도시한 도면.
도 63은 도 60에 도시된 데이터 패스의 구성을 개략적으로 도시한 도면.
도 64는 도 60으로부터 도 63에 도시된 구성의 동작을 나타내는 타이밍차트도.
도 65는 종래의 데이터 비트 가변 반도체 기억 장치의 주요부의 구성을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
IOR : 리드 데이터선쌍
IOW : 라이트 데이터선쌍
MA0, MA1 : 메모리셀 어레이
R#0∼R#31 : 행 블록
DP0, DP1 : 데이터 패스
XID0, XID1 : 디코더 배치 영역
LG : 논리 회로
RYDa, RYDb : 리드 컬럼 디코더
WYDa, WYDb : 라이트 컬럼 디코더
SB#a, SB#b : 감지 증폭기대
RCSLs : 판독 열 선택선군
WCSLs : 기입 열 선택선군
SB#0∼SB#19 : 감지 증폭기대
IOW0-IOW127 : 라이트 데이터선쌍
IOR0-IOR127 : 리드 데이터선쌍
SIOW0-SIOW3 : 스페어 라이트 데이터선쌍
SIOR0-SIOR3 : 스페어 리드 데이터선쌍
MCB : 메모리셀 블록
CSLRA0-CSLRA71, CSLRB0-CSLRB71 : 판독 열 선택선
CSLWA0-CSLWA71, CSLWB0-CSLWB71 : 기입 열 선택선
RC : 리드 게이트
WG : 라이트 게이트
SA : 감지 증폭기 회로
RCSLas-RCSLbs : 판독 열 선택선군
WCSLas, WCSLbs : 기입 열 선택선군
PA0-PA31 : 전치 증폭기
WDV0-WDV31 : 라이트 드라이버
SPA : 스페어 전치 증폭기
SWDV : 스페어 라이트 드라이버
MUX0-MUX31, SMUX : 멀티플렉서
WDL0-WDL31 : 라이트 데이터 래치
[실시예1]
도 1은, 본 발명에 따르는 DRAM 내장 시스템 LSI의 전체의 구성을 개략적으로 도시한 도면이다. 도 1에서, 이 DRAM 내장 시스템 LSI는, 논리 회로 LG와, 이 논리 회로 LG에 대한 데이터를 기억하는 DRAM 매크로를 포함한다. DRAM 매크로는, 각각이, 32개의 행 블록 R#0-R#31로 분할되는 2개의 메모리셀 어레이 MA0 및 MA1을 포함한다. 메모리셀 어레이 MA0 및 MA1의 행 블록 R#0-R#15가 뱅크 BA#0을 구성하고, 메모리셀 어레이 MA0 및 MA1의 행 블록 R#16-R#31이 뱅크 BA#1을 구성한다.
메모리셀 어레이 MA0 및 MA1 상에 걸쳐 열방향으로 연장하여, 선택 메모리셀로부터의 데이터를 전달하는 리드 데이터선쌍 IOR과, 선택 메모리셀에의 기입 데이터를 전달하는 라이트 데이터선쌍 IOW가 배치된다. 이들 리드 데이터선쌍 IOR 및 라이트 데이터선쌍 IOW는, 메모리셀 어레이 MA0 및 MA1 각각에 대해 설치되는 데이터 패스 DP0 및 DP1에 결합된다. 데이터 패스 DP0 및 DP1은, 각각 데이터 버스 DB0 및 DB1을 통해 논리 회로 LG에 결합된다. 데이터 버스 DB0 및 DB1도, 기입 데이터 및 판독 데이터를 별개의 버스를 통해 전달한다.
메모리셀 어레이 MA0 및 MA1사이에, 메모리셀 어레이 MA0에 대한 디코더를 배치하는 디코더 배치 영역 XYD0이 설치되고, 또한 메모리셀 어레이 MA1에 대한 디코더 배치 영역 XYD1이 설치된다. 이들 디코더 배치 영역 XYD0 및 XYD1에서는, 대응하는 행 블록 각각에 대응하여 설치되고, 대응하는 행 블록의 메모리셀 행을 선택하기 위한 로우 디코더와, 각 행 블록에 대응하여 설치되고, 대응하는 행 블록의데이터 판독을 행하는 열을 선택하기 위한 리드 컬럼 디코더와, 각 행 블록에 대응하여 설치되고, 대응하는 행 블록의 데이터 기입을 행하는 메모리셀 열을 선택하는 라이트 컬럼 디코더를 포함한다.
데이터 패스 DP0 및 DP1사이의 영역에, 메모리셀 선택 동작을 제어하기 위한 제어 회로 CG가 설치된다.
이 도 1에 도시된 바와 같이, 판독 데이터를 전달하는 리드 데이터선쌍 IOR와, 기입 데이터를 전달하는 라이트 데이터선쌍 IOW를 따로따로 설치함에 따라, 라이트 데이터선쌍 IOW의 전압 레벨이 프리차지 상태로 복귀하기 전에, 리드 데이터선쌍 IOR에 데이터를 판독할 수 있어, 사이클 시간을 단축할 수 있다. 또, 논리 회로 LG는 일례로서, 데이터 버스 DB0 및 DB1에 의해 전달된 데이터의 곱의 합 연산 처리를 행하는 곱의 합 연산 회로를 포함한다.
도 2는, 도 1에 도시된 DRAM 매크로의 1개의 메모리셀 어레이에서의 1개의 뱅크 BA의 구성을 개략적으로 도시한 도면이다. 도 2에서, 뱅크 BA는, 각각이 8개의 행 블록으로 구성되는 페이지 "0" 및 "1"을 포함한다. 페이지 "0" 및 “1" 각각에서, 워드선이 동시에 선택 상태로 구동된다. 컬럼 액세스시에는, 페이지 어드레스 래치 PGL에 페이지 어드레스를 제공하고, 이 페이지 어드레스 래치 PGL로부터의 페이지 선택 신호 PGS에 따라 페이지 "0" 및 "1"의 한쪽이 선택된다. 2개의 워드선을 동시에 선택 상태로 구동함으로써, 1개의 뱅크 내에서의 페이지 전환시의 오버헤드를 저감시킨다.
도 3은, 1개의 행 블록에 관련된 부분의 구성을 개략적으로 도시한 도면이다. 이 행 블록 R#에는, 워드선 WL이 행 방향으로 연장하여 배치된다. 행 블록 R#의 양측에, 감지 증폭기대 SB#a 및 SB#b가 배치된다. 1개의 페이지내에서는, 감지 증폭기대 SB#a 및 SB#b는, 각각 열방향에서 인접하는 행 블록에 의해 공유된다. 페이지 경계의 행 블록에서는, 감지 증폭기대는, 그 경계 영역의 행 블록 각각에 대해 따로따로 설치된다.
감지 증폭기대 SB#a 및 SB#b에서, 워드선 WL과 평행하게, 판독열 선택선군 RCSLs 및 기입열 선택선군 WCSLs가 배치된다.
판독열 선택선군 RCSLs로부터 판독열 선택선을 선택하기 위해, 감지 증폭기대 SB#a에 대해 리드 컬럼 디코더 RYDa가 설치되고, 또한 감지 증폭기대 SB#b에 대해서는 리드 컬럼 디코더 RYDb가 설치된다. 기입열 선택선군 WCSLs에 대해서는, 기입열 선택선을 선택하기 때문에, 감지 증폭기대 SB#a 및 SB#b 각각에 대응하여 라이트 컬럼 디코더 WYDa 및 WYDb가 설치된다.
리드 컬럼 디코더 RYDa 및 RYDb는, 판독열 어드레스 신호 YR과 페이지 선택 신호 PGS와 행 블록 활성화 지시 신호 RBact1 및 RBact2를 수신하여 디코드 동작을 실행한다. 라이트 컬럼 디코더 WYDa 및 WYDb는, 기입열 어드레스 신호 YW와 페이지 선택 신호 PGS와 행 블록 활성화 지시 신호 RBact1 및 RBact2에 따라 디코드 동작을 실행한다. 행 블록 활성화 지시 신호 RBact1(RBact2)은, 이 행 블록 R# 및 상측(하측)에 인접하는 행 블록의 한쪽이 활성 상태에 있고, 어느 하나의 행 블록에서 1개의 워드선 WL이 선택 상태로 유지되어 감지 증폭기대 SB#a(SB#b)가 활성 상태에 있는 것을 나타낸다.
워드선 WL을 선택하기 위해, 행 블록 지정 신호 RBS와 X 어드레스 신호 XA를 받는 로우디코더 XD가 설치된다. 행 블록 선택 신호 RBS는, 행 블록 어드레스 신호 및 뱅크 어드레스 신호로부터 생성되고, 로우 디코더 X, D는, 내부에 래치 회로를 지니고, 이 행 블록 지정 신호 RBS가 비선택 상태로 구동된 후에도, 프리차지 지시 신호가 주어질 때까지, 선택 상태의 워드선 WL을 선택 상태로 유지한다. 도 3에 도시된 디코더가, 도 1에 도시된 디코더 배치 영역 XYD0 및 XYD1에서 각 행 블록에 대응하여 배치된다.
행 블록 활성화 지시 신호 RBact1은, 도 3에 도시된 행 블록 R#를 나타내는 행 블록 지정 신호 RBS# 및 이 행 블록 R#의 상측에 인접하는 행 블록에 대한 행 블록 지정 신호 RBS에 의해 활성화된다. 행 블록 활성화 지시 신호 RBact2는, 이 행 블록 R# 및 이 행 블록 R#의 하측에 인접하는 행 블록에 대한 행 블록 지정 신호에 기초하여 생성된다. 행 블록 지정 신호 RBS는, 로우 액세스(액티브 커맨드 인가시)에 활성 상태로 구동된다. 따라서, 감지 증폭기대 SB#a 및 SB#b 각각에 컬럼 디코더를 설치하고, 그 감지 증폭기대를 공유하는 행 블록이 활성 상태에 있는지의 여부에 따라 대응하는 컬럼 디코더를 활성화시킨다.
또, 도 3에서는 명확하게 보이지 않지만, 열 액세스시에 주어지는 컬럼 뱅크어드레스에 따라 이 컬럼 디코더가 활성화되고, 열 선택 동작이 행해지도록 구성된다.
또한, 도 2에서는, 1개의 뱅크 BA의 페이지가, 각각 상반분의 블록 및 하반분의 블록으로 분할되도록 도시된다. 그러나, 이 페이지 "0" 및 "1"은, 행 블록마다 교대로 배치되어도 좋다. 이 경우, 1개의 페이지에서 2개의 워드선이 선택 상태로 구동된다. 이 경우에는, 페이지 어드레스 신호(페이지 지정 신호 PGS에 상당하는 어드레스 신호)와 행 블록 지정 신호와의 논리곱에 의해 대응하는 감지 증폭기대가 활성 상태에 있는지의 여부의 검출이 행해지고, 대응하는 감지 증폭기대가 활성 상태일 때에 컬럼 디코더가 활성화되어, 열 선택 신호에 따라 열 선택선을 선택 상태로 구동한다. 이 경우에도, 각 감지 증폭기대에 대해 설치된 컬럼 디코더에 대해, 대응하는 감지 증폭기대가 활성 상태에 있는지의 여부에 따라 열 선택 동작을 활성화할 수 있다.
도 4는, 1개의 메모리 어레이 MA의 구성을 개략적으로 도시한 도면이다. 도 4에서는, 1개의 뱅크에 포함되는 16개의 행 블록 R#0-R#15를 나타낸다. 행 블록 R#0-R#15 각각의 열방향에 대한 양측에 감지 증폭기대 SB#가 배치된다. 페이지 경계에서는, 행 블록 R#7 및 R#8 각각에 대해 감지 증폭기대 SB#8 및 SB#9가 배치된다. 감지 증폭기대 SB#0-SB#19 각각에 있어서, 8 비트의 판독열 선택선 CSLR 및 8 비트의 기입열 선택선 CSLW가 배치된다. 1페이지에서, 72개의 판독열 선택선 CSLRA0-CSLRA71 (CSLRB0-CSLRB71)과 72개의 기입열 선택선 CSLWA0-CSLWA71 (CSLWB0-CSLWB71)이 배치된다.
행 블록 R#0-R#15 각각에 있어서, 512개의 워드선 WLA(또는 WLB)이 배치된다.
열방향을 따라 연장하여 메모리셀 어레이 상에 걸쳐, 리드 데이터선쌍 IOR0-IOR127과 라이트 데이터선쌍 IOW0-IOW127이 배치된다. 32 비트의 데이터선쌍에 대해 1개의 스페어 리드 데이터선쌍 SIR 및 스페어 라이트 데이터선쌍 SIOW가 배치된다. 열방향으로 정렬하는 메모리셀 블록 MCB(열 블록)에 대해 32 비트의 데이터선쌍 IOR 및 IOW가 배치된다. 각 열 블록 단위로 데이터선쌍의 치환이 실행된다.
도 5는, 1개의 데이터선쌍에 관련된 부분의 구성을 개략적으로 도시한 도면이다. 도 5에서, 리드 데이터선쌍 IOR 및 라이트 데이터선쌍 IOW에 대해, 메모리셀 블록 MCB의 상측에서 8개의 감지 증폭기 회로 SA가 배치되고, 또한 메모리셀 블록 MCB의 하측에서 8개의 감지 증폭기 회로 SA가 배치된다. 이들 감지 증폭기 회로 SA의 각각에 대응하여, 대응하는 감지 증폭기 회로 SA를 리드 데이터선쌍 IOR에 결합하기 위한 리드 게이트 RG와, 대응하는 감지 증폭기 회로를 라이트 데이터선쌍 IOW에 결합하기 위한 라이트 게이트 WG가 배치된다.
메모리셀 블록 MCB의 상측에서, 8 비트의 열 선택선군 RCSLas 및 8 비트의 기입열 선택선군 WCSLas가 배치되고, 또한 메모리셀 블록 MCB의 하측에서, 8 비트의 판독열 선택선군 RCSLbs 및 8 비트의 기입열 선택선군 WCSLbs가 배치된다. 16 비트의 판독열 선택선군 RCSLas 및 RCSLbs 중 1개가 선택 상태로 구동되고(메모리셀 블록 MCB에의 액세스시), 또는 16 비트의 기입열 선택선군 WCSLas 및 WCSLbs 중 1개가 선택 상태로 구동된다.
즉, 1개의 리드 데이터선쌍 IOR 및 1개의 라이트 데이터선쌍 IOW에 대해 16개의 감지 증폭기 회로 SA가 배치된다. 스페어 리드 데이터선쌍 및 스페어 라이트 데이터선쌍에도, 동일한 구성에 의해, 16개의 스페어 감지 증폭기 회로가 설치된다. 불량 비트 존재시에는, 16개의 감지 증폭기 회로 SA를 단위로 하여 치환이 행해진다(데이터선쌍의 치환).
도 6은, 1개의 감지 증폭기 회로에 관련된 감지 증폭기대의 구성을 나타내는 도면이다. 도 6에서, 감지 증폭기 회로 SA는, 비트선 분리 게이트 BGU를 통해 상측의 메모리셀 블록의 비트선 BLU 및 /BLU에 결합되고, 또한 비트선 분리 게이트 BGL을 통해 하측의 메모리셀 블록의 비트선 BLL 및 /BLL에 결합된다. 비트선 분리 게이트 BGU 및 BGL은, 스탠바이 상태시, 비트선 분리 지시 신호 BLIU 및 BLIL에 따라 도통 상태에 있고, 액티브 사이클시, 선택 메모리셀을 포함하는 메모리셀 블록만이, 감지 증폭기 회로 SA에 결합된다.
감지 증폭기 회로 SA는, 교차 결합되는 P 채널 MOS 트랜지스터 PQ1 및 PQ2와, 감지 증폭기 활성화 신호 /SOP의 활성화에 응답하여 MOS 트랜지스터 PQ1 및 PQ2의 소스에 감지 전원 전압 VccS를 전달하는 P 채널 MOS 트랜지스터 PQ3과, 교차 결합되는 N 채널 MOS 트랜지스터 NQ1 및 NQ2와, 감지 증폭기 활성화 신호 SON의 활성화에 응답하여 도통하고, 접지 전압을 이들 MOS 트랜지스터 NQ1 및 NQ2의 소스로 전달하는 N 채널 MOS 트랜지스터 NQ3을 포함한다. 감지 증폭기 회로 SA는, 활성화시, 감지 노드 SNa 및 SNb 상의 메모리셀 데이터를 검지하여 증폭시키고 또한 래치한다.
기입 게이트 WG는, 기입열 선택선 CSLW 상의 열 선택 신호에 응답하여 도통하고, 감지 노드 SNa 및 SNb를 라이트 데이터선 IOWL 및 /IOWL에 전기적으로 결합하는 트랜스퍼 게이트 TGa 및 TGb를 포함한다.
리드 게이트 RG는, 감지 노드 SNa 및 SNb가 각각의 게이트에 접속되는 N 채널 MOS 트랜지스터 TGe 및 TGf와, 판독열 선택선 CSLR 상의 신호에 따라 도통하고, 이들 MOS 트랜지스터 TGe 및 TGf의 드레인 노드를 리드 데이터선 /IORL 및 IORL에 전기적으로 결합하는 N 채널 MOS 트랜지스터 TGc 및 TGd를 포함한다. 이 리드 게이트 RG는, 감지 노드 SNa 및 SNb 상의 신호 전위에 응답하여 한쪽이 도통하고, 리드 데이터선 IORL 및 /IORL의 한쪽을 접지 전압 레벨 방향으로 방전한다.
감지 노드 SNa 및 SNb에 대해 또한, 비트선 이퀄라이즈 지시 신호 BLEQ에 응답하여 활성화되고, 감지 노드 SNa 및 SNb를 중간 전압 VBL(=VccS/2)에 프리차지하고 또한 이퀄라이즈하는 프리차지/이퀄라이즈 회로 P/E가 설치된다. 이 비트선 프리차지/이퀄라이즈 회로 P/E는, 비트선 이퀄라이즈 지시 신호 BLEQ의 활성화시 도통하여 감지 노드 SNa 및 SNb를 단락하는 N 채널 MOS 트랜지스터 TGg와, 비트선 이퀄라이즈 지시 신호 BLEQ의 활성화시 도통하여 감지 노드 SNa 및 SNb 각각에 중간 전압 VBL을 전달하는 N 채널 MOS 트랜지스터 TGh 및 TGi를 포함한다.
리드 게이트 RG를, MOS 트랜지스터 TGe 및 TGf의 차동단으로 구성함으로써, 감지 증폭기 회로 SA의 감지 동작 완료전에, 열 선택선 CSLR을 선택 상태로 구동할 수 있고, 고속의 데이터 판독이 실현된다(리드 게이트 RC의 데이터 판독 동작이, 감지 증폭기 회로 SA의 감지 동작에는 아무런 영향을 미치게 하지 않기 때문이다).
도 7은, 데이터 패스의 구성을 개략적으로 도시한 도면이다. 도 7에서는, 32 비트의 데이터 입출력을 행하는 데이터 패스의 구성을 나타낸다.
도 7에서, 리드 데이터선쌍 IOR0-IOR31 각각에 대응하여 전치 증폭기 PA0-PA31이 설치되고, 라이트 데이터선쌍 IOW0-IOW31 각각에 대응하여 라이트 드라이버 WDV0-WDV31이 설치된다. 또한, 스페어 리드 데이터선쌍 SIOR에 대해 스페어 전치 증폭기 SPA가 설치되고, 스페어 라이트 데이터선쌍 SIOW에 대해 스페어 라이트 드라이버 SWDV가 설치된다.
컬럼 중복 제어 회로 CRC는, 데이터 기입 시와 데이터 판독시에, 다른 타이밍으로, 스페어 데이터선쌍 선택 신호 SIOSEL을 생성하여, 멀티플렉서 MUX0-MUX31 및 SMUX로 제공한다.
전치 증폭기 PA0-PA31 및 스페어 전치 증폭기 SPA에는, 리드 데이터선쌍 이퀄라이즈 지시 신호 IOREQ가 제공되고, 또한 라이트 드라이버 WDV0-WDV31 및 스페어 라이트 드라이버 SWDV에 대해, 라이트 데이터선쌍 이퀄라이즈 지시 신호 IOWEQ가 제공된다. 나중에 상세히 설명한 바와 같이 이들 전치 증폭기 PA0-PA31 및 스페어 전치 증폭기 SPA 및 라이트 드라이버 WDV0-WDV31 및 스페어 라이트 드라이버 SWDV는, 대응하는 데이터선쌍을 프리차지하고, 또한 이퀄라이즈하는 기능을 갖는다. 리드 데이터선쌍을 이퀄라이즈하는 것은 이하의 이유에 따른 것이다.
리드 데이터선쌍 IOR0-IOR31 및 스페어 리드 데이터선쌍 SIOR은, 상보 신호선쌍이고, 데이터 판독 시에는, 그 전위 변화는 작다. 전치 증폭기 PA0-PA31 및 스페어 전치 증폭기 SPA는, 대응하는 리드 데이터선쌍 IOR의 미소 전위차를 증폭시키고 있다. 따라서, 컬럼 선택선이 활성화하기 전에 리드 데이터선쌍을 등전위로 하여, 정확하게 메모리셀 데이터에 따른 전위 변화를 리드 데이터선쌍에 생기게 할필요가 있다. 열 선택선을 활성화한 후, 소정의 타이밍으로 전치 증폭기를 활성화할 때, 이미 전치 증폭기의 증폭 동작에 있어서 충분한 크기의 전위차를, 리드 데이터선쌍에 생기게 할 필요가 있다.
한편, 라이트 드라이버 WDV0-WDV31 및 스페어 라이트 드라이버 SWDV에 이퀄라이즈 지시 신호 IOWEQ를 제공하는 것은, 이하의 이유에 따른 것이다. 라이트 데이터선쌍 IOW0-IOW31 및 스페어 라이트 데이터선쌍 SIOW도 상보 신호선쌍이다. 데이터 기입시에, 데이터 기입하는데 마스크를 형성하는 라이트 마스크를 위한 데이터 /DM0-/DM3 및 /DMs가 이용된다. 데이터 기입하는데 마스크를 형성하는 라이트 데이터선쌍을 등전위로 유지하지 않고 둔 경우, 비록 라이트 드라이버가 라이트 마스크 데이터에 따라 출력 하이 임피던스 상태로 설정되어도, 상보 라이트 데이터선에 전위차가 생긴 경우, 라이트 컬럼 선택선이 활성화되어 있고, 대응하는 감지 증폭기 회로가 전위차가 있는 라이트 데이터선쌍과 접속되고, 큰 기생 용량을 갖는 라이트 데이터선쌍으로부터의 전하의 유입에 의해, 감지 증폭기 회로의 보유 데이터가 반전할 가능성이 있다. 이것을 방지하기 위해, 데이터 기입전에, 라이트 데이터선쌍을 등전위로 설정한다.
컬럼 중복 제어 회로 CRC가, 데이터 기입 시 및 데이터 판독 시 다른 타이밍으로, 스페어 데이터선 선택 신호 SIOSEL을 출력하는 것은, 스페어 판정 결과 출력 타이밍을, 데이터 판독 시와 데이터 기입 시에 변경하기 때문이다. 이에 따라, 데이터 기입시, 스페어 판정 결과를 빠르게 출력하여, 기입열 선택선 활성화 타이밍을 빠르게 하고, 한편 데이터 판독 동작 모드시에는, 이 데이터 기입 시에 비해,스페어 판정 결과 출력 타이밍을 느리게 함으로써, 빠른 타이밍으로 판독열 선택선 RCSL이 활성화된 후, 충분히 전치 증폭기의 출력 데이터가 확정했을 때에 스페어 판정 결과에 따라 메모리셀 데이터의 선택을 행한다. 데이터 기입 시의 기입열 선택선 활성화 타이밍을 빠르게 함으로써, 사이클 시간을 단축한다.
전치 증폭기 PA0-PA31에는 각각 멀티플렉서 MUX0-MUX31이 설치되어 있고, 리드 시의 스페어 데이터선 선택 신호 SIOSEL0-SIOSEL31에 따라 선택 동작을 행한다. 이들 멀티플렉서 MUX0-MUX31에 대응하여, 클럭 신호 CLK에 동기하여 제공된 신호를 수신하여 출력하는 리드 데이터 래치 RDL0-RDL31이 설치된다. 이들 리드 데이터 래치 RDL0-RDL31 각각에 대응하여, 클럭 신호 CLK에 동기하여 데이터 출력 동작을 행하는 출력 버퍼 QB0-QB31이 설치된다.
기입 데이터에 대해 입력 버퍼 DB0-DB31이 설치되고, 이들 입력 버퍼 DB0-DB31 각각에 대응하여, 라이트 데이터 래치 WDL0-WDL31이 설치된다. 또한, 입력 버퍼 DB0-DB31에 대해, 컬럼 중복 제어 회로 CRC로부터의 스페어 데이터선 선택 신호 SIOSEL에 따라 선택 동작을 행하는 멀티플렉서 SMUX가 설치된다. 이 멀티플렉서 SMUX에 대응하여, 스페어 라이트 데이터 래치 SWDL이 설치된다.
이들 라이트 데이터 래치 WDL0-WDL31 및 스페어 라이트 데이터 래치 SWDL은, 라이트 드라이버 인에이블 신호 WDE의 활성화에 응답하여 래치 상태가 된다. 이어서, 이 도 7에 도시된 데이터 패스의 동작을, 도 8에 도시된 타이밍차트도를 참조하여 설명한다.
시각 T0 또는 T1에 있어서 데이터 기입을 나타내는 라이트 커맨드 WRITE가주어진다. 이 라이트 커맨드 WRITE와 동시에, 컬럼 액세스(열선택 동작을 행함) 뱅크를 지정하는 컬럼 뱅크 어드레스 CBK 및 페이지 어드레스 및 열 어드레스가 제공된다. 이 컬럼 뱅크 어드레스 CBK 및 도시하지 않은 페이지 어드레스에 따라, 도시하지 않은 회로(나중에 설명하겠음)로부터, 액세스하는 행 블록을 특정하는 행블럭 어드레스 신호 RBA0-RBA3이 생성되고, 컬럼 중복 제어 회로 CRC로 제공된다. 컬럼 중복 제어 회로 CRC는, 라이트 커맨드 WRITE가 주어졌을 때에는, 비교적 빠른 타이밍으로 스페어 판정 동작을 행하고, 스페어 IO 선 선택 신호 SIOSEL 중, 불량 라이트 데이터선쌍을 나타내는 스페어 IO선 선택 신호를 활성 상태로 구동한다.
컬럼 중복 제어 회로 CRC의 스페어 판정 동작과 병행하여, 입력 버퍼 DB0-DB31이, 외부로부터 제공되는 기입 데이터 D0-D31을 클럭 신호 CLK에 동기하여 수신하고, 내부 기입 데이터 WD0-WD31을 생성한다. 입력 버퍼 DB0-DB31로부터의 내부 기입 데이터 WD0-WD31 중, 1개가, 컬럼 중복 제어 회로 CRC로부터의 스페어 데이터선 선택 신호 SIOSEL0-SIOSEL31에 따라 멀티플렉서 SMUX에 의해 선택되고, 스페어 라이트 데이터 래치 SWDL로 제공된다. 라이트 데이터 래치 WDL0-WDL31 및 스페어 라이트 데이터 래치 SWDL이 제공된 데이터를 수신하고, 이들의 출력 데이터 WDD0-WDD31 및 WDDS가 확정 상태가 되면, 이퀄라이즈 지시 신호 IOWEQ가 비활성 상태가 되고, 또한 동시에 라이트 드라이버 인에이블 신호 WDE가 활성화된다.
이 라이트 드라이버 인에이블 신호 WDE의 활성화와 거의 동기하여, 기입열 선택선 CSLW가 열 어드레스 신호에 따라 활성 상태로 구동된다. 이에 따라, 라이트 드라이버 WDV0-WDV31 및 스페어 라이트 드라이버 SWDV가 제공된 데이터에 따라라이트 데이터선쌍 IOW0-IOW31 및 스페어 라이트 데이터선쌍 SIOW를 구동한다. 라이트 데이터선쌍 IOW0-IOW31 및 스페어 라이트 데이터선쌍 SIOW 상의 신호 전위가 충분히 변화하고, 선택 행 블록의 선택 열 상의 감지 증폭기 회로의 데이터가 기입 데이터에 따라 변화하면, 기입열 선택선 CSLW 및 라이트 드라이버 인에이블 신호 WDE가 비활성화된다. 한편, 이퀄라이즈 지시 신호 IOWEQ가 활성화되고, 라이트 데이터선쌍 IOW0-IOW31 및 스페어 라이트 데이터선쌍 SIOW가 소정 전압 레벨로 프리차지되고 또한 이퀄라이즈된다.
한편, 데이터 판독시에는, 시각 T2 또는 T3에 있어서, 데이터 판독을 지시하는 리드 커맨드 READ가 주어진다. 이 리드 커맨드 READ가 주어지면, 컬럼 액세스를 나타내는 컬럼 뱅크를 지정하는 컬럼 뱅크 어드레스 CBK로 도시하지 않은 페이지 어드레스에 따라, 액세스해야 할 행 블록을 지정하는 행블럭 어드레스 신호 RBA0-RBA3이 생성된다. 이 행 블록 특정용의 어드레스 신호 RBA0-RBA3에 따라, 컬럼 중복 제어 회로 CRC가 스페어 판정 동작을 행한다. 한편, 열 어드레스 신호 및 컬럼 뱅크 어드레스 CBK 및 페이지 어드레스 신호에 따라, 컬럼 액세스하는 행 블록에 있어서 판독열 선택선 CSLR이 활성화되고, 선택 열 상의 메모리셀의 데이터(감지 증폭기 회로에 의해 래치된 데이터)가, 각각 대응하는 리드 데이터선쌍 IOR0-IOR31 및 스페어 리드 데이터선쌍 SIOR 상에 판독된다.
리드 열 선택선 CSLR의 활성화 직전에, 리드 데이터선쌍의 이퀄라이즈가 정지되어 있다(이퀄라이즈 지시 신호 IOREQ의 비활성화). 이에 따라, 리드 데이터선쌍 IOR0-IOR31 및 스페어 리드 데이터선쌍 SIOR의 전위가 판독 데이터에 따라 변화한다. 이 전위 변화가 충분한 크기가 되면, 전치 증폭기 활성화 신호 PAE가 활성화되고, 전치 증폭기 PA0-PA31 및 스페어 전치 증폭기 SPA가 동작하고, 대응하는 리드 데이터선쌍 상의 신호 전위를 증폭시켜, 내부 판독 데이터 PAO0-PAO31 및 PAOS가 확정 상태가 된다.
전치 증폭기 PA0-PA31 및 스페어 전치 증폭기 SPA로부터의 판독 데이터 PAO0-PAO31 및 PAOS가 확정되면, 컬럼 중복 제어 회로 CRC로부터의 스페어 IO 선 선택 신호 SIOSEL0-SIOSEL31에 따라 멀티플렉서 MUX0-MUX31이 선택 동작을 실행한다. 멀티플렉서 MUX0-MUX31로부터의 데이터 RDF0-RDF31이, 리드 데이터 래치 RDL0-RDL31에 의해 클럭 신호 CLK의 상승시에 래치되고, 계속해서 출력 버퍼 QB0-QB31을 통해 클럭 신호 CLK의 상승에 동기하여 출력 데이터 Q0-Q31로 하여 출력된다.
리드 데이터선쌍과 라이트 데이터선쌍을 따로따로 설치함에 따라, 라이트 데이터선쌍 IOW0-IOW31 및 스페어 라이트 데이터선쌍 SIOW의 신호 전위가 소정의 프리차지 전압으로 복귀하지 않은 상태에서도, 시각 T2에서 리드 커맨드 READ를 제공하여 판독열 선택 동작을 행할 수 있다. 리드 데이터선쌍 IOR0-IOR31 및 스페어 리드 데이터선쌍 SIOR은, 소정의 프리차지 상태로 설정되기 때문에, 정확하게 소정의 프리차지 전압으로부터 메모리셀 데이터에 따라 신호 전위를 변화시킨다.
따라서, 라이트리커버리의 문제를 전혀 고려할 필요없이, 즉 라이트/리드 시의 데이터선 상의 프리차지에 필요해지는 시간 ΔTeq(wr)를 전혀 고려할 필요가 없고, 이 시간차 ΔTeq(wr)분, 사이클 시간을 짧게 할 수 있다.
또한, 스페어 판정 결과를, 기입 동작시에 빠른 타이밍으로 출력함으로써 스페어 멀티플렉서 SMUX로부터의 데이터 WDS를 빠른 타이밍으로 확정 상태로 구동할 수 있고, 따라서 라이트 드라이버 인에이블 신호 WDE의 활성화 타이밍을 빠르게 할 수 있다. 즉, 도 8에서 사선으로 나타내는 데이터 WDDS가 불확정 상태가 되는 기간을 앞당길 수 있고, 라이트 드라이버 인에이블 신호 WDE의 활성화 기간을, 도 8에 나타낸 기간보다 앞당길 수 있다. 이에 따라, 종래, 스페어 판정 결과가 데이터 기입 시 및 데이터 판독 시 동일했기 때문에, 느리게 할 필요가 있던 열 선택선의 기입 시의 활성화 타이밍을 빠르게 할 수 있고, 기입 사이클 시간을 짧게 할 수 있다.
판독 모드시에는, 단순히 메모리셀로부터 판독된 데이터가 전치 증폭기에 도달하기까지의 고유의 시간을 확보할 필요가 있고, 이 기간을 지난 후, 스페어 판정 결과를 확정하여 멀티플렉서에 의한 선택 동작이 행해지면 된다. 판독 시에는, 리드 데이터 래치 RDL0-RDL31에 대한 멀티플렉서 MUX0-MUX31로부터의 데이터 RDF0-RDF31의 셋업 시간 ΔTs가 확보되면 된다. 따라서, 데이터 기입을 보다 고속화할 수 있기 때문에, 기입열 선택선 CSLW를 빠른 타이밍으로 활성화할 수 있고, 기입 사이클 시간을 짧게 할 수 있어, 동작 주파수를 고속화할 수 있다.
각 부의 구성
[라이트 드라이버의 구성]
도 9는, 도 7에 도시된 라이트 드라이버 WDV0-WDV31 및 스페어 라이트 드라이버 SWDV의 구성의 일례를 나타내는 도면이다. 이들 라이트 드라이버 WDV0-WDV31및 스페어 라이트 드라이버 SWDV는, 동일 구성을 갖기 때문에, 도 9에서는 1개의 라이트 드라이버 WDV를 대표적으로 도시한다.
도 9에서, 라이트 드라이버 WDV는, 라이트 데이터 래치로부터의 내부 기입 데이터 WDD를 반전하는 인버터(1)와, 라이트 드라이버 인에이블 신호 WDE와 데이터 마스크 지시 신호/DM과 인버터(1)의 출력 신호를 받는 NAND 회로(2a)와, 라이트 드라이버 인에이블 신호 WDE와 데이터 마스크 지시 신호/DM과 내부 기입 데이터 WDD를 받는 NAND 회로(2b)와, NAND 회로(2a 및 2b)의 출력 신호에 따라 상호 상보의 라이트 데이터선 IOWL 및 /IOWL을 구동시키는 드라이브 회로(3)와, 보완적인 라이트 데이터선 이퀄라이즈 지시 신호/IOWEQ의 활성화에 응답하여 활성화되고, 라이트 데이터선 IOWL 및 /IOWL을 전원 전압 VccS 레벨로 이퀄라이즈하고 또한 프리차지하는 데이터선 이퀄라이즈/프리차지 회로(4)를 포함한다. 라이트 데이터선 이퀄라이즈 지시 신호 /IOWEQ는, 신호 IOWEQ의 반전 신호이다.
드라이브 회로(3)는, NAND 회로(2a 및 2b)의 출력 신호를 각각 반전하는 인버터(3a 및 3b)와, NAND 회로(2b)의 출력 신호가 L 레벨일 때 도통하고, 라이트 데이터선 IOWL로 전원 전압 VccS를 전달하는 P 채널 MOS 트랜지스터(3c)와, 인버터(3a)의 출력 신호가 H 레벨일 때 도통하고, 라이트 데이터선 IOWL을 접지 전압 레벨로 방전하는 N 채널 MOS 트랜지스터(3d)와, NAND 회로(2a)의 출력 신호가 L 레벨일 때 도통하고, 라이트 데이터선/IOWL로 전원 전압 VccS를 전달하는 P 채널 MOS 트랜지스터(3e)와, 인버터(3b)의 출력 신호가 H 레벨일 때 도통하고, 라이트데이터선 /IOWL을 접지 전압 레벨로 방전하는 N 채널 MOS 트랜지스터(3f)를 포함한다.
데이터선 이퀄라이즈/프리차지 회로(4)는, 이퀄라이즈 지시 신호 /IOWEQ가 L 레벨의 활성 상태일 때 도통하는 P 채널 MOS 트랜지스터(4a-4c)를 포함한다. MOS 트랜지스터(4a)는, 도통시 라이트 데이터선 IOWL 및 /IOWL을 단락하고, MOS 트랜지스터(4b 및 4c)는, 각각 도통시, 전원 전압 VccS를 라이트 데이터선 IOWL 및 /IOWL로 전달한다.
전원 전압 VccS는, 감지 증폭기 회로 SA에 제공되는 전원 전압 VccS와 동일 전압 레벨이고, 예를 들면 2.0V이다. 이 전원 전압 VccS는, 예를 들면 2.5V의 외부 전원 전압을 내부 강압 회로(VDC)에서 강압하여 생성된다. 메모리셀 어레이의 주변 회로(로우 디코더 등) 및 데이터 패스의 회로는, 외부 전원 전압을 한쪽 동작 전원 전압으로서 받아 동작한다.
이 도 9에 도시된 라이트 드라이버 WDV에서는, 라이트 드라이버 인에이블 신호 WDE가 L 레벨일 때 또는 데이터 마스크 지시 신호/DM이 L 레벨일 때에는, NAND 회로(2a 및 2b)의 출력 신호는 모두 H 레벨이고, 드라이브 회로(3)의 인버터(3a 및 3b)의 출력 신호가 모두 H 레벨이 된다. 따라서, 이 상태에서는, 드라이브 회로(3)에서는, MOS 트랜지스터(3c-3f)가 전부 비도통 상태에 있고, 이 드라이브 회로(3)는, 출력 하이 임피던스 상태가 된다.
한편, 라이트 드라이버 인에이블 신호 WDE가 L 레벨일 때에는, 라이트 데이터선 이퀄라이즈 지시 신호 /IOWEQ가 L 레벨의 활성 상태에 있고, 데이터선 이퀄라이즈/프리차지 회로(4)에 의해, 이들 라이트 데이터선 IOWL 및 /IOWL은, 전원 전압 VccS의 전압 레벨로 유지된다.
라이트 드라이버 인에이블 신호 WDE가 H 레벨의 활성 상태가 되고, 또한 데이터 마스크 지시 신호 /DM이 H 레벨일 때에는, NAND 회로(2a 및 2b)는 인버터 버퍼로서 동작하고, 내부 기입 데이터 WDD에 따른 내부 신호를 생성한다. 따라서, 이 상태에서는 이 기입 데이터 WDD에 따라 드라이브 회로(3)가, 라이트 데이터선 IOWL 및 /IOWL을 구동시킨다.
[스페어 라이트 드라이버의 변경예]
도 10은, 스페어 라이트 드라이버 SWDV의 변경예를 개략적으로 도시한 도면이다. 이 도 10에 도시된 스페어 라이트 드라이버 SWDV에서는, 스페어 인에이블 신호 SPEN과 라이트 드라이버 인에이블 신호 WDE와 데이터 마스크 지시 신호 /DMs가, 드라이브 회로(3)를 구동시키는 NAND 회로(2c 및 2d)로 제공된다. 드라이브 회로(3) 및 데이터선 이퀄라이즈/프리차지 회로(4)는, 도 9에 도시된 구성과 동일한 구성을 구비한다.
스페어 인에이블 신호 SPEN은, 불량 비트를 구제하기 위해 스페어 메모리셀이 사용되는 경우, 컬럼 중복 제어 회로 CRC가, 이 스페어 인에이블 신호 SPEN을 활성 상태로 구동한다. 불량 비트가 어드레스 지정되지 않은 경우, 즉 스페어 라이트 데이터선쌍을 사용하지 않은 경우에는, 스페어 인에이블 신호 SPEN은, 비활성상태의 L 레벨로 유지된다.
스페어 인에이블 신호 SPEN이 비활성 상태의 L 레벨로 구동된 경우에는, NAND 회로(2c 및 2d)의 출력 신호는 모두 H 레벨이 되고, 드라이브 회로(3)는 출력 하이 임피던스 상태가 된다. 따라서, 이 스페어미 사용시에, 스페어 라이트 드라이버를 출력 하이 임피던스 상태로 유지함으로써, 스페어 라이트 드라이버의 소비 전류를 저감시킬 수 있다.
도 11은, 기입 제어 신호를 발생시키는 부분의 구성을 개략적으로 도시한 도면이다. 도 11에서, 기입 제어 신호 발생부는, 클럭 신호 CLK에 동기하여 외부로부터의 라이트 커맨드 WRITE를 수신하고, 기입 동작 지시 신호 φwr을 생성하는 커맨드 디코더(5)와, 이 커맨드 디코더(5)로부터의 기입 동작 지시 신호 φwr과 컬럼 뱅크 어드레스 CBK에 따라, 지정된 뱅크에 대한 제어 신호 /IOWEQ, WDE, 및 WCDE를 클럭 신호 CLK에 동기하여 생성하는 뱅크 기입 제어 회로(6)를 포함한다. 라이트 컬럼 디코더 인에이블 신호 WCDE는, 라이트 컬럼 디코더에 제공되고, 그 활성화에 따라 라이트 컬럼 디코더가 디코드 동작을 행하지 않고, 또한 라이트 열 선택선 CSLW의 활성화 타이밍을 결정한다.
[라이트 마스크 데이터 신호 발생 회로의 구성]
도 12는, 데이터 마스크 지시 신호 발생부의 구성을 개략적으로 도시한 도면이다. 도 12에서, 데이터 마스크 지시 신호 발생부는, 클럭 신호 CLK에 동기하여 외부로부터 제공되는 데이터 마스크 신호 M0-M3을 각각 포함하는 마스크 입력(Min) 버퍼(7a-7d)와, 이들 마스크 각각에 대응하여 설치되고, 데이터 마스크 래치 지시신호 DML에 따라, 마스크 입력 버퍼(7a-7d)의 출력 신호를 래치하는 데이터 마스크(DM) 래치(8a-8d)와, 도 7에 도시된 컬럼 중복 제어 회로 CRC로부터의 데이터 마스크 선택 신호 SDMSEL0-SDMSEL3에 따라 마스크 입력 버퍼(7a-7d)의 출력 신호의 1개를 선택하는 4:1 멀티플렉서(9)와, 데이터 마스크 래치 지시 신호 DML에 따라, 이 멀티플렉서(9)의 출력 신호를 래치하는 DM 래치(8s)를 포함한다. DM 래치(8a-8d)로부터 데이터 마스크 지시 신호 /DM0-/DM3이 출력되고, DM 래치(8s)로부터 스페어 데이터 마스크 지시 신호 /DMs가 출력된다.
데이터 마스크 래치 지시 신호 DML은, 데이터 기입 동작시, 클럭 신호 CLK에 동기하여 소정의 타이밍으로 생성된다.
도 13A는, 데이터 마스크 지시 신호 /DM0-/DM3과 라이트 데이터 버스선쌍 IOW0-IOW31의 대응 관계를 나타낸 도면이다. 이 도 13A에 도시된 바와 같이, 데이터 마스크 지시 신호 /DM0-/DM3은, 각각 8 비트씩 데이터에 대해 마스크를 형성한다. 데이터 마스크 지시 신호/DM0, /DM1, /DM2, 및 /DM3은, 각각 라이트 데이터 버스선쌍 IOW0∼IOW7, IOW8∼IOW15, IOW16∼IOW23, 및 IOW24∼IOW31에 대응한다. 이 대응 관계를 이용함으로써, 데이터 마스크 선택 신호 SDMSEL0-SDMSEL3을 생성한다.
도 13B는, 컬럼 중복 제어 회로 CRC에 포함되는 스페어 데이터 마스크 선택 신호 발생부의 구성을 개략적으로 도시한 도면이다. 도 13B에서, 스페어 데이터 마스크 선택 신호 발생부는, 인접하는 8개의 스페어 데이터선 선택 신호를 각각 받는 OR 게이트 OG0∼OG3을 포함한다. OR 게이트 OG0은, 스페어 데이터선 선택 신호SIOSEL0∼SIOSEL7을 받아, 스페어 데이터 마스크 선택 신호 SDMSEL0을 생성한다. 마찬가지로 함으로써, OR 게이트 OG3은, 스페어 데이터선 선택 신호 SIOSEL24∼SIOSEL31을 받아, 스페어 데이터 마스크 선택 신호 SDMSEL3을 생성한다. 이 도 13B에 도시하지 않은 OR 게이트에서도, 스페어 데이터선 선택 신호를 8 비트 단위로 받아 대응하는 스페어 데이터 마스크 선택 신호를 생성한다.
또, 이 도 13B에 도시된 구성에서는, 8 입력 OR 게이트가 이용되고 있다. 그러나, 이 스페어 데이터선 선택 신호 SIOSEL0-31을 생성할 때 치환 데이터선을 나타내는 어드레스의 디코드 동작이 행해지고, 이 디코드 동작을 이용하여, 스페어 데이터 마스크 선택 신호가 생성되어도 좋다.
[행블럭 어드레스 발생부의 구성]
도 14는, 컬럼 중복 제어 회로로 제공되는 행블럭 어드레스 신호를 발생시키는 부분의 구성을 개략적으로 도시한 도면이다. 도 14에서, 행블럭 어드레스 발생부는, 어레이 활성화 지시 신호 φACT와 로우 뱅크 어드레스 RBK를 받는 AND 회로(10b)와, 이 AND 회로(10b)의 출력 신호의 활성화시, 제공된 행블럭 어드레스 신호 RBA를 취득 래치하는 행블럭 어드레스 래치 회로(10a)와, 컬럼 액세스 동작 지시 신호 φCOLA와 컬럼 뱅크 어드레스 신호 CBK를 받는 AND 회로(11b)와, 이 AND 회로(11b)의 출력 신호의 활성화시, 행블럭 어드레스 래치 회로(10a)로부터 제공되어 수신한 행블럭 어드레스 신호를 페이지 선택 신호 PGS와 함께 행블럭 어드레스 신호 RBA0-RBA3으로서 출력하는 행블럭 어드레스 래치 출력 회로(11a)를 포함한다.
어레이 활성화 지시 신호 φACT는, 행 액세스 커맨드가 주어졌을 때에 일정기간 활성화된다. 로우 뱅크 어드레스 신호 RBK는, 로우 액세스시에 액세스해야 할 뱅크를 지정한다. 본 실시예에서는, 뱅크는 2개이고, 이 제어 신호 발생부가 대상으로 하는 뱅크가 특정되었을 때에, AND 회로(10b)의 출력 신호가 활성 상태가 된다.
행블럭 어드레스 래치 회로(10a)로 제공되는 행블럭 어드레스 신호 RBA는, 8개의 행 블록 중 1개를 지정한다. 이것은, 2페이지가 존재하고, 예를 들면 각 페이지에서 동일 위치의 행 블록이 지정되기 때문이다. 페이지 단위로 로우 액세스되는 경우, 페이지 어드레스와 행블럭 어드레스가 제공되고, 각 페이지에서 독립적으로 워드선 선택이 행해진다.
컬럼 액세스 지시 신호 φCOLA는, 리드 커맨드 또는 라이트 커맨드가 주어졌을 때에 활성 상태로 구동된다. 컬럼 뱅크 어드레스 CBK는, 이 리드 커맨드 또는 라이트 커맨드가 주어졌을 때에 동시에 제공되고, 2개의 뱅크 중 1개를 지정한다. 행블럭 어드레스 래치 출력 회로(11a)는, 이 컬럼 액세스 지시가 제공되고, 또한 대상이 되는 뱅크가 컬럼 뱅크 어드레스에 의해 지정되었을 때에 활성화되고, 행블럭 어드레스 래치 회로(10a)에 의해 래치되고 출력되었던 행블럭 어드레스 신호 RBA와, 페이지 선택 신호 PGS를 모두 출력한다. 이 행블럭 어드레스 래치 출력 회로(11a)로부터의 행 블록 어드레스 신호 RBA0-RBA3은, 4 비트이고, 한쪽 행블럭 어드레스 래치 회로(10a)로 제공되는 행블럭 어드레스 신호 RBA는 3 비트이다(페이지 어드레스를 제외함). 행블럭 어드레스 래치 출력 회로(11a)는, 페이지 선택 신호 PGS를, 이 행블럭 어드레스 신호 RBA의 최상위 비트 위치에 추가하여, 4 비트의 행블럭 어드레스 신호 RBA0-RBA3을 생성한다. 이에 따라, 16개의 행 블록 중 1개의 행 블록이 특정된다.
[컬럼 중복 제어 회로의 구성]
도 15는, 도 7에 도시된 컬럼 중복 제어 회로의 스페어 데이터선 선택 신호 발생부의 구성을 개략적으로 도시한 도면이다. 도 15에서, 컬럼 중복 제어 회로 CRC는, 스페어 블록 디코드 인에이블 신호 SBDE에 응답하여 활성화되고, 행블럭 어드레스 신호 RBA0-RBA3을 디코드하여 블록 선택 신호 BS<0:15>를 발생시키는 블록 디코더(12)와, 행 블록 각각에 대응하여 설치되는 퓨즈 회로 H0-H15를 포함하고, 불량 데이터선쌍의 어드레스를 저장하는 프로그램 회로(13a-13e)와, 프로그램 회로(13a-13e) 각각에 대응하여 설치되고, 블록 디코더(12)로부터의 블록 선택 신호 BS<0:15>에 따라 대응하는 프로그램 회로의 퓨즈 회로의 출력을 선택하는 멀티플렉서(MUX : 14a-14e)와, 행 블록 각각에 대응하여 설치되는 퓨즈 회로 H0-H15를 포함하고, 각 행 블록에 대해 불량 데이터선의 치환을 행해야되는지의 여부를 나타내는 정보를 저장하는 프로그램 회로(15)와, 블록 디코더(12)로부터의 블록 선택 신호 BS<0:15>에 따라, 이 프로그램 회로(15)의 대응하는 행 블록의 퓨즈 회로의 프로그램 내용을 판독하는 멀티플렉서(MUX :16)와, 이 멀티플렉서(16)로부터의 스페어 인에이블 신호 SPEN의 활성화에 응답하여 활성화되고, 멀티플렉서(14a-14e)로부터의 5 비트의 치환 데이터선 어드레스 신호 RPA0-RPA4를 디코드하여 스페어 데이터선 선택 신호 SIOSEL0-SIOSEL31을 출력하는 디코드 래치 회로(17)를 포함한다.
퓨즈 회로 H0-H15는, 1 비트의 어드레스를 저장한다. 프로그램 회로(13a-13e)의 동일한 행 블록의 퓨즈 회로의 기억 내용을 디코드하여, 5 비트의 불량 데이터선 어드레스 신호 RPA0-RPA4가 생성된다. 프로그램 회로(15)에서의 퓨즈 회로 H0-H15는, 각각 대응하는 행 블록에서 불량 치환을 행하는지의 여부를 나타내는 정보를 저장한다.
퓨즈 회로 H0-H15의 구체적 구성은, 단순히 퓨즈 프로그램에 의해, 1 비트의 어드레스를 기억할 수 있는 구성이면 좋고, 예를 들면 배트의 전위를 고정하여 특정 동작 모드를 나타내는 신호를 발생시키는 퓨즈 프로그램 회로의 주지의 구성을 이용할 수 있다.
컬럼 중복 제어 회로 CRC는, 데이터 기입 시와 데이터 판독시에, 이 스페어 데이터선 선택 신호 SIOSEL0-SIOSEL31을 확정 상태로 설정하는 타이밍을 다르게 하다.
도 16은, 도 15에 도시된 스페어 블록 디코드 인에이블 신호 SBDE를 발생시키는 부분의 구성을 개략적으로 도시한 도면이다. 도 16에서, 스페어 블록 디코드 인에이블 신호 발생부는, 클럭 신호 CLK에 동기하여 외부로부터 주어지는 커맨드 READ 및 WRITE를 수신하고, 판독 동작 지시 신호 φre 및 기입 동작 지시 신호 φwr을 생성하는 커맨드 디코더(18)와, 커맨드 디코더(18)로부터의 판독 동작 지시 신호 φre를 소정 시간 지연하는 지연 회로(19)와, 지연 회로(19)의 출력 신호와 커맨드 디코더(18)로부터의 기입 동작 지시 신호 φwr을 받는 OR 회로(20)와, OR 회로(20)의 출력 신호와 컬럼 뱅크 어드레스 신호 CBK에 따라, 소정 기간 활성 상태가 되는 스페어 블록 디코드 인에이블 신호 SBDE를 생성하는 디코드 제어회로(21)를 포함한다.
커맨드 디코더(18)는, 리드 커맨드 READ가 주어졌을 때에는, 판독 동작 지시 신호 φre를 활성 상태로 구동하고, 한편 라이트 커맨드 WRITE가 주어졌을 때에는, 기입 동작 지시 신호 φwr을 활성 상태로 구동한다. 디코드 제어 회로(21)는, 컬럼 뱅크 어드레스 신호 CBK가 대응하는 뱅크를 지정할 때에 활성화되고, OR 회로(20)의 출력 신호의 활성화에 따라, 스페어 블록 디코드 인에이블 신호 SBDE를 소정 시간 활성 상태로 유지한다.
이 도 16에 도시된 구성에 따르면, 데이터 판독시에는, 블록 디코더(12)로부터의 블록 선택 신호 BS<0:15>가 생성되는 타이밍이 기입 동작시의 그것보다도 늦어진다. 기입 동작시에, 빠른 타이밍으로 스페어 판정을 행하여, 입력 버퍼로부터 주어지는 내부 기입 데이터를 스페어 멀티플렉서 SMUX (도 7 참조)로 선택하고, 이에 따라 라이트 드라이버의 활성화 타이밍을 빠르게 할 수 있다. 판독 동작시에는, 전치 증폭기 출력이 확정할 때까지, 이 스페어 데이터선 선택 신호 SIOSEL이 확정 상태로 구동되면 좋고, 지연 회로(19)를 이용해도 충분히 여유를 갖고, 스페어 판정 및 그 판정 결과에 기초한 스페어 데이터선 선택 신호를 생성할 수 있어, 충분히 여유를 갖고, 불량 구제를 행할 수 있다.
[컬럼 중복 제어 회로의 변경예]
도 17은, 컬럼 중복 제어 회로 CRC의 변경예를 나타내는 도면이다. 이 도 17에 도시된 구성에서는, 디코드 래치 회로(17)(도 15 참조)로부터의 스페어 데이터선 선택 신호 SIOSEL0-31이 스페어 라이트 데이터선 선택 신호 WSIOSEL0-31로 하여, 도 7에 도시된 스페어 멀티플렉서 SMUX로 제공된다. 한편, 도 15에 도시된 디코드 래치 회로(17)로부터의 스페어 데이터선 선택 신호 SIOSEL0-31은, 지연 회로(22)를 통해, 스페어 리드 데이터선 선택 신호 RSIOSEL0-31로 하여, 도 7에 도시된 전치 증폭기 출력 선택용의 멀티플렉서 MUX0-MUX31로 제공된다.
이 도 17에 도시된 구성의 경우, 스페어 블록 디코드 인에이블 신호 SBDE는, 데이터 리드시 및 데이터 라이트시 동일 타이밍으로 활성화되고, 도 16에 도시된 회로의 지연 회로(19)가 제거된다. 이에 따라, 데이터 기입 동작시에, 빠른 타이밍으로 치환 라이트 데이터선의 선택을 행할 수 있다.
도 18은, 이 스페어 판정 결과 확정 타이밍을, 판독 모드시와 기입 모드시에 다르게 한 경우의 동작 파형의 일례를 나타내는 타이밍차트도이다.
도 18에 도시된 바와 같이, 라이트 커맨드 WRITE가 시각 T0 또는 T1에 주어졌을 때에는, 행블럭 어드레스 신호 RBA0-3이 컬럼 뱅크 어드레스 신호 CBK에 따라 확정 상태로 구동된다. 계속해서, 기입 모드시에는, 컬럼 중복 제어 회로 CRC는, 빠른 타이밍으로 디코드 동작을 행하여, 스페어 데이터선 선택 신호 SIOSEL0-31(WSIOSEL0-31)을 확정 상태로 구동한다.
입력 버퍼로부터의 내부 기입 데이터 WD0-31은, 라이트 데이터 래치 WDL0-WDL31에 의해 래치되어, 내부 기입 데이터 WDD0-31이 출력된다. 이 라이트 데이터 래치의 출력 확정 전에, 또는 거의 동시에, 스페어 데이터선 선택 신호 SIOSEL0-31이 확정 상태로 구동되기 때문에, 빠른 타이밍으로 스페어 라이트 데이터 WDDS가 확정 상태가 된다. 따라서, 빠른 타이밍으로, 라이트 드라이버 인에이블 신호 WDE의 활성화 및 기입열 선택선 CSLW의 활성화를 행할 수 있다.
따라서, 데이터 기입 동작을, 도 18에 도시된 타이밍도(도 18에서 파선으로 나타냄)보다도 앞당길 수 있어, 고속 기입이 실현된다. 기입 동작시에는, 이퀄라이즈 시간 ΔTeq (ww)가 확보되면 좋고, 또는 기입 데이터와 판독 데이터의 충돌은, 리드 데이터 버스 및 라이트 데이터 버스를 따로따로 준비하기 때문에, 존재하지 않아, 이 클럭 신호 CLK의 사이클 시간을 단축할 수 있다. 즉, 시각 T1에서의 클럭 신호 CLK의 상승은, 그것보다 빠른 시각 T1'로 설정할 수 있고, 클럭 사이클을 단축할 수 있어, 동작 주파수를 높일 수 있다.
데이터 판독 시에는, 시각 T2 및 T3에 있어서 리드 커맨드 READ가 주어진다. 이 상태에서는, 전치 증폭기로부터의 출력 데이터 PAO0-31 및 PAOS가 출력되기까지의 시간은, 메모리 어레이의 구성에 의해 정해진다. 전치 증폭기 활성화 신호 PAE가 활성화되어 전치 증폭기로부터의 출력 데이터 PAO0-PAO31 및 PAOS가 확정 상태가 되는 전에, 컬럼 중복 제어 회로로부터의 스페어 데이터선 선택 신호 SIOSEL0-31(RSIOSEL0-31)이 확정 상태로 구동된다. 따라서, 멀티플렉서 MUX0-MUX31의 출력 신호가 불확정 상태가 되는 시간을 짧게 할 수 있어, 내부 회로가 부정 데이터 신호에 의해 오동작하는 것을 방지할 수 있고, 또 부정 데이터에 의한 신호선 충방전에 따른 소비 전류를 저감시킬 수 있다.
또, 스페어 판정 타이밍을 데이터 기입 시와 데이터 판독 시에 다르게 한 구성은, 데이터선이 판독 데이터 및 기입 데이터를 공통으로 전달하는 구성에 있어서, 불량 데이터선을 치환함으로써 불량 비트 구제를 행하는 구성에 적용해도, 동일한 효과를 얻을 수 있다.
또, 도 15에 도시된 구성에서는, 불량(치환) 리드/라이트 데이터선 어드레스가 각 행 블록에 대해 설치된 퓨즈 회로에 의해 프로그램되어 있다. 그러나, 복수(예를 들면 2)의 행 블록의 불량(치환) 리드/라이트 데이터선 어드레스가 하나의 퓨즈 회로에서 프로그램되어도 좋다. 또한, 퓨즈 회로를 리드 데이터선쌍 및 라이트 데이터선쌍에 공통으로 설치하고, 스페어 판정 회로(MUX16 및 디코더 래치 회로)를 리드 데이터선쌍 및 라이트 데이터선쌍에 대해 따로따로 설치해도 좋다.
이상과 같이, 본 발명의 실시예1에 따르면, 리드 데이터 버스와 라이트 데이터 버스를 따로따로 설치하고, 또한 스페어 판정 동작을 리드 동작 모드시 및 라이트 동작 모드시에 다르게 하도록 설정하기 때문에, 데이터 기입 동작후 데이터선의 이퀄라이즈 완료를 기다리지 않고 데이터 판독 동작을 행할 수 있고, 또한 데이터 기입 타이밍도 빠르게 할 수 있기 때문에, 동작 주파수를 높일 수 있다.
[실시예2]
도 19는, 본 발명의 실시예2에 따르는 DRAM 매크로의 어레이부의 구성을 개략적으로 도시한 도면이다. 이 도 19에 도시된 구성에서도, 16개의 행 블록이 배치되고, 워드선 WLA0-4095 및 워드선 WLB0-4095가 512개씩 각 행 블록으로 분산하여 배치된다. 각 행 블록사이에, 행 방향으로 연장하여 감지 증폭기대 SB#가 배치된다.
이 메모리셀 어레이 상에 열방향에 걸쳐 리드 데이터선쌍 IOR 및 라이트 데이터선쌍 IOW가 평행하게 배치된다. 도 19에서는, 리드 데이터선쌍 및 라이트 데이터선쌍을 동일한 배선으로 나타낸다. 8 비트의 리드 데이터선쌍 및 라이트 데이터선쌍에 대응하여 라이트 데이터 마스크선 /DM0-/DM15가 배치된다. 32 비트의 리드 데이터선쌍 및 라이트 데이터선쌍에 대해 1개의 스페어 리드 데이터선쌍 SIOR 및 스페어 라이트 데이터선쌍 SIOW가 배치된다. 데이터 마스크선 /DM0-/DM15는, 이들 리드 데이터선쌍 IOR 및 라이트 데이터선쌍 IOW와 동일 배선층 또는 이것보다 상층의 배선층에 배치되어, 열방향을 따라 연장하는 글로벌 마스크선 GM과, 감지 증폭기대 SB# 각각에 있어서, 8 비트의 감지 증폭기 회로에 대응하여 설치되는 로컬 데이터 마스크선 LM을 포함한다. 열 선택 동작시에는, 각 열 블록에 있어서, 모든 로컬 데이터 마스크 신호가 구동된다. 즉, 비선택 행 블록에서도, 데이터 마스크 신호가 외부로부터의 마스크 지시 신호 M에 따라 데이터 기입 금지 상태 또는 데이터 기입 허가 상태로 설정된다.
도 20은, 1개의 감지 증폭기 회로에 관련된 부분의 구성을 나타내는 도면이다. 이 도 20에 도시된 구성에서는, 기입 게이트 WG가, 기입열 선택선 CSLW 상의 신호에 응답하여 도통하는 트랜스퍼 게이트 TGa 및 TGb와, 이들 트랜스퍼 게이트 TGa 및 TGb와 직렬로 접속되고, 각각의 게이트에 라이트 데이터 마스크 신호 /DM을 받는 트랜스퍼 게이트 TMa 및 TMb를 포함한다. 다른 구성은, 도 6에 도시된 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 붙여, 상세한 설명은 생략한다.
기입 게이트 WG에서는, 트랜스퍼 게이트 TGa 및 TGb가, 기입 데이터선 /I OWL에 접속되고, 데이터 마스크 신호 /DM을 게이트에 받는 트랜스퍼 게이트 TMa 및 TMb가 감지 증폭기 회로에 접속된다. 라이트 데이터 마스크 신호 /DM은, 데이터기입 허가시에는 H 레벨이고, 데이터 기입 금지시에는 L 레벨이다. 따라서, 이 데이터 기입을 나타내는 상태로 라이트 데이터 마스크 신호 /DM이 설정되어도, 기입열 선택선 CSLW가 비선택 상태에 있으면, 트랜스퍼 게이트 TGa 및 TGb는 비도통 상태에 있고, 라이트 데이터선 IOWL 및 /IOWL의 부하는, 이 기입 게이트 WG의 트랜스퍼 게이트 TGa 및 TGb의 소스 접합 용량뿐이다.
한편, 트랜스퍼 게이트 TMa 및 TMb를 라이트 데이터선 IOWL 및 /IOWL에 접속한 경우, 데이터 기입시에는, 트랜스퍼 게이트 TMa 및 TMb의 확산 용량 및 트랜스퍼 게이트 TGa 및 TGb의 소스 확산 용량이 라이트 데이터선에 접속되게 이루어지고, 라이트 드라이버의 부하가 커진다.
보다 구체적으로, 도 21에 도시된 바와 같이, 라이트 데이터선쌍 IOW에는, 복수(1 뱅크당 20개)의 감지 증폭기 회로군 SAG가 대응하여 설치된다. 감지 증폭기 회로군 SAG 각각은, 8개의 감지 증폭기 회로를 포함한다. 기입열 선택선에 의해, 8개 중 1개의 감지 증폭기 회로가 선택된다. 기입 게이트 WG에 있어서, 기입열 선택 신호 CSLW를 받는 트랜스퍼 게이트를 기입 데이터선쌍 IOW에 접속한다. 이 상태에서는, 데이터 마스크 신호 /DM의 상태에 관계없이, 비선택 감지 증폭기 회로군에서는, 기입열 선택선에 결합되는 트랜스퍼 게이트의 소스 확산 용량 C1이, 기입 데이터선쌍 IOW에 접속될 뿐이다. 기입 데이터선쌍 IOW에는, 배선 용량 Cg가 접속한다. 따라서, 라이트 드라이버 WDV는, 기생 용량 Cg 및 C1을 구동할 뿐으로, 고속으로 기입 데이터선쌍 IOW를 구동할 수 있다.
기입 게이트에서 데이터 마스크 신호/DM을 받는 트랜스퍼 게이트를 기입 데이터선쌍에 접속한 경우, 기입 허가시에는, 용량 C1로 하여, 마스크 데이터를 받는 트랜스퍼 게이트의 소스 확산 용량 및 드레인 확산 용량 및 기입열 선택선에 결합되는 트랜스퍼 게이트의 소스 확산 용량이 기여하기 때문에, 그 용량치가 커지고, 기입 드라이버 WDV의 구동 부하가 커진다.
따라서, 도 20에 도시된 바와 같이, 데이터 마스크 신호 /DM을 받는 트랜스퍼 게이트를 감지 증폭기 회로에 접속하는 배치에서는, 기입열 선택선에 결합되는 트랜스퍼 게이트에 의해 비선택 기입 선택선에서 데이터 마스크 신호를 받는 트랜스퍼 게이트의 확산 용량을 라이트 드라이버 WD로부터 숨길 수 있고, 라이트 드라이버 WDV의 부하가 경감되어, 고속의 데이터 기입이 실현된다.
또한, 이 도 20에 도시된 기입 게이트 WG의 구성에 따라, 마스크 라이트 동작 시의 뱅크 활성 커맨드(ACT) 투입 후 컬럼계 커맨드가 투입 가능해지기까지의 기간 tRCD를 이하에 설명된 바와 같이 단축할 수 있다.
도 22A는, 기입 게이트 WG로서, 도 6에 도시된 트랜스퍼 게이트 TGa 및 TGb만을 포함하는 경우의 동작 파형을 도시한 도면이다. 도 22A에서, 로우 액세스 커맨드 ROWACT가 주어지면, 시각 tWL에서, 선택 행 블록에서 선택 워드선 WL의 전압 레벨이 상승한다. 이 워드선 WL의 전압 상승에 따라, 메모리셀 데이터가 비트선 BL 및 /BL에 판독된다. 도 22A에서는, 비트선 BL에 L 레벨 데이터가 판독된 경우의 동작 파형을 나타낸다.
시각 tSON에서 감지 증폭기 회로의 N 감지 증폭기(N 채널 MOS 트랜지스터로 구성되는 감지 증폭기)가 활성화되고, 계속해서 시각 tSOP에서 P 감지 증폭기(P 채널 MOS 트랜지스터로 구성되는 감지 증폭기)가 활성화되고, 비트선 BL 및 /BL의 전압 레벨이, 각각 데이터에 따라 L 레벨 및 H 레벨로 증폭된다.
시간 tRCD가 충분히 큰 경우, 컬럼 액세스 커맨드 COLACT(라이트 커맨드)가 주어지면, 시각 tCSLW에서 기입열 선택선 CSLW가 활성화된다. 라이트 데이터선 IOWL은, 라이트 드라이버에 의해, 감지 전원 전압 VccS 레벨로 이미 프리차지되어 있다. 라이트 마스크 동작을 행하는 경우, 라이트 드라이버 WDV는 출력 하이 임피던스 상태로 설정된다(도 9 참조). 그러나, 라이트 데이터선의 프리차지 전압은, 도 21에 도시된 기생 용량 Cg 및 Cl에 저장되어 있고, 기입 게이트가 한쌍의 트랜스퍼 게이트만으로 구성되는 경우, 기입열 선택선 CSLW가 활성화된 경우, 이 라이트 데이터선으로부터 기생 용량에 저장된 전하가 유입되고, 비트선 BL의 전압 레벨이 상승한다. 그러나, 감지 증폭기 회로에 따른 감지 동작은 완료하고, 감지 증폭기는 래치 상태에 있기 때문에, 이 L 레벨 전위가 상승해도, 감지 증폭기 회로에 의해 방전되어, 데이터가 파괴되는 일은 없다.
한편, 도 22B에 도시된 바와 같이, 로우 액세스 커맨드 ROWACT가 주어지고나서, 컬럼 액세스 커맨드 COLACT가 주어지기까지의 시간 tRCD가 최소 시간 tRCDmin의 경우에는, 감지 증폭기 동작 완료전에 기입열 선택선 CSLW가 활성화된다. 감지 증폭기 동작이 완료하지 않기 때문에, 이 감지 증폭기 회로의 감지 노드의 전압 레벨이, 라이트 데이터선의 기생 용량으로부터의 전하 유입이 생기고, 비트선 BL 및 /BL의 전압 레벨이 상승한다. L 레벨의 비트선이 감지 증폭기 회로에 의해 방전되어 있고, 라이트 데이터선으로부터 전하가 고속으로 주입되고(H 레벨측 비트선에 비해), 감지 증폭기 회로의 감지 노드, (SNa 및 SNb)의 전압 레벨이 거의 동일 전압 레벨이 된 경우, 비트선간 전위차가, 감지 증폭기 회로의 감도 이하가 된다. 이 경우, 도 22B에 도시된 바와 같이, 데이터가 반전하면, 메모리셀 데이터가 파괴된다. 감지 증폭기 회로가, 프로세스의 변동에 기인하여, 감지 증폭기 회로의 트랜지스터의 비트선으로의 컨택트 저항치(감지 노드에서의 컨택트)가 변동된 경우, 특히 이 데이터 반전의 문제가 생기기 쉽다(감지 마진이 작아지기 때문에)
데이터가 파괴되지 않도록, 감지 동작을 완료할 때까지 컬럼 선택 동작을 개시할 수 없는 것은, 즉 뱅크 활성 커맨드(로우 액세스 커맨드) 투입 후(로우 어드레스 커맨드 투입 후) 장시간 경과후가 아니면 컬럼계 동작을 개시할 수 없는 것을 의미하고, 소위 RAS-CAS 지연 시간(tRCD)을 단축할 수 없어, 액세스 시간이 길어지고, 시스템 성능이 저하한다.
도 20에 도시된 트랜스퍼 게이트 TMa 및 TMb 및 TGa 및 TGb를 직렬로 접속하는 기입 게이트를 이용함으로써, 데이터 기입 마스크를 행하는 경우, 데이터 마스크 신호 /DM이 L 레벨이고, 트랜스퍼 게이트 TMa 및 TMb가 비도통 상태가 되고, 라이트 데이터선으로부터 감지 증폭기 회로의 감지 노드에의 전하의 유입은, 생기지 않는다.
또한, 마스크 라이트 동작 후, 동일 어드레스에 대해 데이터의 판독을 행한 경우라도(예를 들면 라이트 검증 리드), 마스크 라이트 동작시의 라이트 데이터선으로부터의 전하 주입에 의한 비트선의 전압 레벨이 상승한 상태에서 데이터의 판독을 행하지 않고, 정확하게, 데이터를 판독할 수 있다.
[변경예1]
도 23은, 본 발명의 실시예2의 변경예1을 도시한 도면이다. 도 23에서, 메모리셀 행 블록은, 행 방향을 따라 복수의 메모리셀 블록으로 분할되고, 이들 메모리셀 블록사이에 서브 워드 드라이버 SWD가 배치된다. 메모리셀 블록 MCB 각각에는, 감지 증폭기 회로군 SAG가 배치된다.
즉, 이 도 23에 도시된 어레이 구성에서는, 워드선은, 계층 워드선 구성을 지니고, 행 블록에 공통으로 메인 워드선이 배치되고, 각 메모리셀 블록에는 서브 워드선이 배치된다. 서브 워드선 드라이버 SWD는, 서브 워드선 드라이버 배치 영역 SWDR에 배치되고, 행 방향에서 인접하는 2개의 메모리셀 블록에 의해 공유된다. 계층 워드선 구성에서는, 서브 워드선 각각에 대응하여 서브 워드선 드라이버가 배치되고, 또한 소정수의 서브 워드선에 대응하여 메인 워드선이 배치된다. 각 서브 워드선 드라이버는, 대응하는 메인 워드선 상의 신호 전위에 따라 대응하는 서브 워드선을 구동한다. 이 경우, 메인 워드선 상의 신호와 서브 워드선 선택 신호에 따라 서브 워드선 드라이버가 대응하는 서브 워드선을 선택 상태로 구동하는 구성이 이용되어도 좋다(1개의 메인 워드선에 복수 라인의 서브 워드선이 대응하여 배치되는 경우).
서브 워드선 드라이버 배치 영역 SWDR에서는, 서브 워드선 드라이버가 배치되어 있고, 메모리셀은 배치되지 않고, 또한 감지 증폭기 회로도 배치되지 않는다. 이 서브 워드선 드라이버 배치 영역 SWDR에, 데이터 마스크선 /DM0-/DM15를 각각배치한다. 도 23에서는, 리드 데이터 버스 및 라이트 데이터 버스를 통합하여 복합 데이터 버스 DBL로 나타낸다. 이 데이터 마스크선 /DM0-/DM15의 각각은, 8 비트의 리드/라이트 데이터 버스 DBL에 대응하여 설치된다. 이들을, 서브 워드선 드라이버 배치 영역 SWDR 상에 걸쳐 연장하여 배치시킴에 따라, 메모리셀 블록 MCB의 상의 영역에서 빈 영역이 생긴다. 이 메모리셀 블록의 빈 영역에, 리드 데이터 버스 및 라이트 데이터 버스와 동층 또는 그것보다 상층에, 감지 증폭기 전원 전압 VccS 및 접지 전압 Vss를 전달하는 감지 전원선을 배치하고, 각 감지 증폭기 회로에 안정적으로 감지 전원 전압을 공급한다.
또 도 23에서, 데이터 마스크 신호 /DMs0-/DMs3을 받는 영역이 메모리셀 블록 내에서 파선으로 나타내고 있지만, 이것은 스페어 컬럼 영역을 나타낸다.
[변경예2]
도 24는, 본 발명의 실시예2에 따르는 변경예2의 구성을 나타내는 도면이다. 도 24에서는, 라이트 드라이버 WDV(는, 스페어 라이트 드라이버 SWDV)의 구성을 나타낸다. 이 도 24에 도시된 구성에서는, 내부 기입 데이터 WDD를 반전하는 인버터(25)와, 인버터(25)의 출력 신호에 따라 라이트 데이터선 IOWL을 구동시키는 CMOS 인버터 회로(26a)와, 내부 기입 데이터 WDD에 따라 보완적인 라이트 데이터선 /IOWL을 구동시키는 CMOS 인버터 회로(26b)를 포함한다. 도 24에 도시된 라이트 드라이버 WDV(또는 스페어 라이트 드라이버 SWDV)는, 라이트 데이터선 IOWL 및 /IOWL을 2치 구동하는 2 상태 버퍼이고, 출력 하이 임피던스 상태는 존재하지 않는다. 라이트 데이터선 IOWL 및 /IOWL의 이퀄라이즈/프리차지 동작은 행해지지 않는다. 즉, 이 라이트 드라이버는, 내부 기입 데이터 WDD에 따라 스태틱으로 동작한다. CMOS 인버터(26a 및 26b)는, 감지 전원 전압 VccS와 동일 전압 레벨의 전압을 동작 전원 전압으로서 동작한다. 이러한 2치 구동하는 라이트 드라이버를 이용해도, 이하에 도 25를 참조하여 도시된 바와 같이 아무런 문제는 생기지 않는다.
데이터 기입이 행해지지 않을 때(리드 동작시 또는 스탠바이 상태시)에서는, 도 25에 도시된 바와 같이 기입열 선택선 CSLW는, 비활성 상태에 있고, 트랜스퍼 게이트 TGa 및 TGb는 비도통 상태이고, 감지 증폭기 회로 SA는, 라이트 데이터선 IOWL 및 /IOWL로 분리된다.
데이터 기입시에 데이터 기입하는데 마스크를 형성하는 경우에는, 도 25에 도시된 바와 같이 라이트 마스크 신호 /DM이 활성 상태이고, 트랜스퍼 게이트 TMa 및 TMb가 비도통 상태이고, 감지 증폭기 회로 SA는, 라이트 데이터선 IOWL 및 /IOWL로부터 분리된다. 따라서, 이 라이트 마스크시에 있어서, 감지 증폭기 회로 SA가 라이트 데이터선 IOWL 및 /IOWL로 분리되기 때문에, 라이트 데이터선 IOWL 및 /IOWL은 전위를 이퀄라이즈할 필요는 없다. 이 이퀄라이즈 동작은, 원래 라이트 드라이버의 출력 하이 임피던스 상태시에, 라이트 데이터선의 전위차가 감지 증폭기 회로로 전달되어, 부정 데이터가 기입되는 것을 방지하기 위해 행해지고 있다. 그러나, 데이터 기입이 행해지지 않은 경우에는, 감지 증폭기 회로 SA는, 라이트 데이터선 IOWL 및 /IOWL로 분리되어 있다. 따라서, 이퀄라이즈할 필요가 없고, 2치 구동해도 아무런 문제는 생기지 않는다.
이 도 24에 도시된 바와 같이 2상태 버퍼를 라이트 드라이버 WDV 및 스페어 라이트 드라이버 SWDV로 이용함으로써, 라이트 드라이버 인에이블 신호 WDE 및 이퀄라이즈 신호 /IOWEQ를 사용할 필요가 없고, 도 26에 도시된 바와 같이 데이터 기입 시간은, 기입열 선택선 CSLW의 활성화 기간만으로 결정된다. 라이트 데이터선 IOWL 및 /IOWL을 이퀄라이즈하는 기간 즉 프리차지 기간이 불필요해지고, 라이트 사이클 시간을 짧게 할 수 있고, 데이터 기입의 동작 주파수를 높일 수 있다.
[변경예3]
도 27은, 본 발명의 실시예2의 변경예3을 도시한 도면이다. 이 도 27에 도시된 구성에서는, 라이트 드라이버는, 동작 전원 전압으로서, 외부 전원 전압 Vcc을 받는다. 도 27에서는, CMOS 인버터 회로(26a 및 26b)를 도시하지만, 도 24에 도시된 인버터(25)도, 외부 전원 전압 Vcc를 동작 전원 전압으로서 받는다. 한편, 데이터 마스크 신호 /DM은, 진폭이 감지 증폭기 전원 전압 VccS와 동일한 전압 레벨로 설정된다. 즉, 데이터 마스크 신호 /DM은, 접지 전압 Vss와 감지 전원 전압 VccS사이에서 변화한다. 한편, 기입열 선택 신호 CSLW는, 그 진폭을 외부 전원 전압 Vcc레벨로 하고, 접지 전압 Vss와 외부 전원 전압 Vcc사이에서 변화시킨다.
기입 게이트 WG에서, 트랜스퍼 게이트 TGa 및 TGb가 활성화되는 것은, 데이터 기입이 행해질 때이다. 데이터의 기입이 행해지지 않을 때에는, 기입열 선택선CSLW는 비활성 상태에 있고, 트랜스퍼 게이트 TGa 및 TGb는 비도통 상태에 있다. 또한 데이터 기입하는데 마스크를 형성하는 라이트 마스크시에는, 데이터 마스크 신호 /DM이 접지 전압 Vss레벨이고, 트랜스퍼 게이트 TMa 및 TMb가 비도통 상태이다. 따라서, 이들 상태에서는 감지 증폭기 회로 SA와 라이트 드라이버 WDV 또는 스페어 라이트 드라이버는 분리되어 있다. 또한 데이터 기입시에는, 데이터 마스크 신호 /DM이 감지 전원 전압 VccS 레벨로 설정된다.
지금, 도 28에 도시된 바와 같이, 기입 데이터선 IOWL에, 기입 데이터에 따라 외부 전원 전압 Vcc레벨의 전압(2.5V)이 전달된 경우를 생각한다. 이 때에는, 기입 게이트 WG에서, 트랜스퍼 게이트 TLa의 게이트의 전압은 감지 전원 전압 VccS 레벨이고, 2.0V이다. 감지 증폭기 회로 SA의 감지 노드 SNa는, 이 라이트 드라이버로부터의 H 레벨 데이터에 따라 H 레벨이 되고, 트랜스퍼 게이트 TMa의 임계치 전압 손실에 따라, 전압 레벨이 2.0V보다도 낮은 전압 레벨의 신호가 감지 노드로 전달된 후 감지 증폭기 회로 SA 및 감지 노드 SNa는, 감지 전원 전압 2.0V 레벨로 유지된다. 트랜스퍼 게이트 TMa의 임계치 전압이, 0.5V이상이면, 이 상태에서 트랜스퍼 게이트 TMa를 통해 전류는 흐르지 않는다. 즉, 트랜스퍼 게이트 TMa는 게이트와 소스가 상호 접속되고, 역바이어스된 PN 다이오드와 등가인 상태가 되기 때문에, 비도통 상태가 된다.
이 때, 라이트 데이터선 /IOWL에는, L 레벨 데이터가 전달되고, 접지 전압Vss(=0V)가 전달되고, 감지 노드 SNb가 접지 전압 레벨로 구동된다. 이 경우에는, 트랜스퍼 게이트 TMb가 도통 상태이지만, 양자의 전압 레벨은 마찬가지로, 관통 전류는 생기지 않는다.
따라서, 라이트 드라이버를 외부 전원 전압 Vcc로 구동함으로써, 안정적으로 데이터의 기입을 행할 수 있다.
도 29는, 전원 배치의 일례를 나타내는 도면이다. 이 전원 배치는, 실시예1또는 2에서 이용된다. 도 29에서는, 데이터 패스 DP에서의 라이트 드라이버군 WDG는, 외부 전원 전압 Vcc1을 강압하는 강압 회로 VDC로부터의 전원 전압 VccS를 동작 전원 전압으로서 받는다. 이 강압 회로 VDC로부터의 전원 전압 VccS는, 또한 메모리셀 어레이 MA에 포함되는 감지 증폭기 회로를 구동하기 위한 전원 전압으로서 이용된다.
메모리셀 어레이 MA에서 메모리셀을 선택하기 위한 디코드 회로 XY, D에는, 외부 전원 전압 Vcc1을 승압하는 승압 회로 BST로부터의 승압 전압 Vpp와 외부 전원 전압 Vcc2가 제공된다. 이 승압 전압 Vpp는, 워드선 구동에 이용된다. 외부 전원 전압 Vcc2는, 예를 들면 2.5V이고, 외부 전원 전압 Vcc1은 예를 들면 3.3V이다.
외부 전원 전압 Vcc2는 또, 제어 회로 CG 및 데이터 패스 DP에 포함되는 래치/버퍼군 및 논리 회로 LG에 동작 전원 전압으로서 제공된다.
도 29에 도시된 구성의 경우, 라이트 드라이버는, 라이트 데이터선을, 감지전원 전압 레벨에까지 구동할 뿐으로, 필요 이상의 데이터선 진폭을 생기게 하는 일은 없다.
그러나, 라이트 드라이버군 WDG에서는, 1개의 메모리셀 어레이에 대해 128개의 라이트 드라이버가 설치되어 있고, 합계 256 비트의 라이트 드라이버가 동시에 동작한다. 강압 회로 VDC로부터의 전원 전압 VccS를 이용한 경우, 이 데이터 기입 동작시에, 감지 전원 전압 VccS가 크게 저하하고, 정확한 데이터 기입을 행할 수 없게 되는 경우가 생긴다(감지 전원 노이즈에 따른 감지 증폭기 회로의 오동작에 의한 정상 메모리셀 데이터의 파괴). 감지 증폭기 회로는, 그 동작시에 큰 전류를 소비하지만, 어떤 일정한 기간 내에서 그 전원 전압이 안정적이 되면, 정확한 감지 동작에 따른 메모리셀 데이터의 검지 증폭을 행할 수 있다. 이 때문에, 강압 회로 VDC는, 그 응답 속도를 비교적 느리게 되어 있고, 라이트 드라이버군의 기입 동작시에, 그 전원 전압 VccS의 저하를, 충분히 보상할 수 없는 것을 생각할 수 있다.
그래서, 도 27에 도시된 바와 같이, 라이트 드라이버에 대해, 외부 전원 전압 Vcc를 이용한다.
도 30은, 이 변경예3에서의 전원 분포를 나타낸 도면이다. 도 30에 도시된 구성에서는, 외부 전원 전압 Vcc2가, 데이터 패스 DP에 제공된다. 이 외부 전원 전압 Vcc2에 따라 데이터 패스 DP에 포함되는 회로가 동작한다. 라이트 드라이버군이, 이 외부 전원 전압 Vcc2에 따라 동작한다. 다른 전원 배치는, 도 29에 도시하는 구성과 동일하다.
라이트 드라이버군에 대해 외부 전원 전압 Vcc2를 동작 전원 전압으로서 인가한 경우, 라이트 드라이버 동작 시의 라이트 데이터선의 충방전의 진폭이 커지기 때문에, 동작 전류가 증가하지만, 소비 전력은 저감시킬 수 있다. 즉, 감지 전원 전압 VccS를 이용한 경우, 감지 전원 전압 VccS는, 외부 전원 전압 Vcc1로부터 생성되어 있고, 그 전류는 외부 전원 전압 Vcc1로부터 제공된다. 신호선의 진폭이 2.0V이면, 소비 전력은, 2.0V·3.3V에 비례한다. 한편, 외부 전원 전압 Vcc2만을 이용하여, 라이트 데이터선을 구동시키는 경우, 그 소비 전력이, 2.5V·2.5V에 비례한다. 따라서, 외부 전원 전압 Vcc2를 이용하여 라이트 데이터선을 구동시키는 경우가, 소비 전력이 저감된다.
도 31은, 전치 증폭기의 구성을 나타내는 도면이다. 도 31에서, 전치 증폭기 PA는, 전치 증폭기 활성화 신호 PAE의 비활성화시 활성화되고, 리드 데이터선 IORL 및 /IORL을 외부 전원 전압 Vcc레벨로 프리차지하고 또한 이퀄라이즈하는 리드 데이터선 이퀄라이즈/프리차지 회로(30)와, 전치 증폭기 활성화 신호 PAE의 활성화에 응답하여 활성화되고, 제공된 데이터를 차동 증폭하는 CMOS 인버터 래치(32)와, 전치 증폭기 활성화 신호 PAE의 활성화시 비도통 상태가 되고, CMOS 인버터 래치(32)와 리드 데이터선 IORL 및 /IORL을 분리하는 리드 데이터선 분리 게이트(31)와, 전치 증폭기 활성화 신호 PAE의 활성화시 CMOS 인버터 래치회로(32)의 출력 신호를 수신하고, 전치 증폭기 활성화 신호 PAE의 비활성화시 래치 상태가 되는 플립플롭(33)을 포함한다. 이 플립플롭(33)으로부터 전치 증폭기 회로의 출력 데이터 PAO가 출력된다.
CMOS 인버터 래치 회로(32)는, 외부 전원 전압 Vcc(예를 들면 2.5V)를 1만 동작 전원 전압으로서 동작한다. 리드 데이터선 분리 게이트(31)를 사용함으로써, 이 CMOS 인버터 래치 회로(32)의 검지 및 증폭 동작 시의 감지 노드의 부하를 경감시키고, 고속으로 검지 증폭 동작을 행할 수 있다. 이 CMOS 인버터 래치 회로(32)의 구성은, 감지 증폭기 회로 SA와 동일하고, 리드 데이터선 IORL 및 /IORL로부터 제공된 미소 전위차를 고속으로 증폭시킨다. 플립플롭(33)은, 패스 게이트로서 동작하는 AND 회로, 및 래치 회로를 포함하는 OR 회로로 구성되고, 전치 증폭기 활성화 신호 PAE의 활성화시, CMOS 인버터 래치 회로(32)의 출력 신호를 AND 회로를 통해 통과시키고, OR 회로로부터 래치한다. 전치 증폭기 활성화 신호 PAE의 비활성화시, OR 회로에 의해 데이터가 래치된다.
이 도 31에 도시한 바와 같이, 전치 증폭기 PA는, 동작 전원 전압이 외부 전원 전압 Vcc이고, 리드 데이터선 IORL 및 /IORL도, 그 진폭이 외부 전원 전압 Vcc레벨이 된다. 전치 증폭기에서도, 외부 전원 전압을 이용함으로써, 전치 증폭기 동작시의 소비 전력의 저감 및 감지 증폭기 전원의 저하를 방지한다. 또한, 데이터 패스에서의 동작 전원 전압을 외부 전원 전압 Vcc2(Vcc(=2.5V))로 통일할 수 있다.
이상과 같이, 본 발명의 실시예2에 따르면, 기입 게이트를, 데이터 마스크신호를 게이트에 받는 트랜스퍼 게이트와, 기입열 선택 신호를 받는 트랜스퍼 게이트의 직렬 접속에 의해 구성하기 때문에, 라이트 드라이버의 부하가 경감되어, 고속의 데이터 기입이 가능해진다. 또한, 라이트 드라이버로 하여, 2 상태 버퍼를 이용함으로써, 라이트 데이터선의 프리차지 기간이 불필요해지고, 라이트 사이클 시간을 단축할 수 있다.
또한, 라이트 드라이버의 전원 전압으로서 외부 전원 전압 Vcc를 이용함으로써, 감지 증폭기 전원 전압의 저하에 따라, 감지 증폭기 회로의 오동작 및 라이트 드라이버의 오동작을 방지하고, 정확하게 데이터의 기입을 행할 수 있고 또한 소비 전력을 저감시킬 수 있다.
[실시예3]
도 32는, 본 발명의 실시예3의 주요부의 구성을 개략적으로 도시한 도면이다. 이 도 32에 도시된 구성에서는, 라이트 드라이버 WDV는, 외부 전원 전압 Vcc를 한쪽 동작 전원 전압으로서 동작한다. 이 라이트 드라이버 WDV는, 앞의 도 9에 도시된 구성과 동일한 구성을 구비하고, 3상태 버퍼로 구성된다.
기입 게이트 WG는, 기입열 선택선 CSLW 상의 신호를 게이트에 받는 트랜스퍼 게이트 TGa 및 TGb를 포함한다. 기입열 선택선 CSLW의 신호는, 접지 전압 Vss와 감지 증폭기 전원 전압 VccS사이에서 변화한다. 감지 증폭기 회로 SA는, 감지 증폭기 전원 전압 VccS를 동작 전원 전압으로서 동작하고, 감지 노드 SNa 및 SNb의 한쪽을,감지 증폭기 전원 전압 VccS의 전압 레벨로 구동한다.
이 도 32에 도시된 구성의 경우, 마스크 라이트 동작시에는, 라이트 드라이버 WDV는, 출력 하이 임피던스 상태가 되고, 데이터선 IOWL 및 /IOWL은, 외부 전원 전압 Vcc레벨로 프리차지되고 또한 이퀄라이즈된 상태를 유지한다. 외부 전원 전압 Vcc를, 이 감지 증폭기 전원 전압 VccS보다도 낮은 전압 예를 들면 1.2V로 설정한 경우에도, 라이트 데이터선 IOWL 및 /IOWL의 기생 용량으로부터의 충전 전하가 감지 증폭기 회로로 유입되지만, 이 때의 라이트 데이터선의 전압 레벨은 동일하고, 감지 증폭기 회로 SA가, 감지 증폭기 동작을 완료하는 상태에서는, 안정적으로 데이터를 보유한다. 또한, 가령 감지 동작 완료전이라도, 외부 전원 전압은 비트선 프리차지 전압 레벨이고, 감지 증폭기 데이터의 반전은 생기지 않는다. 데이터 기입 시에는, 라이트 데이터선 IOWL 및 /IOWL이, 기입 데이터 WDD에 따라 구동된다. 외부 전원 전압 Vcc가 예를 들면 1.2V로 낮은 경우라도, 기입열 선택 신호 CSLW가, 감지 증폭기 전원 전압 VccS의 전압 레벨의 2.0V이면, 이 외부 전원 전압 Vcc의 레벨의 H 레벨을, 감지 증폭기 회로 SA로 트랜스퍼 게이트 TGa 및 TGb의 임계치 전압분의 손실을 따르지 않고 전달할 수 있다. 따라서, 기입 데이터선의 충방전 전류를 저감시킬 수 있고, 소비 전력을 보다 저감시킬 수 있다.
[변경예]
도 33은, 본 발명의 실시예3의 변경예의 구성을 개략적으로 도시한 도면이다. 도 33에 도시된 구성에서는, 기입 게이트 WG에 대해, 기입열 선택 신호 CSLW와 데이터 마스크 신호 /DM을 받는 AND 회로 AG가 설치된다. 이 AND 회로 AG는, 감지 증폭기 전원 전압 VccS를 한쪽 동작 전원 전압으로서 동작한다. 기입 게이트 WG는, 이 AND 회로 AG의 출력 신호를 게이트에 받는 트랜스퍼 게이트 TGa 및 TGb를 포함한다.
라이트 드라이버 WDV는, 2 상태 버퍼이고, 기입 데이터 WDD에 따라, 기입 데이터선 IOWL 및 /IOWL을 구동한다. 데이터 기입을 행할 때에는, 데이터 마스크 신호 /DM이 H 레벨이고, 또한 기입열 선택 신호 CSLW도 H 레벨이고, AND 회로 AG의 출력 신호는 H 레벨이 되고, 트랜스퍼 게이트 TGa 및 TGb가 도통한다.
기입열 선택선 CSLW가 L 레벨일 때 또는 데이터 마스크 신호/DM이 L 레벨일 때에는, AND 회로 AG의 출력 신호는 L 레벨이고, 트랜스퍼 게이트 TGa 및 TGb는 비도통 상태이고, 라이트 드라이버 WDV는, 감지 증폭기 회로(도시하지 않음)로부터 분리된다. 따라서, 이 경우에도, 라이트 드라이버의 동작 전원 전압 Vcc로 하여, 감지 증폭기 전원 전압 VccS보다도 낮은 전압을 이용하여 데이터의 기입을 행할 수 있다. 따라서, 라이트 데이터선의 프리차지 시간은 불필요해짐과 함께, 또한 이 외부 전원 전압 Vcc의 저전압화에 의해, 소비 전력을 저감시킬 수 있다.
또, 이 AND 회로 AG는, 데이터 마스크 신호 /DM과 기입열 선택 신호 CSLW(신호선과 그 위의 신호를 동일 부호로 나타냄)를 받도록, 배치할 필요가 있다. 감지 증폭기대와 예를 들면 서브 워드선 디코더와의 교차하는 빈 영역에, AND 회로 AG를배치함에 따라, 어레이 면적의 증대를 억제하여, 감지 증폭기 전원 전압 VccS 레벨의 기입열 선택 신호를 각 기입 게이트 WG로 전달할 수 있다.
이상과 같이, 본 발명의 실시예3에 따르면, 열 선택 신호를 감지 증폭기 전원 전압 레벨로 구동하기 때문에, 라이트 드라이버의 전원 전압을 이 감지 증폭기 전원 전압보다도 낮은 외부 전원 전압 레벨로 설정할 수 있고, 소비 전력을 대폭 저감시킬 수 있다.
[실시예4]
도 34는, 본 발명의 실시예4에 따르는 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면이다. 도 34에서는, 2개의 메모리셀 블록 MBa 및 MBb와, 이들 메모리셀 블록사이에 배치되는 서브 워드선 드라이버군 SWDG를 나타낸다.
메모리셀 블록 MBa의 열방향에서의 양측에, 감지 증폭기군 SAGau 및 SAGa1이 배치되고, 또한 메모리셀 블록 MBb의 열방향에 대한 양측에 감지 증폭기군 SAGbu 및 SAGb1이 배치된다. 감지 증폭기군 SAGau 및 SAGbu에 포함되는 감지 증폭기 회로에 대해, 감지 증폭기 활성화 신호 SONn-1이 제공된다. 감지 증폭기군 SAGa1 및 SAGb1에 포함되는 감지 증폭기 회로에 대해, 감지 증폭기 활성화 신호 SONn이 제공된다.
메모리셀 블록 MBa 상에는, 리드 데이터선쌍 IOR (m·8+6) 및 IOR(m·8+7) 및 라이트 데이터선쌍 IOW(m·8+6) 및 IOW(m·8+7)가 배치된다. 여기서, m=0-15이다.
서브 워드선 드라이버 SWD가 배치되는 영역 상에 걸쳐, 데이터 마스크 신호 /DMm 및 /DM(m+1) 및 스페어 데이터 마스크 신호 /DMsk를 전달하는 신호선이 배치된다.
메모리셀 블록 MBb 상에는, 스페어 리드 데이터선쌍 SIORk 및 스페어 라이트 데이터선쌍 SIOWk가 배치되고, 또한 라이트 데이터선쌍 IOW(m+1)·8 및 IOW(m+1)·8+1이 배치되고, 또한 리드 데이터선쌍 IOR(m+1)·8+IOR((m+1)·8+1)이 배치된다.
서브 워드선 드라이버군 SWDG와 감지 증폭기군의 배치 영역의 교차부에서, 마스크 지시 신호와 감지 증폭기 활성화 신호를 받아 로컬 데이터 마스크 신호를 생성하는 AND 회로가 설치된다. 즉, 감지 증폭기군 SAGau에 대해, 감지 증폭기 활성화 신호 SONn-1과 데이터 마스크 신호/DMm을 받는 AND 회로(40a)가 배치되고, 감지 증폭기군 SAGal에 대해, 감지 증폭기 활성화 신호 SONn과 데이터 마스크 신호/DMm을 받는 AND 회로(40b)가 배치된다.
감지 증폭기군 SAGbu에 대해, 감지 증폭기 활성화 신호 SONn-1과 스페어 데이터 마스크 신호/DMsk를 받는 AND 회로(40c)가 배치되고, 또한 감지 증폭기 활성화 신호 SONn-1 및 데이터 마스크 신호/DM(m+1)을 받는 AND 회로(40d)가 설치된다.
감지 증폭기군 SAGb1에 대해서는, 스페어 데이터 마스크 신호 /DMsk와 감지 증폭기 활성화 신호는 SONn을 받는 AND 회로(40e)와, 감지 증폭기 활성화 신호 SONn과 데이터 마스크 신호 /DM(m+1)을 받는 AND 회로(40f)가 설치된다.
이들 AND 회로(40a-40f)의 각각은, 감지 증폭기 전원 전압 VccS를 한쪽 동작 전원 전압으로서 받는다. 또한, 이들 AND 회로(40a-40f)로부터의 로컬 데이터 마스크 신호가, 대응하는 감지 증폭기군에 배치되는 8 비트의 기입 데이터선쌍 IOW에 대응하는 기입 게이트(64개의 기입 게이트)에 제공된다.
데이터 마스크 신호 /DM(데이터 마스크 신호 /DM0-/DM15를 총칭적으로 도시함)을 전달하는 신호선은, 열방향으로 연장하여 대응하는 열 블록의 메모리셀 블록에 공통으로 설치된다.
감지 증폭기 활성화 신호 SONn-1 및 SONn은, 대응하는 행 블록의 활성화시, 활성 상태로 구동된다. 열 액세스시에는, 활성 상태의 행 블록에 대해 열 액세스가 행해져 데이터의 기입이 행해진다. 예를 들면, 감지 증폭기 활성화 신호 SONn-1이 비활성 상태일 때에는, 감지 증폭기군 SAGau 및 SAGbu는 비활성 상태에 있고, 메모리셀 블록 MBa 및 MBb는, 비선택 상태(프리차지 상태)에 있다. 따라서, 이 경우에는, 메모리셀 블록 MBa 및 MBb에는, 열 액세스가 행해지지 않는다. 이 때, 데이터 마스크 신호의 활성/비활성 상태는, 감지 증폭기군 SAGau 및 SAGbu에 배치되는 기입 게이트에 대해서는 영향을 미치게 하지 않는다(기입열 선택 신호는 비활성 상태를 유지하기 때문에). 따라서, AND 회로(40a, 40c 및 40d)를, 감지 증폭기 활성화 신호 SONn-1에 의해 디스에이블 상태로 함으로써, 비선택 행 블록에 대해 데이터 마스크 신호를 구동할 필요가 없고, 데이터 마스크 신호를 구동시키는 드라이브 회로의 소비 전력을 저감시킬 수 있다.
도 35는, 1개의 데이터 마스크 신호 /DM에 관련된 부분의 구성을 개략적으로 도시한 도면이다. 도 35에서, 열방향을 따라 정렬하여 16개의 메모리셀 블록 MCB0-MCB15가 배치된다. 이들 메모리셀 블록 MCB0-MCB15의 8개의 데이터 라이트선쌍(8IOs)에 대해 공통적으로 DM 래치(8)로부터의 데이터 마스크 신호/DM이 제공된다. DM 래치(8)는, 감지 증폭기 전원 전압 VccS를 한쪽 동작 전원 전압으로서 동작한다. 메모리셀 블록 MCB0-MCB15 각각에 대응하여, AND 회로(40-0∼40-19)가 설치된다. 이들 AND 회로(40-0∼40-19) 각각에 대해 감지 증폭기, 활성화 신호 SON0-SON19가 제공된다. AND 회로(40-0∼40-19)의 각각은, 대응하는 감지 증폭기 활성화 신호 SONi (i=0∼19)와 DM 래치(8)로부터의 데이터 마스크 신호 /DM에 따라 대응하는 메모리셀 블록에 대한 로컬 데이터 마스크 신호 /LDMi를 생성한다.
지금, 메모리셀 블록 MCB1을 포함하는 행 블록이 선택 상태에 있고, 이 메모리셀 블록 MCB1의 열 선택을 행하는 동작을 생각한다. 이 경우, 메모리셀 블록 MCB1의 양측에 설치된 감지 증폭기대에 주어지는 감지 증폭기 활성화 신호 SON1 및 SON2가, 활성 상태에 있고, 나머지 감지 증폭기 활성화 신호 SON0 및 SON3-SON19는 비활성 상태에 있다(여기서, 1페이지 동작만을 생각함).
따라서, AND 회로(40-0, 40-3∼40-19)는, 디스에이블 상태가 되고, 로컬 데이터 마스크 신호 /LDM0, /LDM3∼/LDM19는, 전부 비활성 상태의 L 레벨에 있고, 기입 게이트는 전부 비도통 상태에 있다. AND 회로(40-1 및 40-2)로부터의 로컬 데이터 마스크 신호 /LDM1 및 /LDM2는, 데이터 마스크 신호/DM에 따라 활성 상태 또는 비활성 상태로 구동된다.
따라서, 이 도 35에 도시된 구성의 경우, DM 래치(8)는, 열방향으로 존재하는 데이터 마스크 신호선(글로벌 데이터 마스크선)을 구동시키는 것이 요구될 뿐으로, 그 부하가 경감된다.
또한, AND 회로(40-0∼40-17)는, 각각 도 34에 도시된 바와 같이 감지 증폭기 전원 전압 VccS를 한쪽 동작 전원 전압으로서 동작하지만, 로컬 데이터 마스크 신호에 있어서는, 1개의 행 블록에 대해 2개의 로컬 데이터 마스크 신호/LDM1 및 /LDM2가 충방전될 뿐으로, 감지 증폭기 전원 전압 VccS의 소비 전류를 저감시킬 수 있다. 또한, DM 래치(8)는, 전행 블록에 대해 배치되어 데이터 마스크 신호선을 구동할 필요가 없고, 열방향의 글로벌 데이터 마스크선만을 구동할 뿐으로, 고속으로 데이터 마스크 신호를 확정 상태로 설정할 수 있다.
또, 2 페이지 모드 동작에서는, 2개의 행 블록이 선택 상태가 되고, 2개의 행 블록에 대한 감지 증폭기 활성화 신호가 활성 상태로 구동된다. 열 선택 동작은 1개의 행 블록에 대해 행해지지만, 데이터 마스크 신호에 대해서는, 따라서 이들 2개의 활성 상태의 행 블록에 대한 로컬 데이터 마스크선을 구동할 필요가 있다. 그러나, 모든 행 블록에 대해 데이터 마스크 신호를 구동시키는 구성에 비해, 충방전 전류는 저감되고, 따라서 감지 증폭기 전원 전압의 소비 전류는 저감된다.
이 도 35에 도시된 구성에 있어서, 라이트 드라이버 WDV는, 외부 전원 전압 Vcc를 한쪽 동작 전원 전압으로서 받는 2 상태 버퍼로 구성한다. 또한, DM 래치(8)의 동작 전원 전압으로서 외부 전원 전압 Vcc를 이용하여 (도 35에서 괄호 내에서 나타냄), AND 회로(40-0∼40-19)에는, 감지 증폭기 전원 전압 VccS를 동작 전원 전압으로서 제공함에 따라, 보다 감지 증폭기 전원 전압 VccS의 소비 전류를 저감시킬 수 있다. 이 구성의 경우, 외부 전원 전압 Vcc의 전압 레벨이, 감지 증폭기 전원 전압 VccS보다도 낮은 경우에는, AND 회로(40-0∼40-19)에 레벨 변환 기능을 갖게 함으로써, 용이하게 대처할 수 있다.
데이터 마스크 신호 /DM은, H 레벨일 때에 데이터 기입을 허가함과 함께, L 레벨일 때에 데이터 기입을 금지하는 라이트 마스크 동작을 지정하고 있다. 그러나, 이 데이터 마스크 신호가, H 레벨일 때의 데이터 기입을 금지하는 구성의 경우, AND 회로(40-0∼40-17)를 대신하여, NOR 게이트를 이용하여, 감지 증폭기 활성화 신호로 하여 P 감지 증폭기를 활성화하는 감지 증폭기 활성화 신호 SOP를 이용한다. 이에 따라 데이터 마스크 신호가 정논리의 신호라도, 데이터 마스크 신호 전달선을 글로벌 마스크 데이터선 및 로컬 데이터 마스크선으로 분할할 수 있고, 마찬가지로 고속으로 데이터 마스크 신호를 확정 상태로 구동할 수 있고, 2 상태 버퍼를 기입 드라이버로서 이용하는 구성과 함께, 고속이면서 저소비 전류로 기입 동작을 행할 수 있다.
[실시예5]
도 19에 도시된 바와 같이, 8IO 데이터선쌍마다 기입 데이터에 마스크를 형성하는 구성의 경우, 도 20 이후에 도시된 바와 같이, 열 선택 게이트와 직렬로 기입 마스크 게이트를 접속함으로써, 정확하게, 기입 데이터의 마스크를 형성할 수 있고, 기입 라이트 드라이버를 2 스테이트 드라이버로 실현할 수 있고, 또한 내부 기입 데이터선의 프리차지 동작도 필요가 없다. 이 기입 마스크 게이트를 포함하는 구성을, 복수종류의 데이터 비트 폭에 적용하는 것을 생각한다.
도 36은, 본 발명의 실시예5에 따르는 반도체 기억 장치의 (DRAM 매크로)의 주요부의 구성을 개략적으로 도시한 도면이다. 도 36에서는, 도면을 간략화하기 위해, 데이터 패스에서의 래치 회로 및 스페어 회로는 나타내지 않는다. 도 36에서는, 32 비트의 IO 데이터선쌍 IO0-IO31에 대한 부분의 구성을 나타낸다.
도 36에서, 감지 증폭기대에서, 각각이 소정수의 감지 증폭기 회로를 갖는 감지 블록 SB#0-SB#3이 배치된다. 이들 감지 블록 SB#0-SB#3의 각각에는, 1IO 데이터선쌍당 8개의 감지 증폭기 회로가 배치되고, 따라서 합계 64개의 감지 증폭기 회로가 배치된다. 8개의 감지 증폭기 회로가, 나중에 설명하겠지만, 1개의 감지 증폭기 유닛을 구성한다.
감지 블록 SB#0-SB#3에 대응하여, 열 선택선군 상의 열 선택 신호 CSLG에 응답하여, 대응하는 감지 증폭기 블록 SB#0-SB#3에 포함되는 감지 증폭기 회로를 선택하기 위한 열 선택 블록 CSB#0-CSB#3이 설치된다. 이 열 선택 블록 CSB#0-CSB#3의 각각은, 열 선택선군 상의 열 선택 신호 CSLG에 따라, 대응하는 감지 증폭기 블록 SB#0-SB#3으로부터, 8개의 감지 증폭기 회로를 선택하여 대응하는 8비트의 IO 데이터선쌍에 결합한다.
감지 블록 SB#0-SB#3과 열 선택 블록 CSB#0-CSB#3사이에, 라이트 마스크 지시 신호 /DM0-/DM3 각각에 응답하여, 대응하는 IO 데이터선쌍과 감지 블록과의 접속을 금지하는 라이트 마스크 회로 WM#0-WM#3이 배치된다. 이 라이트 마스크 회로 WM#0-WM#3은, 앞의 실시예1과 마찬가지로, 8IO 데이터선쌍 단위로, 데이터의 기입을 금지시킨다.
IO 데이터선쌍 IO0-IO31 각각에 대응하여, 활성화시 제공된 데이터 D에 따라 내부 기입 데이터를 생성하여 대응하는 IO 데이터선쌍으로 전달하는 라이트 드라이버 WDV0-WDV31이 설치된다. 이 IO 데이터선쌍 IO0-IO31은, 기입 데이터 및 판독 데이터 양자를 전달하는 내부 데이터선쌍이지만, 전치 증폭기 회로는, 도면을 간략화하기 위해 나타내지 않는다.
라이트 드라이버 WDV0-WDV3, 라이트 마스크 회로 WM#0-WM#3에 대응하여 라이트 드라이버 블록으로 분할되고, 블록 단위로, 활성/비활성의 제어가 행해진다. 라이트 드라이버 WDV0-WDV7은, 기입 인에이블 신호 WDEa의 활성화시 활성화되고, 라이트 드라이버 WDV8-WDV15는, 라이트 드라이버 인에이블 신호 WDEb의 활성화시 활성화되고, 라이트 드라이버 WDV16-WDV23은, 라이트 드라이버 인에이블 신호 WDEc의 활성화시 활성화되고, 라이트 드라이버 WDV24-WDV31은, 라이트 드라이버 인에이블 신호 WDEd의 활성화시 활성화된다. 라이트 드라이버 인에이블 신호 WDEa-WDEd는, 입출력 데이터 비트 폭에 따라 데이터선 선택 어드레스에 기초하여 생성된다.
라이트 마스크 회로 WM#0-WM#3 각각에 대응하여, 내부 데이터선 선택 신호 YD0-YD3을 받는 인버터 회로 VG0-VG3과, 기입 마스크 지시 DMa-DMd와 인버터 회로VG0-VG3의 출력 신호를 각각 수신하여 기입 마스크 지시 신호/DM0-/DM3을 생성하는 NOR(마스크 게이트) 회로 MG0-MG3이 설치된다. 데이터선 선택 신호 YD0-YD3은, 기입 데이터 비트 폭에 따라 열 어드레스 신호에 따라 생성된다. 또한 기입 마스크 지시 DMa-DMd도, 기입 데이터 비트 폭에 따라, 외부로부터 제공되는 기입 마스크 지시와 내부 마스크 지시 DMa-DMd와의 대응 관계가 변경된다.
입력 데이터 비트 폭 변경시, 이들 라이트 드라이버 WDV0-WDV31과 데이터 입력 회로와의 접속은, 라이트 마스크 회로 WM#0 -WM#3 각각에 대응하는 라이트 드라이버군 단위로 변경된다. 내부 데이터선쌍 선택 신호 YD0-YD3이, IO 데이터선쌍군을 선택한다. 대응하는 IO 데이터선쌍군이 비선택 상태일 때에는, 이들 IO 데이터선쌍 선택 신호 YD0-YD3은 비선택 상태의 L 레벨이 된다. 이 때에는, NOR 회로 MG0-MG3의 출력 신호가 L 레벨이 되고, 기입 마스크 지시 신호 /DM0-/DM3이 활성 상태의 L 레벨이 되고, 라이트 마스크 회로 WM#0-WM#3이 기입 마스크 상태가 된다. 따라서 비선택 IO 데이터선쌍이 감지 블록에 접속되는 것이 금지되고, 이 IO 데이터선쌍의 프리차지 전압이 감지 블록 SB#0-SB#3으로 전달되는 것을 방지할 수 있어, 정확하게, 입력 데이터 비트 폭 변경시에도, 기입 데이터를 선택 메모리셀로 기입할 수 있다.
도 37은, 1개의 감지 블록 SB#i에 관련된 부분의 구성을 개략적으로 도시한 도면이다. 도 37에서, 감지 블록 SB#i는, 8 비트의 IO 데이터선쌍 IO<7i>-IO<7i+7> 각각에 대응하여 설치되는 감지 증폭기 유닛 SU#0-SU#7을 포함한다. 감지 증폭기 유닛 SU#0-SU#7의 각각은, n개의 감지 증폭기 회로 SA0-SA(n-1)를 포함한다. 감지 블록 SB#i에 대응하여 설치되는 라이트 마스크 회로 WM#i는, 감지 증폭기 유닛 SU#0-SU#7 각각에 포함되는 감지 증폭기 회로 SA0-SA(n-1)에 대응하여 설치되는 기입 마스크 게이트 TGM을 포함한다. 이 기입 마스크 게이트 TGM은, 기입 마스크 지시 신호/DMi의 활성화시(L 레벨일 때) 비도통 상태가 되고, 열 선택 신호 CSLG의 상태에 관계 없이, 감지 블록 SB#i와 IO 데이터선쌍 IO<7i>-IO<7i+7>을 분리한다.
열 선택 블록 CSB#i는, 감지 증폭기 유닛 SU#0-SU#7 각각에 대응하여 설치되는 열 선택 유닛 CSU#0-CSU#7을 포함한다. 열 선택 유닛 CSU#0-CSU#7의 각각은, 대응하는 감지 증폭기 유닛에 포함되는 감지 증폭기 회로 SA0-SA(n-1) 각각에 대응하여 설치되고, 선택 열 지정 신호 CSL<0>-CSL<n-1>에 응답하여 대응하는 감지 증폭기 회로를 대응하는 IO 데이터선쌍에 접속하는 열 선택 게이트 CG0-CC(n-1)를 포함한다. 이들의 선택 열 지정 신호 CSL<0>-CSL<n-1>은, 열 선택 신호 CSLG를 구성하고, 감지 증폭기대에 포함되는 감지 블록에 공통으로 제공된다. 한편, 데이터 마스크 지시 신호 /DMi는, 감지 블록 SB#i에 대응하여 설치되는 라이트 마스크 회로 WM#i에 대해서만 제공되고, 감지 블록 단위에서의, 데이터 기입의 마스크 제어가 실행된다.
도 38은, IO 데이터선쌍 IO0-IO31 전부에 대해 병렬로 데이터의 기입을 행하는 경우의 구성을 개략적으로 도시한 도면이다. 도 38에서, 라이트 드라이버 WDV0-WDV31 각각에 대응하여, 데이터 입력 회로 DIK0-DIK31이 설치된다. 마스크 게이트(NOR) 회로 MG0-MG3 각각에 대응하여, 마스크 입력 회로 MIK0-MIK3이 설치된다. 이들 입력 회로 DIK0-DIK31 및 MIK0-MIK3은, 클럭 신호 CLK에 동기하여 제공된 데이터 D0-D31 및 데이터 마스크 지시 신호 M0-M3을 수신한다.
라이트 드라이버 WDV0-WDV7에는, 라이트 드라이버 인에이블 신호 WDE0가 제공되고, 라이트 드라이버 WDV8-WDV15에는, 라이트 드라이버 인에이블 신호 WDE1이 제공된다. 라이트 드라이버 WDV16-WDV23에는, 라이트 드라이버 인에이블 신호 WDE2가 제공되고, 라이트 드라이버 WDV24-WDV31에는, 라이트 드라이버 인에이블 신호 WDE3이 제공된다. 이 도 38에 도시된 구성에서는, IO 데이터선쌍 IO0-IO31이 병렬로 동시에 선택된다. 따라서, 내부 데이터선 선택 신호 YD0-YD3은 전부 선택 상태가 되고, 인버터 회로 VG0-VG3의 출력 신호는 L 레벨이 된다. 따라서, 마스크 게이트 회로 MG0-MG3은, 마스크 입력 회로 MlK0-MlK3으로부터 제공되는 기입 데이터 마스크 지시 신호 M0-M3에 따라 기입 데이터 마스크 지시 신호/DM0-/DM3을 생성한다. 따라서 이 도 38에 도시된 구성에서는, 데이터 마스크 지시 신호 /DM0-/DM3이 비선택 상태일 때에는 대응하는 라이트 마스크 회로 WM#0-WM#3이 도통 상태에 있고, IO 데이터선쌍 IO0-IO31이 각각 열 선택 블록 CSB#0-CSB#3을 통해 감지 블록 SB#0-SB#3에 접속된다.
라이트 드라이버 인에이블 신호 WDE0-WDE3도, 전부, 나중에 설명한 바와 같이 라이트 드라이버 인에이블 신호 WDE에 따라 활성 상태로 구동되고, 라이트 드라이버 WDV0-WDV31이, 동시에 활성화된다.
도 39는, 라이트 드라이버 인에이블 신호 발생부의 구성을 개략적으로 도시한 도면이다. 도 39에서, IO 데이터선쌍 선택 신호를 생성하기 위해, 각각 양입력에 주변 전원 전압 VccP를 받는 AND 게이트 ANG0-ANG3이 설치된다. AND 게이트 ANG0는, 열 어드레스 비트/CA0 및 /CA1에 대응하고, 내부 데이터선 선택 신호 YD0을 생성한다. AND 게이트 ANG1은, 열 어드레스 비트/CA0 및 /CA1에 대응하고, 내부 데이터선 선택 신호 YD1을 발생시킨다. AND 게이트 ANG2는, 열 어드레스 비트/CA0 및 /CA1에 대응하고, 내부 데이터선 선택 신호 YD2를 생성한다. AND 게이트 ANG3은, 열 어드레스 비트 /CA0 및 /CA1에 대응하고, 내부 데이터선 선택 신호 YD3을 생성한다.
라이트 드라이버 인에이블 신호 WDE0-WDE3은, AND 게이트 ANG0-ANG3이 출력하는 내부 데이터선 선택 신호 YD0-YD3과, 라이트 드라이버 인에이블 신호 WDE를 각각 받는 AND 게이트 ANG4-ANG7에 의해 생성된다.
32 비트 구성의 경우, AND 게이트 ANG0-ANG3으로부터의 데이터선 선택 신호 YD0-YD3은 전부 H 레벨의 선택 상태가 되고, 열 어드레스 비트 CA0 및 CA1은 축퇴 (縮退)상태가 된다. 따라서, 라이트 드라이버 인에이블 신호 WDE0-WDE3은, 메인의 라이트 드라이버 인에이블 신호 WDE에 따라 활성 상태로 구동된다.
도 40은, 데이터 비트 폭을 1/4배로 저감시킨 경우의 구성을 개략적으로 도시한 도면이다. 도 40에서, 8 비트의 기입 데이터 D0-DD7 각각에 대응하여 데이터 입력 회로 DIK0-DIK7이 설치되고, 또한 마스크 지시 신호 M을 받는 마스크 입력 회로 MIK가 설치된다. 데이터 입력 회로 DIK0-DIK7은, 라이트 드라이버 WDV0-WDV7에 병렬로 결합되고, 또한 라이트 드라이버 WDV8-WDV15에 각각 병렬로 접속된다. 또한, 이 데이터 입력 회로 DIK0-DIK7은, 라이트 드라이버 WDV16-WDV23에 각각 결합되고, 또한 라이트 드라이버 WDV24-WDV31에 각각 결합된다.
따라서 예를 들면, 데이터 입력 회로 DIK0은, 라이트 드라이버 WDV0, WDV8, WDV16 및 WDV24의 4개의 라이트 드라이버에 결합된다. 내부 데이터선 선택 신호 YD0-YD3에 따라, 1개의 IO 데이터선쌍의 그룹이 선택되어 데이터의 기입이 행해진다. 다른 구성은, 도 38에 도시된 구성과 동일하고, 대응하는 부분에는 동일한 참조 번호를 붙여, 그 상세한 설명은 생략한다. 이어서, 이 도 40에 도시된 기입 회로의 동작을, 도 41에 도시된 타이밍도를 참조하여 설명한다.
시각 ta에서, 클럭 신호 CLK의 상승 엣지로, 라이트 커맨드가 주어지고(라이트 인에이블 신호 /WE가 L 레벨의 활성 상태로 설정됨), 이 때의 열 어드레스 신호 Yadd가 수신되고, 내부 데이터선 선택 신호 YD0-YD3이 생성된다. 지금, IO 데이터선쌍 IO8-IO15의 그룹이 선택된 경우를 생각한다. 이 때에는, 내부 데이터선 선택 신호 YD1은 H 레벨을 유지하고, 한편 데이터선 선택 신호 YD0, YD2 및 YD3이, 비활성 상태가 된다. 이 때 또한, 데이터 입력 회로 DIK0-DIK7은, 클럭 신호 CLK의 상승에 응답하여 제공된 데이터를 수신하고, 내부 기입 데이터 WD를 생성한다. 지금, 도 41에서는, 입력 회로 DIK0에 제공된 데이터 data<1>로부터, 기입 데이터 WD<0>가 생성되는 경우의 동작에 대해 나타낸다.
기입 마스크 지시 신호 M은, H 레벨로 설정되어 있고, 마스크 입력 회로 MIK로부터의 내부 마스크 지시 신호 WM<0 ; 3>은 H 레벨이다. 한편, 내부 데이터선 선택 신호 YD0, YD2, 및 YD3의 하강에 응답하여, 마스크 게이트 회로 MG0, MG2 및MG3은, 마스크 지시 신호/DM0, /DM2 및 /DM3을 전부 L 레벨의 활성 상태로 설정한다. 따라서, 라이트 마스크 회로 WM/0, WM/2 및 WM/3이, 전부 비도통 상태가 되고, 감지 블록 SB#, SB#2 및 SB#3은, IO 데이터선쌍 IO0-IO7 및 IO16-IO31로부터, 각각 분리된다.
한편, 마스크 게이트 회로 MG1은, 내부 데이터선 선택 신호 YD1이 H 레벨이고 또한, 기입 마스크 지시 신호 WM1이 H 레벨이고, 기입 데이터 마스크 지시 신호 /DM1은, H 레벨을 유지하고, 라이트 마스크 회로 WM#1은, 도통 상태를 유지한다.
시각 tb에서 라이트 드라이버 인에이블 신호 WDE가 활성화되고, 데이터선 선택 신호 YD1에 따라, 라이트 드라이버 WDV8-WDV15에 대한 라이트 드라이버 인에이블 신호 WD1이 활성화되고, 각각 데이터 입력 회로 DIK0-DIK7로부터 제공된 데이터에 따라 IO 데이터선쌍 IO8-IO15를 구동한다. 데이터 입력 회로 DIK0으로부터의 기입 데이터를 받는 라이트 드라이버 WDV8은, IO 데이터선쌍 IO8을 기입 데이터 data<1>에 따라 구동한다. 한편 라이트 드라이버 WDV0, WDV16 및 WDV24는 비활성 상태에 있고, 이들 IO 데이터선쌍 IO0, IO16 및 IO24는, 프리차지 레벨(전원 전압 Vccp레벨)을 유지한다.
시각 tc에서, 선택 열 지정 신호 CSL<0>이 활성 상태로 구동되고, 열 선택 블록 CSB#0-CSB#3 각각에 있어서, 감지 증폭기 유닛 U#0-SU#7 각각에 대해 열 선택 게이트 CG0이 도통한다. 라이트 마스크 회로 WM#0, WM#2 및 WM#3은 비도통 상태에있고, 라이트 마스크 회로 WM#1이, 도통 상태에 있다. 따라서 열 선택 블록 CSB#1에서, 이 선택 열 지정 신호 CSL<0>에 따라, 열 선택 게이트 CG0이 도통하고, IO 데이터선쌍 IO8-IO15 상의 데이터가 대응하는 감지 증폭기 회로 상으로 전달된다. 감지 블록 SB#0, SB#2 및 SB#3에서는, 라이트 마스크 회로 WM#0, WM#2 및 WM#3에 의해, 감지 증폭기 회로의 각 보유 데이터가 유지된다.
따라서, 이 라이트 마스크 회로 WM#0-WM#3의 단위로, 데이터 입력 회로와 라이트 드라이버와의 접속을 설정함으로써, 비선택 라이트 드라이버 블록에 대한 라이트 마스크 회로를 비도통 상태로 설정하여, 프리차지 상태의 IO 데이터선쌍이, 감지 증폭기 회로에 접속되는 것을 방지할 수 있고, 감지 증폭기 회로의 보유 데이터가 변화하는 것을 방지할 수 있다.
시각 td에서, 기입 동작이 완료하고, 내부 데이터선 선택 신호 YD0, YD2 및 YD3이 H 레벨로 복귀하고, 또한 데이터 마스크 지시 신호 /DM0, /DM2 및 /DM3이 H 레벨로 복귀하고, 또한 선택 열 지정 신호 CSL<0>이 L 레벨로 복귀한다.
도 42는, 이 도 40에 도시된 구성에 대한 감지 드라이버 인에이블 신호 발생부의 구성을 나타내는 도면이다. 이 도 42에 도시된 라이트 드라이버 인에이블 신호 발생부는, AND 게이트 ANG0-ANG3 각각의 양입력에, 주변 전원 전압 Vccp를 대신하여 대응하는 열 어드레스 비트가 제공된다. 다른 구성은, 도 39에 도시된 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 붙여, 이들 상세한 설명은 생략한다. 이 도 42에 도시된 구성의 경우, AND 게이트 ANG0-ANG3이 디코더로서 동작하여 열 어드레스 비트 CA0 및 CA1에 따라, IO 데이터선쌍 선택 신호 YD0-YD3이 생성된다. 선택된 IO 데이터선쌍군에 대한 라이트 드라이버 인에이블 신호만이 활성화된다.
도 43은, 도 7에 도시된 스페어 전환 회로 SMX의 구성을 개략적으로 도시한 도면이다. 이 도 43에서는, 32 비트 데이터가, 8 비트 데이터에 저감되어 있고, 스페어 전환 회로 SMX는, 4개의 전환 회로 SX0-SX3을 포함한다. 이들 전환 회로 SX0-SX3 각각에는, 8비트의 내부 기입 데이터 WD<0>-WD<7>이 제공된다. 전환 회로 SX0은, 스페어 IO 선쌍 선택 신호 SIOSEL0-SIOSEL7 각각과 데이터선 선택 신호 YD0와의 논리곱(AND)을 취한 신호에 따라 선택 동작을 실행한다. 전환 회로 SX1은, 스페어 IO선쌍 선택 신호 SIOSEL8-SIOSEL15 각각과 내부 데이터선 선택 신호 YD1과의 논리곱(AND)을 취한 신호에 따라 선택 동작을 실행한다. 전환 회로 SX2는, 스페어 IO 선쌍 선택 신호 SIOSEL16-SIOSEL23 각각과 내부 데이터선 선택 신호 YD2와의 논리곱을 취한 신호에 따라 선택 동작을 실행한다. 전환 회로 SX3은, 스페어 IO 선쌍 선택 신호 SIOSEL24-SIOSEL31 각각과 내부 데이터선 선택 신호 YD3의 논리곱을 취한 신호에 따라 선택 동작을 실행한다.
따라서, 이 도 43에 도시된 구성의 경우, 내부 데이터선 선택 신호에 의해, 선택 IO 데이터선쌍군이 지정된다. 이들 스페어 IO 선쌍 선택 신호 SIOSEL0-SIOSEL31의 각각은, 열 어드레스 비트 CA0 및 CA1을 포함한 정보이다. 따라서 내부 데이터선 선택 신호 YD0-YD3에 의해 선택되는 IO 데이터선쌍에 불량 IO 데이터선쌍이 포함되는 경우에는, 이 전환 회로 SX0-SX3에 따라, IO 데이터선쌍의 전환이 실행된다. 따라서 내부 데이터선 선택 신호 YD0-YD3에 의해 선택된 IO 데이터선쌍의 그룹 중에, 불량 IO 데이터선쌍이 존재하지 않은 경우에는, 이 스페어 전환 회로 SX의 출력 신호는 하이 임피던스 상태가 된다. 이 경우, 이 전환 회로 SMX로부터의 스페어 기입 데이터 WDS가, 대응하는 스페어 라이트 드라이버를 출력 하이 임피던스 상태로 설정하는 논리 상태로 설정되면 좋다. 도 10에 도시된 바와 같이, 스페어 인에이블 신호 SPEN이, 라이트 드라이버에 제공되고, 스페어 불사용의 경우에는, 라이트 드라이버는 출력 하이 임피던스 상태가 된다.
도 44는, 스페어 데이터 마스크 지시 신호를 발생시키는 회로의 구성을 나타내는 도면이다. 이 도 44에 도시된 구성은, 도 12 및 도 15에 도시된 구성에 대응한다. 도 44에서, 스페어 데이터 마스크 지시 신호 발생부는, 마스크 데이터 지시 신호 M으로부터 생성되는 4 비트의 내부 기입 마스크 지시 신호 WM0-WM3을 스페어 데이터 마스크 선택 신호 SDMSEL0-SDMSEL3 각각과 내부 데이터선 선택 신호 YD0-YD3의 논리곱의 신호에 따라 선택하는 4 : 1 선택 회로(9)와, 이 4 : 1 선택 회로(9)의 출력 신호를 제어 신호 OML 에 따라 래치하는 래치 회로(8ss)와, 스페어 인에이블 신호 SPEN을 반전시키는 인버터 회로 VGS와, 래치 회로(8ss)의 출력 데이터 마스크 지시 신호 DMFs와 인버터 회로 VGS와의 출력 신호를 수취하여 스페어 데이터 마스크 지시 신호 /DMs를 생성하는 스페어 마스크 게이트 회로 MSG를 포함한다. 이 스페어 마스크 게이트 회로 MSG로부터의 라이트 데이터 마스크 지시 신호 /DMs가, 스페어 회로에 설치된 기입 마스크 게이트를 포함하는 기입 마스크 회로로 제공된다.
또한, 이 경우에도, 선택 회로(9)의 출력 신호가 하이 임피던스 상태가 되는경우가 존재하지만, 스페어 인에이블 신호 SPEN이 그 때에는, 비활성 상태이고, 스페어 데이터 마스크 지시 신호 /DMs가 L 레벨로 고정되고, 스페어 회로에의 데이터의 기입은 금지된다. 불량 IO 데이터선쌍을 포함하는 IO 데이터선쌍 그룹이 선택되었을 때에는, 선택 회로(9)는, 이 내부 기입 마스크 신호 WM0-WM3 중 어느 하나를 선택한다. 이 때에는 스페어 인에이블 신호 SPEN이 H 레벨이 되고, 스페어 마스크 게이트 회로 MSG로부터의 스페어 마스크 데이터 지시 신호 /DMs는, 래치 회로(8ss)로부터의 라이트 데이터 마스크 지시 신호 DMFs의 상태에 대응한 상태로 설정된다. 따라서 정확하게, 데이터 비트 폭 단축시에도, 스페어 판정을 행하여, 불량 비트 구제를 행할 수 있다.
또, 이 4 : 1 선택 회로(9)에 대해, 단순히 스페어 데이터 마스크 지시 신호 SDM∼SEL0-SDMSEL3이 주어져도 좋다. 스페어 인에이블 신호 SPEN에 따라, 데이터 선택 신호 YD0-YD3이, 불량 IO 데이터선을 지정하는지의 여부를 판정한다(스페어 판정 회로에서는, 열 어드레스 비트 CA0 및 CA1을 유효 상태로 하여 판정이 행해지기 때문에).
1개의 라이트 마스크 지시 신호 /DMm은, 8 비트의 IO 데이터선쌍을 일괄하여 마스크한다. 예를 들면, 데이터 입력 노드 D0에 접속되는 IO 데이터선쌍은, IO 데이터선쌍 IO0, IO8, IO16, 및 IO24로부터 선택된다. 즉, 데이터 입력 노드 Dn에 접속되는 IO 데이터선쌍은, IO 데이터선쌍 IO(n+m·p)로부터 선택된다. 여기서, n은, 입력 데이터 비트 번호를 나타내고, 0, 1, 2,···Nmax이다. m은, 라이트 마스크 지시 신호의 번호를 나타내고, 0, 1, 2,···Mmax이다. 또한 p는,p=(Nmax+1)/(Mmax+1)의 관계를 만족한다.
도 45는, 데이터 비트를, 32 비트로부터 16 비트의 1/2배로 저감시킨 경우의 데이터 기입부의 구성을 개략적으로 나타낸 도면이다. 도 45에서, 16 비트의 입력 데이터 D0-D15에 대응하여, 데이터 입력 회로 DIK0-DIK15가 설치된다. 8 비트의 입력 데이터 D0-D7에 대해, 마스크 지시 신호 M0를 받는 마스크 입력 회로 MIK0이 설치된다. 또한 8 비트의 입력 데이터 D8-D15에 대해 데이터 마스크를 지시하는 마스크 지시 신호 M1을 받는 마스크 입력 회로 M1K1이 설치된다.
데이터 입력 회로 DIK0-DIK7은, 라이트 드라이버 WDV0-WDV7 각각에 결합되고, 또한 라이트 드라이버 WDV8-WDV15에 각각 결합된다. 데이터 입력 회로 DIK8-DIK15는, 라이트 드라이버 WDV16-WDV23에 각각 결합되고 더욱 라이트 드라이버 WDV24-WDV31에 각각 결합된다.
마스크 입력 회로 MIK0으로부터의 내부 마스크 지시 신호는, 마스크 게이트 회로 MG0 및 MG1에 공통적으로 제공되고, 마스크 입력 회로 MIK1로부터의 내부 기입 마스크 지시 신호는, 마스크 게이트 회로 MG2 및 MG3에 공통적으로 제공된다. 다른 구성은, 도 38에 도시된 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 붙여 상세한 설명은 생략한다.
이 도 45에 도시된 구성에서는, 워드 드라이버 WDV0-WDV7의 그룹 및 라이트 드라이버 WDV8-WDV15의 그룹의 한쪽이 활성화되고, 또한 동시에, 라이트 드라이버 WDV16-WDV23의 그룹 및 라이트 드라이버 WDV24-WDV31의 그룹의 한쪽이 활성화된다. 즉, 내부 데이터선 선택 신호 YD0 및 YD2가 동시에 활성화되던지 또는 내부 데이터선 선택 신호 YD1 및 YD3이 동시에 활성화된다. 비선택 워드 드라이버 그룹에 대해서는, 대응하는 마스크 게이트 회로에 의해 라이트 마스크 회로가 비도통 상태가 되고, IO 데이터선쌍이 전원 전압 Vcc레벨로 프리차지되어도, 감지 증폭기 회로의 래치 데이터가 반전하는 것을 확실하게 방지할 수 있다.
도 46은, 도 45에 도시된 구성에 대한 내부 데이터선쌍 선택 신호 및 라이트 드라이버 인에이블 신호 발생부의 구성을 개략적으로 도시한 도면이다. 이 도 46에 도시된 구성에서는, AND 게이트 ANG0-ANG3 각각에 있어서, 열 어드레스 비트 /CA1 및 CA1을 대신하여 주변 전원 전압 Vccp가 제공된다. 또한 이들 AND 게이트 ANG0-ANG3의 각각의 제1 입력으로는, 열 어드레스 비트 CA0 또는 /CA0이 제공된다. 따라서, 열 어드레스 비트 CA1이 축퇴 상태가 되고, 열 어드레스 비트 CA0에 따라 내부 데이터선쌍의 그룹이 지정된다.
열 어드레스 비트 CA0이 H 레벨일 때에는, 내부 데이터선 선택 신호 YD1 및 YD3이 활성 상태로 구동되고, IO 데이터선쌍 선택 신호 YD0 및 YD2는 비활성 상태를 유지한다. 한편, 열 어드레스 비트 CA0이 L 레벨일 때에는, 내부 데이터선 선택 신호 YD0 및 YD2가 활성 상태로 구동되고, 내부 데이터선 선택 신호 YD1 및 YD3은 비선택 상태를 유지한다.
AND 게이트 ANG4-ANG7은, 각각 내부 데이터선 선택 신호 YD0-YD3을 제1 입력으로 받고, 제2 입력에 라이트 드라이버 인에이블 신호 WDE를 받고 있다. 따라서, 라이트 드라이버 인에이블 신호 WDE0-WDE3은, 각각 내부 데이터선 선택 신호 YD0-YD3에 따라 선택적으로 활성화할 수 있다.
라이트 드라이버군이 비활성 상태일 때에는 대응하는 라이트 마스크 회로가 비도통 상태로 설정되고, 비록 열 선택 신호 CSLG에 따라 열 선택 회로가 도통 상태가 되어도, 비선택 감지 증폭기 회로와 IO 데이터선쌍과의 접속을 금지할 수 있다.
또, 도 45에 도시된 기입계의 구성의 경우, 스페어 판정 회로는, 도 43 및 도 44에 도시된 구성을 이용할 수 있다. 즉, 도 47에 도시된 바와 같이, 8 : 1 전환 회로 SX0 및 SX1 각각에 대해, 8 비트의 내부 기입 데이터(입력 버퍼로부터의 기입 데이터) WD<0>-WD<7>을 제공한다. 한쪽 8 : 1 전환 회로 SX2 및 SX3 각각에 대해서는, 8 비트의 내부 기입 데이터 비트 WD<8>-WD<15>를 제공한다. 전환 회로 SX0-SX3의 동작을 제어하는 제어 신호는, 스페어 IO선 선택 신호 SIOSEL0-SIOSEL31과 내부 데이터선 선택 신호 YD0-YD3이 조합에 의해 생성할 수 있다.
도 48은, 스페어 데이터 마스크 지시 신호 발생부의 구성을 개략적으로 도시한 도면이다. 도 48에서, 마스크 지시 신호 M0으로부터, 내부 마스크 지시 신호 WM0 및 WM1이 생성되고, 마스크 지시 신호 M1로부터 내부 마스크 지시 신호 WM2 및 WM3이 생성된다. 4 : 1 선택 회로(9)는, 앞의 도 44에 도시된 구성과 마찬가지로, 스페어 데이터 마스크 선택 신호 SDMSEL0-SDMSEL3과 내부 데이터선 선택 신호 YD0-YD3과의 논리곱에 의해 생성된 신호에 의해 선택 동작을 실행한다.
따라서, 이 경우에서도, 정확하게 스페어 회로에 대해서도 스페어 비사용 시에서, 스페어 메모리셀의 데이터가 반전하는 것을 방지할 수 있다.
이상과 같이, 본 발명의 실시예5에 따르면, 데이터 기입 마스크가 제어하는 라이트 마스크 회로 단위로 내부 IO 데이터선쌍과 데이터 입력 노드와의 접속을 전환하도록 구성하고 있기 때문에, 비선택 IO 데이터선쌍이, 강제적으로 마스크 상태로 할 수 있고, 라이트 마스크 기능을 갖고 또한 입력 데이터 비트수를 변경할 수 있는 반도체 기억 장치를 용이하게 실현할 수 있다.
[실시예6]
도 49는, 1개의 IO 데이터선쌍에 관련된 부분의 구성을 개략적으로 도시한 도면이다. 도 49에서, 1개의 감지 증폭기 회로 S.A를 대표적으로 나타낸다. 1개의 IO 데이터선쌍 IO에 대해, n개의 감지 증폭기 회로 S.A가 설치된다. 이 감지 증폭기 회로 S.A는 기입 데이터 마스크 지시 신호 /DMi를 게이트에 받는 기입 마스크 게이트 TGM과, 기입 마스크 게이트 TGM과 직렬로 접속되고, 게이트에 선택 열 지정 신호 CSL<j>를 받는 열 선택 게이트 CGj를 통해 내부 IO 데이터선쌍 IO에 결합된다. 내부 IO 데이터선쌍 IO는, 상보의 IO 데이터선 IOL 및 /IOL을 포함한다.
이 IO 데이터선쌍 IO에 대해, 프리차지 지시 신호 ZPRCi에 응답하여 활성화되고, IO 데이터선 IOL 및 /IOL을 전원 전압 레벨로 프리차지하는 프리차지 회로 PG와, 이 프리차지 회로 PG에 병렬로 결합되는 라이트 드라이버 WDV 및 전치 증폭기 PA가 설치된다. 라이트 드라이버 WDV는, 라이트 드라이버 인에이블 신호 WDEi의 활성화시 활성화되고, IO 데이터선 IOL 및 /IOL을, 내부 기입 데이터 WDD에 따라 구동한다. 전치 증폭기 PA는, 전치 증폭기 인에이블 신호 PAEi의 활성화시 활성화되고, 내부 데이터선 IOL 및 /IOL 상에 판독된 데이터를 증폭하여 내부 판독데이터 RD를 생성시킨다.
앞의 도 9, 도 10 및 도 31에서는, 전치 증폭기 회로 및 라이트 드라이버 회로가 각각 프리차지 회로를 포함하고 있다. 이 도 49에 도시된 구성에서는, 프리차지 회로 PG가, 라이트 드라이버 WDV 및 전치 증폭기 PA에 공통으로 설치된다. 따라서 이 라이트 드라이버 WDV 및 전치 증폭기 PA와 데이터 입출력 회로의 접속을, 데이터 마스크 지시 신호 /DMi의 제어하는 IO 데이터선쌍 단위로 실현함으로써, 앞의 실시예 5와 마찬가지로, 데이터 비트 폭에 따라, 데이터 입출력 회로의 구성을 변경할 수 있다.
또한, 전치 증폭기 PA의 비선택 상태시에는, 프리차지 회로 PG가 활성 상태에 있고, 한쪽 기입 마스크 게이트 TGM이 비도통 상태가 되기 때문에, 이 데이터 판독 시에도, 감지 증폭기 회로 S.A에 저장된 래치 데이터가 반전하는 것을 방지할 수 있다.
도 50은, 도 49에 도시된 라이트 드라이버, 전치 증폭기 및 프리차지의 회로의 구체적 구성을 나타내는 도면이다. 도 50에서, 라이트 드라이버 WDV는, 내부 기입 데이터 WDD를 반전시키는 인버터(60)와, 내부 기입 데이터 WDD와 라이트 드라이버 인에이블 신호 WDEi를 받는 NAND 회로(61)와, 라이트 드라이버 인에이블 신호 WDEi와 인버터(60)의 출력 신호를 받는 AND 회로(62)와, NAND 회로(61)의 출력 신호에 따라 IO 데이터선 IOL을 전원 전압 Vcc(주변 전원 전압 Vccp) 레벨로 구동하는 P 채널 MOS 트랜지스터(65)와, AND 게이트(62)의 출력 신호에 따라 IO 데이터선IOL을 접지 전압 레벨로 구동하는 N 채널 MOS 트랜지스터(66)와, 라이트 드라이버 인에이블 신호 WDEi와 인버터(60)의 출력 신호를 받는 NAND 회로(63)와, 라이트 드라이버 인에이블 신호 WDEi와 내부 기입 데이터 WDD를 받는 AND 회로(64)와, NAND 회로(63)의 출력 신호에 따라 보완적인 IO 데이터선 /IOL을 전원 전압 Vcc(주변 전원 전압 Vccp)로 레벨로 구동하는 P 채널 MOS 트랜지스터(67)와, AND 게이트(64)의 출력 신호에 따라 보완적인 IO 데이터선 /IOL을 접지 전압 레벨로 구동하는 N 채널 MOS 트랜지스터(68)를 포함한다.
라이트 드라이버 인에이블 신호 WDEi가 비활성 상태의 L 레벨일 때에는, NAND 게이트(61 및 63)의 출력 신호가 H 레벨, AND 회로(62 및 64)의 출력 신호가 L 레벨이 되고, MOS 트랜지스터(65-68)가 전부 오프 상태가 되고, 이 라이트 드라이버 WDV는, 출력 하이 임피던스 상태가 된다.
라이트 드라이버 인에이블 신호 WDEi가 H 레벨의 활성 상태로 구동되면, 라이트 드라이버 WDV에 있어서, NAND 게이트(61 및 63)가 인버터 버퍼로서 동작하고, AND 게이트(62 및 64)가 버퍼로서 동작한다. 따라서, 내부 기입 데이터 WDD가 예를 들면 H 레벨일 때에는, MOS 트랜지스터(65 및 68)가 온 상태, MOS 트랜지스터(66 및 67)가 오프 상태가 되고, IO 데이터선 IOL 및 /IOL은, 각각 H 레벨 및 L 레벨로 설정된다.
프리차지 회로 PG는, 프리차지 지시 신호 ZPRCi의 활성화시 도통하고, IO 데이터선 IOL 및 /IOL을 단락하는 P 채널 MOS 트랜지스터와, 프리차지 지시 신호ZPRCi의 활성화시 도통하고, IO 데이터선 IOL 및 /IOL에 전원 전압 Vcc(Vccp)를 전달하는 P 채널 MOS 트랜지스터(86 및 87)를 포함한다. 이 프리차지 지시 신호 ZPRCi가 L 레벨의 활성 상태가 되면, IO 데이터선 IOL 및 /IOL은, 전원 전압 Vcc(Vccp) 레벨로 프리차지된다. 프리차지 지시 신호 ZPRCi가 H 레벨이 되면, 이 프리차지 회로 PG에서 MOS 트랜지스터(85-87)는 전부 오프 상태가 되고, IO 데이터선 IOL 및 /IOL은, 플로우팅 상태가 된다.
전치 증폭기 PA는, 전치 증폭기 인에이블 신호 PAEi의 비활성화시 도통하고, 노드(70)를 전원 전압 Vcc(Vccp) 레벨로 프리차지하는 P 채널 MOS 트랜지스터(72)와, 프리차지 지시 신호 PAEi의 비활성화시 도통하여 노드(71)를 전원 전압 Vcc레벨로 프리차지하는 P 채널 MOS 트랜지스터(75)와, 노드(71)의 전압 레벨이 L레벨일 때에 도통하여 노드(70)를 충전하는 P 채널 MOS 트랜지스터(73)와, 노드(70)의 전압이 L 레벨일 때에 도통하고, 노드(71)를 충전하는 P 채널 MOS 트랜지스터(74)와, MOS 트랜지스터(72 및 73)와 직렬로 접속되고, 또한 노드(71)의 전압 레벨에 따라 도통하는 N 채널 MOS 트랜지스터(76)와, MOS 트랜지스터(74 및 75)와 직렬로 접속되고, 노드(70)의 전압 레벨에 따라 도통하는 N 채널 MOS 트랜지스터(77)와, MOS 트랜지스터(76)와 직렬로 접속되고, IO 데이터선 IOL의 전압 레벨에 따라 도통하는 N 채널 MOS 트랜지스터(78)와, MOS 트랜지스터(77)와 직렬로 접속되고, 보완적인 IO 데이터선 /IOL의 전압 레벨에 따라 도통하는 N 채널 MOS 트랜지스터(79)와, 이들 MOS 트랜지스터(78 및 79)에 공통으로 결합되고, 전치 증폭기 인에이블 신호 PAEi가 활성화시 도통하고, MOS 트랜지스터(78 및 79)의 공통 소스 노드를 접지 전압 레벨로 구동하는 N 채널 MOS 트랜지스터(80)를 포함한다.
MOS 트랜지스터(73, 74, 76 및 77)는, 소위 교차 결합형의 감지 증폭기 회로를 구성하고, 또한 MOS 트랜지스터(78 및 79)가, 차동적으로 IO 데이터선 IOL 및 /IOL의 전압을 증폭시키는 차동단을 구성한다.
전치 증폭기 PA는, 또한 노드(70 및 71)의 전압 레벨을 래치하는 플립플롭을 포함하는 NAND 회로(81 및 82)와, 전치 증폭기 인에이블 신호 PAEj에 응답하여, NAND 회로(82)의 출력 신호를 통과시켜 판독 데이터 RD를 생성하는 트랜스퍼 게이트(83)를 포함한다. NAND 회로(81)는, 노드(70) 상의 신호와 NAND 회로(82)의 출력 신호를 받는다. NAND 회로(82)는, NAND 회로(81)의 출력 신호와 노드(71) 상의 신호를 받아, 내부 판독 데이터 RD를 생성하고 또한 래치한다.
이 전치 증폭기 PA에서는, 전치 증폭기 인에이블 신호 PAEi가 비활성 상태의 L 레벨일 때에는, MOS 트랜지스터(80)가 오프 상태에 있다. 또한, MOS 트랜지스터(72 및 75)가 온 상태가 되고, 노드(70 및 71)가 전원 전압 Vcc(VccS) 레벨로 프리차지된다. 또한, MOS 트랜지스터(83)가 오프 상태가 되고, 출력 하이임피던스 상태가 된다.
전치 증폭기 인에이블 신호 PAEi가 활성 상태의 H 레벨로 하면, MOS 트랜지스터(72 및 75)가 오프 상태, MOS 트랜지스터(80)가 온 상태가 되고, IO 데이터선 IOL 및 /IOL 상의 전압을 증폭시킨다. 이 증폭 동작의 개시시에는, 노드(70 및71)는 전원 전압 레벨로 프리차지되고, MOS 트랜지스터(76 및 77)는, 온 상태에 있다. 따라서, MOS 트랜지스터(78 및 79)의 컨덕턴스가 IO 데이터선 IOL 및 /IOL의 전압에 따라 변화한 경우, 노드(70 및 71)의 한쪽의 전압 레벨이 저하한다. 지금, IO 데이터선 /IOL의 전압 레벨이 L 레벨의 경우를 생각한다. 이 경우, MOS 트랜지스터(78)의 컨덕턴스가 MOS 트랜지스터(79)의 컨덕턴스보다도 커서, 노드(70)는 고속으로 방전된다. 이 노드(70)의 전압 레벨 저하에 의해, MOS 트랜지스터(74)의 컨덕턴스가 커지고, 노드(71)는, 프리차지된 전원 전압 Vcc레벨이 되고, MOS 트랜지스터(73)는 오프 상태, MOS 트랜지스터(76)가 온 상태가 되고, 노드(70)는, 최종적으로, 접지 전압 레벨까지 방전된다. 이 노드(70 및 71)의 전압 레벨은, NAND 회로(81 및 82)의 입력 논리 임계치를 넘으면, 이 플립플롭으로부터의 판독 데이터 RD가, 내부 판독 데이터에 따른 상태로 설정된다. 지금, 노드(70)의 전압 레벨이 L 레벨이고, 노드(71)의 전압 레벨이 H 레벨이기 때문에, NAND 회로(82)가 MOS 트랜지스터(83)를 통해 출력하는 내부 판독 데이터 RD는 H 레벨의 신호가 된다.
또, 프리차지 지시 신호 ZPRCi, 라이트 드라이버 인에이블 신호 WDEi 및 전치 증폭기 인에이블 신호 PAEi는, 전부 내부 데이터선 선택 신호 YDi에 따라 생성된다. 따라서, 이 도 50에 도시된 구성의 경우에도, 비선택 IO 데이터선쌍의 그룹은, 프리차지 상태를 유지한다. 이 상태에서, 라이트 마스크 지시 신호가 비선택 IO선쌍 그룹에 대해서는, 강제적으로 활성 상태가 되고, 라이트 마스크 게이트 TGM이 비도통 상태가 되고, 데이터의 판독은 금지된다. 따라서, 안정적으로, IO 데이터선 IOL 및 /IOL은, 프리차지 전압 레벨을 유지할 수 있다. 또한, 전치 증폭기를 병렬로 결합해도, 비선택 전치 증폭기는 출력 하이 임피던스 상태로서, 데이터의 충돌은 생기지 않는다.
[실시예7]
앞의 실시예1등에서 설명한 바와 같이, 내부 데이터선쌍을 기입 데이터를 전달하는 기입 데이터선쌍 IOW와 판독 데이터를 전달하는 IOR로 분리함으로써, 데이터 기입 동작 완료 후 필요해지는 IO 데이터선쌍의 프리차지 기간을 고려하지 않고, 즉석에서 데이터의 판독을 행할 수 있다. 이 판독 데이터선쌍과 기입 데이터선쌍을 따로따로 설치하는 구성에 대해, 기입 마스크 게이트를 설치하는 구성은, 앞의 도 20에서 도시되어 있다. 앞의 도 20에 도시된 구성에서, 기입 데이터 마스크 지시 신호 /DM을, 내부 데이터선 선택 신호 YD와 조합한다. 즉, 도 51에 도시된 바와 같이, 내부 데이터선 선택 신호 YDi를 받는 인버터 VGi와, 인버터 VGi의 출력 신호와 내부 기입 마스크 지시 신호 WMi를 받는 마스크 게이트 회로 MCi를 이용하여, 라이트 마스크 지시 신호 /DMi를 생성한다. 또, 도 51에 도시된 구성은, 도 20에 도시된 구성과 비트선 주변 회로의 구성은 동일하고, 대응하는 부분에는 동일 참조 번호를 붙여 그 상세한 설명은 생략한다. 단, 선택 열 지정 신호로서, 기입용의 선택 열 지정 신호 CSLW<j> 및 판독 전용의 열 지정 선택 신호 CSLR<j>가 이용되는 점이 다르다. 이러한 기입 데이터선쌍 IOW 및 판독 데이터선쌍 IOR을 따로따로 설치하는 구성에서도, 기입열 선택 게이트와 직렬로 기입 마스크 게이트를 접속함으로써, 또한 이 기입 마스크 게이트를, 내부 데이터선 선택 신호 YDi로 제어함으로써, 라이트 마스크 기능을 갖고, 또한 유연하게 데이터 비트수의 변경에 대응할 수 있는 반도체 기억 장치를 실현할 수 있다.
도 52는, 본 발명의 실시예7에서의 1개의 감지 블록에 관련된 부분의 구성을 개략적으로 도시한 도면이다. 감지 블록 SB#는, 8I/O에 대응하고, 8개의 기입 데이터선쌍 IOW 및 8개의 판독 데이터선쌍 IOR이 대응하여 설치된다.
이 감지 블록 SB#와 기입 데이터선쌍 IOWj-IOWj+7에 대해, 기입열 선택 신호 CSLWG에 응답하여 감지 블록 SB# 내의 감지 증폭기 회로를 선택하는 기입열 선택 블록(91)과, 라이트 마스크 지시 신호 /DMj에 따라 감지 블록 SB#와 기입열 선택 블록(91)과의 접속을 금지하는 라이트 마스크 회로(90)가 설치된다.
판독 데이터선쌍 IORj-IORj+7과 감지 블록 SB#사이에, 판독열 선택 신호 CSLRG에 따라 감지 블록 SB#에 포함되는 감지 회로와 판독 데이터선쌍 IORj-IORj+7을 결합하는 판독열 선택 블록(92)이 설치된다. 이 판독열 선택 블록(92)은, 그 구체적 구성은, 도 51에 도시된 바와 같이, 선택 열 지정 신호 CSLR<j>에 응답하여 활성화되고, 감지 증폭기의 래치 데이터에 따라 판독 데이터선쌍을 차동적으로 구동하는 판독 게이트 RG를, 각 감지 증폭기 회로에 대응하여 포함한다.
기입열 선택 블록(91)에 대응하여, 라이트 드라이버 인에이블 신호 WDEj에 응답하여 활성화되는 기입 회로 블록(93)이 설치되고, 판독 데이터선쌍 IORj-IORj+7에 대해, 전치 증폭기 인에이블 신호 PAEj 및 프리차지 지시 신호 ZPRC에 따라 이 판독 데이터선쌍 IORj-IORj+7의 프리차지 및 데이터 판독을 행하는 판독 회로 블록(94)이 설치된다.
기입 회로 블록(93)에 대응하여 기입 데이터 비트 Dk-Dk+7을 각각 받는 데이터 입력 회로 DIk-DIk+7이 설치되고, 판독 회로 블록(94)에 대응하여, 판독 데이터 Qk-Qk+7을 각각 생성하는 출력 회로 DOKk-DOKk+7이 설치된다. 기입 회로 블록(93)은, 8 비트의 라이트 드라이버를 포함하고, 판독 회로 블록(94)은, 8 비트의 전치 증폭기를 포함한다.
또한, 이 라이트 마스크 회로(90)에 대해, 데이터 마스크 지시 신호 /DMj를 생성하기 위한 외부로부터의 마스크 지시 신호 Mj를 받는 마스크 입력 회로 MIKj가 설치된다. 이 마스크 입력 회로 MIKj의 출력 신호는, 인버터 VGj가 출력하는 반전 내부 데이터선 선택 신호를 제1 입력에 받는 마스크 게이트 회로 MGj의 제2 입력으로 제공된다. 이 NOR 회로로 구성되는 마스크 게이트 회로 MGj로부터, 데이터 마스크 지시 신호/DMj가 생성된다.
이 도 52에 도시된 바와 같이, 데이터 마스크의 단위가 되는 감지 블록을 단위로 하여, 데이터 입출력 회로의 접속을 제어한다. 이 기입 회로 블록(93) 및 판독 회로 블록(94)은, 데이터 비트 폭에 따라, 그 접속되는 데이터 입력 회로 및 데이터 출력 회로가 다르다. 감지 증폭기 회로의 비선택시에는, 데이터 기입시 라이트 마스크 회로(90)에 의해, 감지 증폭기 회로의 보유 데이터의 반전을 방지한다. 판독 회로 블록(94)은, 전치 증폭기 인에이블 신호 PAEj가 활성 상태가 되었을 때에, 대응하는 판독 데이터선쌍 IORj-IORj+7 상의 데이터의 증폭을 실행한다. 프리차지 지시 신호 ZPRC는, 선택 판독 데이터선쌍에 관계 없이, 공통으로 판독 회로 블으로 제공된다.
데이터 판독 모드시에는, 이 판독 회로 블록(94)의 선택/비선택에 관계없이, 프리차지 동작이 정지된다. 판독 동작시에는, 판독열 선택 블록(92)에 포함되는 판독 게이트가 선택 열 지정 신호에 따라 활성화되고, 감지 증폭기의 래치 회로의 래치 데이터에 따라, 판독 데이터선쌍이 방전되기 때문에, 이 프리차지 회로로부터의 충전 전류가 흐르는 것을 방지하고, 소비 전류가 증대하는 것을 방지한다.
도 53은, 1개의 감지 증폭기 유닛 SU#에 관련된 부분의 구성을 개략적으로 도시한 도면이다. 이 감지 증폭기 유닛 SU#에 대해 1개의 기입 데이터선쌍 IOW와 1개의 판독 데이터선쌍 IOR이 설치된다. 따라서, 도 52에 도시된 감지 블록 SB#에서는, 8개의 감지 증폭기 유닛 SU#가 설치된다.
감지 증폭기 유닛 SU#와 기입 데이터선쌍 IOW사이에, 기입 데이터 마스크 지시 신호 /DMj에 응답하여 선택적으로 도통/비도통 상태가 되는 라이트 마스크 유닛(90a)과, 기입열 선택 신호 CSLWG에 응답하여, 감지 증폭기 유닛 SU#에 포함되는 감지 증폭기 회로를 선택하는 기입열 선택 유닛(91a)이 직렬로 접속된다. 라이트 마스크 유닛(90a)은, 감지 증폭기 유닛 SU#에 포함되는 감지 증폭기 회로 각각에 대응하여 설치되는 기입 마스크 게이트를 포함하고, 또한 기입열 선택 유닛(91a)은, 감지 증폭기 유닛 SU# 각각에 대응하여 설치되는 기입열 선택 게이트를 포함한다.
감지 증폭기 유닛 SU#와 판독 데이터선쌍 IOR사이에, 판독열 선택 신호 CSLRG에 응답하여 선택된 감지 증폭기 회로의 래치 데이터에 따라 이 판독 데이터선쌍 IOR을 구동시키는 판독열 선택 유닛(92a)이 설치된다. 이 판독열 선택유닛(92a)은, 감지 증폭기 유닛 SU#에 포함되는 감지 증폭기 회로 각각에 대응하여 설치되는 판독 게이트를 포함한다.
기입 데이터선쌍 IOW에 대응하여, 라이트 드라이버(93a)가 설치되고, 판독 데이터선쌍 IOR에 대해, 보완적인 프리차지 지시 신호 ZPRC에 응답하여 판독 데이터선쌍 IOR을 전원 전압 레벨로 프리차지하는 프리차지 회로(94a)와, 전치 증폭기 인에이블 신호 PAEj의 활성화시 판독 데이터선쌍 IOR 상의 데이터를 증폭시키는 전치 증폭기(94b)가 설치된다.
라이트 드라이버(93a)가 비활성 상태일 때에는, 라이트 데이터 마스크 지시 신호 /DMj가 도시하지 않은 데이터선 선택 신호 YDj에 따라 활성 상태가 되고, 라이트 마스크 유닛(90a)이 비도통 상태가 된다. 따라서 감지 증폭기 유닛 SU#에서 어느 한 감지 증폭기 회로가 선택되어도, 이 감지 증폭기 유닛 SU#에 포함되는 감지 증폭기 회로는 전부, 기입열 선택 유닛(91a)으로부터 분리된다.
판독열 선택 유닛(92a)은, 데이터 판독 시, 판독열 선택 신호 CSLRG에 따라, 라이트 마스크 유닛(90a)의 존재에 관계없이, 선택 감지 증폭기 회로가 보유하는 데이터를 증폭시켜 판독 데이터선쌍 IOR로 전달한다.
도 54는, 전치 증폭기 인에이블 신호 발생부의 구성의 일례를 나타내는 도면이다. 도 54에서, 전치 증폭기 인에이블 신호 PAEj는, 메인 전치 증폭기 인에이블 신호 PAE와 내부 데이터선 선택 신호 YDj를 받는 AND 회로(95)로부터 생성된다. 전치 증폭기 활성화 신호 PAEj가 비활성 상태일 때에는, 전치 증폭기(94b)는, 도 50에 도시된 전치 증폭기 PA와 동일한 출력 하이임피던스 상태가 된다. 도 53에도시된 바와 같이, 라이트 드라이버(93a)에는, 프리차지 회로는 설치되지 않는다. 프리차지 회로(94a) 및 전치 증폭기(94b)는, 앞의 도 50에 도시된 구성과 동일하다. 비선택의 기입 데이터선쌍에 대해서는, 라이트 마스크 게이트에 의해, 감지 증폭기 회로와 기입 데이터선쌍이 분리된다. 따라서, 이 기입 데이터선쌍은, 앞의 도 24 이후에 설명한 라이트 드라이버와 마찬가지로, 전원 전압 Vcc레벨로 프리차지할 필요가 없고, 2치 구동하는 2 상태 버퍼로 라이트 드라이버(93a)를 구성할 수 있다.
도 55는, 도 53에 도시된 라이트 드라이버(93a)의 구성의 일례를 나타내는 도면이다. 도 55에서, 라이트 드라이버(93a)는, 라이트 드라이버 인에이블 신호 WDEj를 반전하는 인버터(93ab)와, 내부 기입 데이터 WDD를 반전시키는 임버터(93aa)와, 라이트 드라이버 인에이블 신호 WDEj 및 인버터(93ab)의 출력 신호에 따라, 인버터(93aa)의 출력 신호를 통과시키는 트랜스미션 게이트(93ac)와, 트랜스미션 게이트(93ac)를 통해 제공된 데이터를 반전하여 기입 데이터선 IOWL로 전달하는 인버터(93ad)와, 인버터(93ad)의 출력 신호를 반전시켜 인버터(93ad)의 입력으로 전달하는 인버터(93ae)와, 인버터(93ad)의 출력 신호를 반전하여 기입 데이터선 /IOWL로 전달하는 인버터(93af)를 포함한다.
인버터(93ad 및 93ae)가, 래치 회로를 구성시킨다. 이 도 55에 도시된 라이트 드라이버(93a)의 구성에서, 라이트 드라이버 인에이블 신호 WDEj가 활성 상태의 H 레벨로 하면, 트랜스미션 게이트(93ac)가 도통하고, 인버터(93aa)로부터의 보완적인 내부 기입 데이터가 인버터(93ad)로 전달되어, 내부 기입 데이터 IOWL 및 /IOWL이 기입 데이터에 따라 구동된다. 라이트 드라이버 인에이블 신호 WDEj가 비활성 상태가 되면, 트랜스미션 게이트(93ac)가 비도통 상태가 되고, 이 라이트 드라이버(93a)는 래치 상태가 된다. 따라서, 이 기입 데이터선 IOWL 및 /IOWL에 대해서는, 기입 데이터가, 다음의 새로운 데이터가 주어질 때까지 래치되고, 프리차지 동작이 불필요해지고, 이 프리차지에 필요한 소비 전력을 저감시킬 수 있다. 또한, 라이트 드라이버(93a)는 래치형의 드라이브 회로이고, 라이트 드라이버 인에이블 신호 WDEj의 활성 기간과 기입열 선택 신호의 활성화 기간과의 타이밍 마진을 크게 할 수 있어, 데이터 기입의 타이밍 설계가 용이해진다.
또한, 동일 데이터를 연속하여 기입하는 경우, 이 라이트 드라이버(93a)의 출력 신호의 전압 레벨은 변화하지 않기 때문에, 동일 데이터를 연속하여 기입할 때의 소비 전류를 저감시킬 수 있다.
도 56은, 32 비트 데이터를 8 비트 데이터에 저감했을 때의 기입/판독 회로와 데이터 입력/출력 회로의 접속을 개략적으로 도시한 도면이다.
도 56에서, 4개의 기입/판독 회로 블록 WBK0-WBK3이 설치된다. 기입/판독 회로 블록 WBK0에 대해서는, 판독 데이터선쌍 R0-R7 및 기입 데이터선쌍 W0-W7이 설치된다. 기입/판독 회로 블록 WBK1에 대해서는, 판독 데이터선쌍 R8-R15와 기입 데이터선쌍 W8-W15가 설치된다. 기입/판독 회로 블록 WBK2에 대해서는, 판독 데이터선쌍 R16-R23 및 기입 데이터선쌍 W16-W23이 설치된다. 기입/판독 회로 블록 WBK3에 대해서는, 판독 데이터선쌍 R23-R31 및 기입 데이터선쌍 W24-W31이 설치된다.
이들 기입/판독 회로 블록 WBK0-WBK3 각각에 대응하여, 마스크 입력 회로 MIK로부터의 내부 기입 마스크 지시 신호 WM에 따라 라이트 데이터 마스크 지시 신호 /DM0-/DM3을 생성하는 마스크 게이트 회로 MG0-MG3이 설치된다.
기입/판독 회로 블록 WBK0의 8 비트의 라이트 드라이버 및 전치 증폭기가, 입력/출력 회로 DIOK0-DIOK7에 병렬로 결합된다. 기입/판독 회로 블록 WBK1의 8 비트의 라이트 드라이버 및 전치 증폭기가, 입력/출력 회로 DIOK0-DIOK7에 각각 결합된다. 기입/판독 회로 블록 WBK2 및 기입 및 판독 회로 블록 WBK3 각각에도, 8 비트의 라이트 드라이버 및 전치 증폭기가, 입력/출력 회로 DIOK0-DIOK7에 각각 결합된다.
기입/판독 회로 블록 WBK0-WBK3의 1개가, 내부 데이터선 선택 신호 YDj 에 따라 활성화되고, 입력/출력 회로 DIOK0-DIOK7과 데이터의 수수를 행한다. 비선택 회로 블록에 대해서는, 데이터 기입 시 라이트 마스크 데이터 지시 신호 /DM이 활성 상태가 되고, 기입 마스크 회로가 비도통 상태가 되고, 감지 증폭기 블록이, 대응하는 기입 데이터선쌍과 분리한다. 데이터 판독 시에는, 마스크가 형성되지 않고, 비선택 회로 블록에 대해 판독 데이터선쌍을 통해 데이터가 전달된다. 그러나, 대응하는 전치 증폭기가 비활성 상태의 출력 하이 임피던스 상태이고, 데이터의 판독은 행해지지 않고, 또한 리드 게이트는 차동 증폭 회로이고, MOS 트랜지스터의 게이트가 비트선(감지 노드)에 접속되어 있고, 아무런 감지 증폭기의 래치 데이터에 영향을 미치게 하는 일은 없다. 따라서, 이 기입 마스크를 형성하는 라이트 데이터 마스크 단위로, 기입/판독 회로 블록과 데이터 입력/출력 회로와의 접속을 변경함으로써, 정확하게 라이트 마스크 기능을 갖은 데이터 입력 비트 폭을 변경할 수 있는 반도체 기억 장치를 실현할 수 있다.
도 57은, 32 비트 데이터를 16 비트 데이터에 저감했을 때의 기입/판독 회로의 접속을 개략적으로 도시한 도면이다. 도 57에서, 16 비트의 데이터 입력/출력 회로 DIOK0-DIOK15가 설치된다. 데이터 입력/출력 회로 DIOK0-DIOK15의 각각은, 데이터 입력 회로 및 데이터 출력 회로를 포함한다. 기입/판독 회로 블록 WBK0에 포함되는 8 비트의 라이트 드라이버 및 8 비트의 전치 증폭기는, 데이터 입력/출력 회로 DIOK0-DIOK7에 결합되고, 기입/판독 회로 블록 WBK1의 8 비트의 라이트 드라이버 및 8 비트의 전치 증폭기가, 데이터 입력/출력 회로 DIOK0-DIOK7에 각각 결합된다.
기입/판독 회로 블록 WBK2에 포함되는 8 비트의 라이트 드라이버 및 8 비트의 전치 증폭기가, 데이터 입력/출력 회로 DIOK8-DIOK15에 각각 결합되고, 또한 기입/판독 회로 블록 WBK3에 포함되는 8 비트의 라이트 드라이버 및 8 비트의 전치 증폭기가, 데이터 입력/출력 회로 DIOK8-DIOK15에 병렬 결합된다.
기입 데이터 D0-D7에 대응하여 라이트 마스크 지시 신호를 받는 마스크 입력 회로 MIK0이 설치되고, 또한 데이터 입력 비트 D8-D15에 대해, 라이트 마스크 지시 신호 M1을 받는 마스크 입력 회로 MIK1이 설치된다. 이 마스크 입력 회로 MIK0으로부터의 마스크 데이터 지시 신호는, 마스크 게이트 회로 MG0 및 MG1에 제공되고, 마스크 입력 회로 MIK1로부터의 라이트 마스크 지시 신호는, 마스크 게이트 회로MG2 및 MG3으로 제공된다.
이 도 57에서, 8 비트의 내부 기입/판독 데이터 RD0-RD7은, 기입/판독 회로 블록 WBK0 및 WBK1의 한쪽에 의해 송수신되고, 또한 내부 기입/판독 데이터 RD8-RD15는, 기입/판독 회로 블록 WBK2 및 WBK3의 한쪽과 송수신된다.
따라서, 이 도 57에 도시된 구성에서도, 데이터 입력/출력 회로와 데이터 및 전치 증폭기의 접속은, 라이트 데이터 마스크 단위가 되는 기입/판독 회로 블록으로 전환되고 있다. 이 접속의 전환은 내부 데이터선 선택 신호 YD0-YD3으로 실행된다. 내부 데이터선 선택 신호 YD0 및 YD1에 의해, 기입/판독 회로 블록 WBK0및 WBK1이 각각 활성/비활성화되고, 내부 데이터선 선택 신호 YD2 및 YD3에 의해, 기입/판독 회로 블록 WBK2 및 WBK3의 활성/비활성이 제어된다. 따라서, 이 16 비트 구성에서도, 확실하게 비선택 회로 블록에서 라이트 마스크시, 내부의 라이트 마스크 지시 신호/DM0-/DM3에 의해 비도통 상태로 되어, 기입 시에의 비선택 감지 증폭기 회로의 래치 데이터의 반전이 생기는 것을 방지할 수 있다.
또, 이 실시예7의 구성에서도, 스페어 판정 회로의 구성은, 앞의 실시예5와 동일한 구성을 이용할 수 있다. 라이트 마스크의 변경 구성은, 실시예5와 동일하기 때문이다.
이상과 같이, 본 발명의 실시예7에 따르면, 내부 판독 데이터선쌍 및 내부 기입 데이터선쌍이 따로따로 설치되는 구성에서도, 라이트 마스크 단위로, 데이터 입력/출력 회로와 라이트 드라이버/전치 증폭기의 접속 전환을 행하기 때문에, 정확하게 라이트 마스크 기능을 갖고 또한 데이터 비트 폭의 변경 가능한 반도체 기억 장치를 실현할 수 있다. 또한, 기입 데이터선과 판독 데이터선이 따로따로 설치되고, 기입 데이터선의 프리차지가 불필요해지고, 기입 동작 완료 후의 판독 동작을 고속화할 수 있고, 따라서 고속 동작하는 반도체 기억 장치를 실현할 수 있다. 또한 프리차지 동작이 불필요해져, 소비 전류를 저감시킬 수 있다. 라이트 드라이버를 래치 회로를 갖는 2치 드라이버로 구성하고, 동일 데이터가 기입 시에는, 내부 기입 데이터선쌍의 충방전은 생기지 않기 때문에, 소비 전류를 저감시킬 수 있다.
이상과 같이, 본 발명에 따르면, 저소비 전력으로 고속이면서 정확하게 데이터 기입을 행할 수 있는 동작 주파수가 높은 논리 혼재에 적합한 반도체 기억 장치를 얻을 수 있다.

Claims (3)

  1. 행렬형으로 배열되는 노멀 메모리셀과, 상기 노멀 메모리셀 중 불량 노멀 메모리셀을 치환하기 위한 스페어 메모리셀을 갖는 메모리셀 어레이를 포함하고, 상기 스페어 메모리셀의 행은, 상기 노멀 메모리셀의 행에 대응하여 배치되고,
    상기 불량 노멀 메모리셀의 어드레스를 기억하고, 또한 제공된 어드레스가 상기 기억한 어드레스를 지정하는지의 여부를 판정하고, 상기 판정 결과를 나타내는 스페어 판정 결과를 출력하는 중복 제어 회로를 더 포함하고,
    상기 중복 제어 회로는, 데이터 기입 모드와 데이터 판독 모드에서 스페어 판정 결과 출력 타이밍이 다른 것을 특징으로 하는 반도체 기억 장치.
  2. 행렬형으로 배열되는 복수의 메모리셀, 및
    상기 메모리셀의 열에 대응하여 배치되고, 각각이 대응하는 열의 메모리셀의 데이터의 검지 및 증폭을 행하기 위한 복수의 감지 증폭기 회로를 포함하고, 상기 복수의 감지 증폭기 회로는, 각각이 소정수의 감지 증폭기 회로를 포함하는 복수의 감지 증폭기 유닛으로 분할되고,
    상기 복수의 감지 증폭기 유닛 각각에 대응하여 설치되는 복수의 내부 데이터선,
    상기 복수의 감지 증폭기 유닛으로부터 1개의 감지 증폭기 회로를 선택하기 위한 복수의 열 선택 유닛,
    각각이 미리 정해진 수의 감지 증폭기 유닛을 포함하는 감지 블록에 대응하여 설치되고, 각각이 대응하는 데이터 마스크 지시 신호에 응답하여, 대응하는 감지 블록의 감지 증폭기 회로와 대응하는 내부 데이터선과의 접속을 금지하기 위한 복수의 기입 마스크 회로, 및
    상기 복수의 내부 데이터선 각각에 대응하여 설치되고, 활성화시 대응하는 내부 데이터선으로 내부 기입 데이터를 전달하기 위한 복수의 기입 드라이버를 포함하고, 상기 복수의 기입 드라이버는, 상기 기입 마스크 회로에 대응하여 복수의 기입 드라이버 블록으로 분할되고, 또한
    상기 복수의 기입 마스크 회로 각각에 대응하여 설치되고, 데이터 마스크 지시에 응답하여 대응하는 기입 마스크 회로로 데이터 마스크 지시 신호를 제공하는 복수의 마스크 게이트 회로를 포함하고, 각 상기 마스크 게이트 회로는, 대응하는 기입 드라이버 블록이 비활성 상태일 때 대응하는 데이터 마스크 지시 신호를 활성 상태로 하여 대응하는 기입 마스크 회로를 접속 금지 상태로 하기 위한 게이트 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 메모리 셀 어레이는 행방향을 따라 복수의 열블록으로 분할되고,
    각 열 블록에 대응하여, 대응하는 열 블록의 열의 메모리셀 데이터를 검지 증폭시키기 위한 감지 증폭기 회로를 각각이 포함하는 복수의 감지 증폭기 유닛을 더 구비하고, 상기 복수의 감지 증폭기 유닛 각각으로부터 1비트의 메모리셀이 선택되고,
    상기 중복 제어 회로는 상기 감지 증폭기 유닛 단위로 불량 노멀 메모리셀의 어드레스를 기억하는 것을 특징으로 하는 반도체 기억 장치.
KR1020000032592A 1999-07-12 2000-06-14 논리와의 혼재에 적합한 반도체 기억 장치 KR100357021B1 (ko)

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JP19737999 1999-07-12
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JP1999-325381 1999-11-16

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