DE4130205A1 - Seriell zugreifbare halbleiterspeichereinrichtung - Google Patents

Seriell zugreifbare halbleiterspeichereinrichtung

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DE4130205A1
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Description

Die Erfindung bezieht sich alllgemein auf Halbleiterspeicher­ einrichtungen und im besonderen auf eine Halbleiterspei­ chereinrichtung, bei der die Daten seriell ausgelesen werden, und ein Betriebsverfahren für diese.
Fig. 4 ist ein Blockschaltbild, das ein Beispiel der Konfiguration eines Dual-Port-Speichers zeigt. Der Dual-Port- Speicher enthält ein wahlfrei zugreifbares Speicherzellenarray (Speicherzellenanordnung), das Matrixform aufweist, und ein seriell zugreifbares serielles Speicherzellenarray und wurde in jüngster Zeit oft als Speicher für die Videoverarbeitung benutzt.
In Fig. 4 enthält jedes der vier Speicherzellenarrays 1a, 1b, 1c und 1d eine Mehrzahl von in einer Matrix aus einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordneten Speicherzellen. Externe Adreßsignale A0-An werden an einen Adreßpuffer 2 angelegt. Ein Zeilendekoder 3 empfängt vom Adreßpuffer 2 ein Adreßsignal und wählt in jedem der Speicherzellenarrays 1a, 1b, 1c und 1d eine Zeile aus. Ein Spaltendekoder 4 erhält ein Adreßsignal vom Adreßpuffer 2 und wählt in jedem der Speicherzellenarrays 1a, 1b, 1c und 1d eine Spalte aus. Die Daten in den vier durch den Zeilendekoder 3 und den Spaltendekoder 4 ausgewählten Speicherzellen werden jeweils an die Daten-Eingangs/Ausgangs-Anschlüsse r1 bis r4 über eine E/A-Schalteinrichtung 5 und eine E/A-Schaltung 6 geliefert. Die an die E/A-Anschlüsse r1-r4 gelieferten Daten D0-D3 von vier Bit werden über die Eingangs/Ausgangs-Schaltung 6 und die E/A-Schalteinrichtung 5 an die durch den Zeilendekoder 3 und den Spaltendekoder 4 ausgewählte Speicherzelle übergeben.
Jedes der seriellen Speicherzellenarrays 8a, 8b, 8c und 8d enthält eine Mehrzahl von in einer Zeile angeordneten Speicherzellen. Die Daten einer Zeile werden durch die Übergabeschaltung 7 jeweils zwischen den seriellen Speicherzel­ lenarrays 8a bis 8d und den Speicherzellenarrays 1a-1d durch eine Übergabeschaltung 7 übertragen. Eine serielle Auswahl­ schaltung 9 empfängt ein Adreßsignal vom Adreßpuffer 2 und zeigt in jedem der seriellen Speicherzellenarrays 8a-8b eine Startadresse an. Dann wird ein an den Eingangsanschluß 14 angelegtes externes Taktsignal SC in einem Taktgenerator 13 in ein internes Signal iSC umgewandelt. Die serielle Auswahlschal­ tung 9 wählt sequentiell ein Bit in jedem der seriellen Speicherzellenarrys 8a-8d im Ansprechen an das interne Signal iSC aus. Eine E/A-Schalteinrichtung 10 und eine Eingangs-/Ausgangs­ schaltung 11 übertragen die seriellen Eingangs-/Ausgangsdaten SD0-SD3 zwischen den seriellen Speicherzellen­ arrays 8a-8d und den Dateneingangs-/ausgangsanschlüssen s1-s4.
Ein Timinggenerator (Zeitabfolgegenerator) 12 erzeugt die Timingsignale (Zeitabfolgesignale) zur Steuerung des Betriebes jedes Teiles im Ansprechen auf ein extern angelegtes Zeilenadreßtaktsignal , ein Spaltenadreßtaktsignal , ein Datenübertragungs-/ausgabe-Freigabesignal und ein Pro- Bit-Schreib/Schreib-Freigabesignal . Der Taktgenerator 13 erzeugt ein internes Taktsignal iSC und Übertragungssignale Φ1, in Reaktion auf das externe Taktsignal SC.
Fig. 5 ist ein Schaltbild, das den Aufbau des Hauptteiles des Dual-Port-Speichers nach Fig. 4 zeigt.
Eine Mehrzahl von Bitleitungspaaren BL, ist im Speicherzel­ lenarray 1a angeordnet. Eine Mehrzahl von Wortleitungen WL ist so angeordnet, daß sie die Bitleitungspaare BL, kreuzt. Eine Speicherzelle MC ist an einem Kreuzungspunkt einer Wortleitung WL und einer Bitleitung BL oder einer Bitleitung angeordnet. Die Mehrzahl von Wortleitungen WL ist mit einem Zeilendekoder 3 verbunden. Ein Leseverstärker SA ist mit jedem Bitleitungspaar BL, verbunden. Jeder Leseverstärker SA ist mit dem Dateneingabe-/ausgabeleitungspaar DIO, über nMOS-Transi­ storen Q1, Q2 verbunden. Ein Spaltenauswahlsignal wird an die Gates der Transistoren Q1 und Q2 vom Spaltendekoder 4 angelegt. Die Transistoren Q1 und Q2 und das Dateneingabe-/ausgabelei­ tungspaar DIO, bilden eine E/A-Schalteinrichtung 5.
Eine statische Speicherzelle SMC, die Inverter G1 und G2 enthält, ist über nMOS-Transistoren Q3 und Q4 jeweils mit einem Bitleitungspaar BL, verbunden. Ein Datenübertragungssignal DT wird an die Gates der Transistoren Q3 und Q4 angelegt. Eine Mehrzahl von Paaren von Transistoren Q3 und Q4 bilden eine Übergabeschaltung 7. Eine Mehrzahl von Speicherzellen SMC bilden ein serielles Speicherzellenarray 8a.
Jede Speicherzelle SMC ist mit einem Dateneingabe-/ausgabelei­ tungspaar SIO, über nMOS-Transistoren Q5 und Q6 verbunden. Ein Auswahlsignal wird an die Gates der Transistoren Q5 und Q6 von einer seriellen Auswahlschaltung 9 angelegt. Eine Mehrzahl von Paaren von Transistoren Q5 und Q6 und das Dateneingabe- /ausgabeleitungspaar SIO, bilden eine E/A-Schalteinrichtung 10.
Jetzt wird der Lesevorgang des Speicherzellenarrays 1a beschrieben. Eine beliebige der Mehrzahl der Wortleitungen WL wird durch den Zeilendekoder 3 angewählt. Daten werden auf das entsprechende Bitleitungspaar BL, aus der mit der ausgewählten Wortleitung WL verbundenen Mehrzahl von Speicherzellen NC ausgelesen. Die in jedes Bitleitungspaar BL, gelesenen Daten werden durch den Leseverstärker SA verstärkt. Ein Paar aus der Mehrzahl von Paaren von Transistoren Q1 und Q2 wird durch den Spaltendekoder 4 ausgewählt. Im Ergebnis schaltet das ausgewählte Transistorpaar Q1, Q2 ein, so daß die in das entsprechende Bitleitungspaar BL, gelesenen Daten auf das Dateneingangs-/ausgangslei­ tungspaar DIO, übertragen werden.
Im folgenden wird der Auslesevorgang des seriellen Speicherzel­ lenarrays 8a beschrieben. Ein Paar der Mehrzahl von Transi­ storen Q5 und Q6 wird durch die serielle Auswahlschaltung 9 ausgewählt. Die ausgewählten Transistoren Q5 und Q6 schalten ein, so daß die in der entsprechenden Speicherzelle SMC gespeicherten Daten auf das Dateneingabe-/ausgabeleitungspaar SIO, übertragen werden. Die serielle Auswahleinrichtung 9 wählt seriell eine Mehrzahl von Paaren von Transistoren Q5 und Q6 in Reaktion auf das interne Taktsignal iSC, das vom Taktgenerator 13 geliefert wird, aus.
Bei dem Dual-Port-Speicher nach Fig. 4 kann in den Speicher­ zellenarrays 1a-1d von einer CRT-Steuerung usw. über die Dateneingabe-/ausgabeanschlüsse r1-r4 eine Bildinformation gespeichert werden. Die in den Speicherzellenarrys 1a-1d gespeicherte Bildinformation wird durch die serielle Übergabeschaltung 7 auf die seriellen Speicherzellenarrays 8a-8d übertragen. Die auf die seriellen Speicherzellenarrays 8a-8d 8d übertragene Bildinformation wird über die Dateneingabe-/ausgabe­ anschlüsse s1-s4 seriell nach außen geliefert.
Da die seriellen Speicherzellenarrays 8a-8d mit einer Zugriffszeit und einer Zykluszeit von etwa 30 nsec arbeiten können, können Daten mit einer höheren Geschwindigkeit gegenüber den Speicherzellenarrays 1a-1d, die eine Zugriffszeit und eine Zykluszeit von etwa 200 nsec haben, erhalten werden.
Während des Einschreibens von Daten in die Speicherzellenarrays 1a-1d können gleichzeitig Daten aus den seriellen Speicherzellenarrays 8a-8d ausgelesen werden. Die Daten können damit ohne eine Leseunterbrechungsperiode und mit hoher Geschwindigkeit erhalten werden. Solche Speicher sind daher als Speicher für die Videoverarbeitung weit verbreitet.
Fig. 6 ist ein Schaltbild, das den Aufbau der in Fig. 4 gezeigten Eingangs-/Ausgangsschaltung 11 zeigt.
Die Eingangs-/Ausgangsschaltung nach Fig. 6 enthält Verstärker 101 und 107, eine erste Übergabeschaltung 102, eine zweite Übergabeschaltung 104, eine erste Latchschaltung 103, eine zweite Latchschaltung 105, eine Ausgangsschaltung 106 und Inverter G7 und G8. Der Inverter G8 und die Ausgangsschaltung 106 bilden einen Hauptverstärker.
Zum Zeitpunkt des Auslesens von Daten verstärkt der Verstärker 101 die Daten auf dem Eingangs-/Ausgangsleitungspaar SIO, mit hoher Geschwindigkeit. Zum Zeitpunkt des Einschreibens von Daten verstärkt der Verstärker 107 die an den Dateneingangs- /ausgangsanschluß si gelieferten Daten SDi mit hoher Geschwindigkeit und legt die verstärkten Daten an das Dateneingabe-/ausgabeleitungspaar SIO, an, wobei i=0, 1, 2, 3 ist.
Die erste Übergabeschaltung 102 enthält pMOS-Transistoren Q11 und Q12 und nMOS-Transistoren Q13 und Q14. Übergabesignale Φ1 und werden an das Gate des Transistors Q11 bzw. Q14 angelegt. Die Übergabesignale Φ1 und sind zueinander komplementär. Die erste Latchschaltung 103 enthält Inverter G3 und G4. Die zweite Übergabeschaltung 104 enthält pMOS-Transi­ storen Q15 und Q16 und nMOS-Transistoren Q17 und Q18. Übergabesignale Φ2 und werden an das Gate des Transistors Q15 bzw. Q18 angelegt. Die Transfersignale Φ2 und sind komplementär zueinander. Die zweite Latchschaltung 105 enthält Inverter G5 und G6. Die Ausgangsschaltung 106 enthält nMOS- Transistoren Q19 und Q20.
Der Vorgang des Auslesens von Daten in die Eingangs-/Ausgangs­ schaltung der Fig. 6 wird im folgenden unter Bezugnahme auf die Wellenformdiagramme in den Fig. 7 und 8 beschrieben.
Hier wird der Fall beschrieben, daß die von der n-ten Adresse der seriellen Speicherzellenarrays 8a-8d ausgelesenen Daten als Ausgangsdaten nach außen geliefert werden. Die von der n- ten Adresse des seriellen Speichers ausgelesenen Daten werden in der ersten Latchschaltung 103 gehalten. Wie Fig. 7 zeigt, wächst, wenn das externe Taktsignal SC auf H-Pegel ansteigt, zuerst das Übergabesignal Φ2 auf H-Pegel. Die zweite Übergabeschaltung 104 schaltet ein, und die in der ersten Latchschaltung 103 gehaltenen Daten werden auf die zweite Latchschaltung 105 übertragen. Im Ergebnis dessen werden die in der zweiten Latchschaltung 105 gehaltenen Daten durch die Ausgangsschaltung 106 verstärkt und an den Eingangs- /Ausgangsanschluß Si geliefert.
Die Zugriffszeit tSCA von dem Zeitpunkt, zu dem das externe Taktsignal SC auf H-Pegel ansteigt, bis zu dem Zeitpunkt, zu dem der Wert SDi an den Dateneingabe-/ausgabeanschluß si geliefert wird, ist zumeist 5-10 nsec. Die Zeit tSOH (Haltezeit des vorigen Wertes) vom Zeitpunkt, zu dem das externe Taktsignal Sc auf H-Pegel anwächst, bis zu dem Zeitpunkt, zu dem sich der im vorherigen Zyklus ausgegebene Wert ändert, ist zumeist 0-5 nsec.
Das Übergabesignal Φ2 fällt auf L-Pegel, wenn eine bestimmte Zeitspanne verstrichen ist, nachdem es H-Pegel angenommen hatte. Nachdem Φ2 vollständig auf L-Pegel abgesunken ist, wächst das Übergabesignal Φ1 auf H-Pegel. Die erste Übergabeschaltung 102 schaltet ein, und die aus der (n + 1)-ten Adresse in Vorbereitung des Auslesevorgangs des nächsten Zyklus ausgelesenen Daten werden an die erste Latchschaltung 103 über das Dateneingabe-/ausgabeleitungspaar SIO, und den Verstärker 101 übertragen.
Im nächsten Zyklus wird, nachdem der in der ersten Latchschal­ tung 103 gehaltene Wert auf die zweite Latchschaltung 105 übergeben wurde, der aus der (n + 2)-ten Adresse gelesene Wert an die erste Latchschaltung 103 übergeben. Auf diese Weise kommt ein Look-Ahead-System zustande. Im Ergebnis dessen hat die Zugriffszeit tSCA einen hinreichend niedrigen Wert.
Wie oben festgestellt, gibt es, wenn die Zugriffszeit tSCA bei der herkömmlichen Eingangs-/Ausgangsschaltung nach Fig. 6 hinreichend kurz wird, das Problem, daß die Vorige-Daten- Haltezeit tSOH zu kurz wird. Die Eingangs-/Ausgangsschaltung nach Fig. 6 ist eine vollständig kantengetriggerte Schaltung. Der Wert im vorherigen Zyklus ändert sich, und der Wert im nächsten Zyklus wird in Reaktion auf die Anstiegsflanke des externen Taktsignals SC von L- auf H-Pegel ausgegeben.
In einem praktischen System, in dem ein solcher Dual-Port- Speicher verwendet wird, werden Daten vielfach an einer Anstiegsflanke von L-Pegel auf H-Pegel des externen Taktsignals SC eingegeben. Die Vorige-Daten-Haltezeit tSOH 5-10 nsec muß daher als Standard der Einrichtung gewahrt werden.
Wenn jedoch die Vorige-Daten-Haltezeit tSOH länger gemacht wird, wie in Fig. 8 gezeigt, wird auch die Zugriffszeit tSCA länger. Der Maximalwert der Zugriffszeit tSCA im Standard der Einrichtung bestimmt sich zu 20-25 nsec. Auf diese Weise darf die Zeitspanne vom Zeitpunkt, zu dem das externe Taktsignal SC geliefert wird, bis zu dem Zeitpunkt, zu dem das in Fig. 7 und 8 gezeigte Übergabesignal Φ2 auf H-Pegel ansteigt, weder zu kurz noch zu lang, sondern muß in einem extrem schmalen Bereich sein.
Wenn die Zeitspanne von dem Zeitpunkt, bei dem das externe Taktsignal SC angelegt wird, zu dem Zeitpunkt, zu dem das Übergabesignal Φ2 ansteigt, vergrößert wird, können eine optimale Vorige-Daten-Haltezeit tSOH und Zugriffszeit tSCA erhalten werden. Nachdem jedoch das Übergabesignal Φ2 abfällt, muß in Vorbereitung eines Auslesevorganges im nächsten Zyklus ein Übergabesignal Φ1 geliefert werden. Wenn ein externes Taktsignal SC im nächsten Zyklus zwischen den Zeitpunkten geliefert wird, zu denen Φ1 auf H-Pegel steigt, und es auf L- Pegel abfällt, wird eine Fehlfunktion verursacht. Das heißt, die Zeit, zu der das Übergabesignal Φ1 abfällt, bildet einen Grenzwert für die minimale Zykluszeit tSCC. Der Standard der minimalen Zykluszeit tSCC ist etwa 30 nsec.
Problematisch ist daher, daß der Minimalwert der Zykluszeit tSCC länger wird, wenn die Vorige-Daten-Haltezeit tSOH und die Zugriffszeit tSCA länger gemacht werden.
Es ist Aufgabe der Erfindung, den Betrieb eines Speichers mit seriellem Zugriff zu beschleunigen, insbesondere eine Halbleiterspeichereinrichtung bereitzustellen, die eine minimale Zykluszeit und eine optimale Vorige-Daten-Haltezeit und Zugriffszeit aufweist.
Weiter ist es Aufgabe der Erfindung, ein Betriebsverfahren anzugeben, durch das die Vorige-Daten-Haltezeit und die Zugriffszeit in einem Speicher mit seriellem Zugriff bei Wahrung einer minimalen Zykluszeit gleichzeitig auf einen Optimalwert gesetzt werden können. Insbesondere soll dies für einen Dual-Port-Speicher erreicht werden.
Die erfindungsgemäße Halbleiterspeichereinrichtung enthält eine Speicherschaltung zum Speichern einer Informationsmenge, eine Ausleseschaltung zum seriellen Auslesen der in der Speicher­ schaltung gespeicherten Information, eine erste Halteschaltung zum Halten der durch die Ausleseschaltung ausgelesenen Information, eine zweite Halteschaltung zum Halten der von der ersten Halteschaltung gelieferten Information, eine erste Übergabeschaltung zum Übertragen der durch die Leseschaltung auf die erste Halteschaltung ausgelesenen Information, eine zweite Übergabeschaltung zum Übertragen der Information von der ersten Halteschaltung auf die zweite Halteschaltung und eine Ausgabeschaltung zur externen Ausgabe der in der zweiten Halteschaltung gehaltenen Information als Ausgangswert. Die Halbleiterspeichereinrichtung enthält weiter eine Steuer­ schaltung zum effektiven Steuern, wodurch der Ausgabevorgang durch die Ausgangsschaltung und danach ein Übertragungsvorgang durch die erste Übertragungsschaltung bewirkt wird, nachdem der Übertragungsvorgang durch die zweite Übergabeschaltung durchgeführt wurde.
Bei dieser Halbleiterspeichereinrichtung wird die in der zweiten Halteschaltung gehaltene Information als Ausgangswert nach außen ausgegeben, nachdem die auszugebende Information im aktuellen Zyklus von der ersten Halteschaltung auf die zweite Halteschaltung übertragen wurde. Die im vorigen Zyklus gelieferte Information wird daher gehalten, bis der Ausgabevor­ gang durch die Ausgabeschaltung bewirkt wird, obwohl die Information von der ersten Halteschaltung unmittelbar nach Beginn des Auslesezyklus an die zweite Halteschaltung übergeben wird. Die durch die Ausleseschaltung ausgelesene nächste Information kann an die erste Halteschaltung übergeben werden, unmittelbar nachdem die Information von der ersten Halte­ schaltung an die zweite Halteschaltung übergeben wurde.
Damit wird es möglich, die Vorige-Daten-Haltezeit und die Zugriffszeit auf einen angemessenen Wert zu setzen, ohne daß sich die Zykluszeit verlängert.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Erläuterung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigen:
Fig. 1 ein Schaltbild, das den Aufbau einer Eingangs-/Aus­ gangsschaltung in einem Dual-Port-Speicher nach einer Ausführungsform zeigt,
Fig. 2 eine Darstellung, die den Aufbau des bei der glei­ chen Ausführungsform verwendeten Generators zeigt,
Fig. 3 ein Wellenformdiagramm zur Beschreibung der Wir­ kungsweise der Eingangs-/Ausgangsschaltung nach Fig. 1,
Fig. 4 ein Blockschaltbild, das ein Beispiel für den Aufbau des Dual-Port-Speichers zeigt,
Fig. 5 ein Schaltbild, das den genauen Aufbau des Haupttei­ les des Dual-Port-Speichers nach Fig. 4 zeigt,
Fig. 6 ein Schaltbild, das den Aufbau der Eingangs-/Aus­ gangsschaltung im Dual-Port-Speicher nach Fig. 4 zeigt,
Fig. 7 und 8 Wellenformdiagramme zum Beschreiben des Betriebes der Eingangs-/Ausgangsschaltung nach Fig. 6.
Die Eingangs-/Ausgangsschaltung in Fig. 1 enthält Verstärker 101 und 107, eine erste Übergabeschaltung 102, eine zweite Übergabeschaltung 104, eine erste Latchschaltung 103, eine zweite Latchschaltung 105, eine Ausgangsschaltung 106 und einen Schaltungsabschnitt B. Die Ausgangsschaltung 106 und der Schaltungsabschnitt B bilden einen Hauptverstärker.
Der Aufbau der Verstärker 101 und 107, der ersten Übergabe­ schaltung 102, der zweiten Übergabeschaltung 104, der ersten Latchschaltung 103, der zweiten Latchschaltung 105 und der Ausgangsschaltung 106 sind derselbe wie die in Fig. 6 gezeigten Aufbauten. Jedoch sind, wie später beschrieben wird, die Zeitabfolgen der Übergabesignale Φ1, und Φ2, von denen in der Eingangs-/Ausgangsschaltung nach Fig. 6 verschieden.
Der Schaltungsabschnitt B enthält einen nMoS-Transistor Q30 und Inverter G11-G13. Die Inverter G11 und G13 bilden eine Latchschaltung. Der Transistor Q30 ist zwischen eine zweite Latchschaltung 105 und eine Latchschaltung, die die Inverter G11 und G12 enthält, geschaltet. Ein Übergabesignal Φ0 wird an das Gate des Transistors Q30 angelegt. Der Ausgang der Latchschaltung, die die Inverter G11 und G12 enthält, ist über den Inverter G13 an das Gate eines Transistors Q19 der Ausgangsschaltung 106 gelegt. Der Ausgang der Latchschaltung, die die Inverter G11 und G12 enthält, ist an das Gate des Transistors Q20 der Ausgangsschaltung 106 gelegt.
Die Übergabesignale Φ1, , Φ2, und Φ0 werden durch einen in Fig. 2 gezeigten Taktgenerator 13a erzeugt. Der Taktgenerator 13a erzeugt ein internes Taktsignal iSC und die Übergabesignale Φ1, , Φ2, und Φ0 in Reaktion auf ein externes Taktsignal SC.
Der Aufbau der anderen Teile des Dual-Port-Speichers nach dieser Ausführungsform ist derselbe, wie in Fig. 4 gezeigt.
Im folgenden wird der Betrieb der Eingangs-/Ausgangsschaltung in Fig. 1 unter Bezugnahme auf das Wellenformdiagramm der Fig. 3 beschrieben.
Der aus der n-ten Adresse in den seriellen Speicherzellenarrays 8a-8d (Fig. 4) ausgelesene Wert wird in der ersten Latch­ schaltung 103 gehalten. Nachdem das externe Taktsignal SC auf H-Pegel anwächst, wächst unmittelbar das Übergabesignal Φ2 auf H-Pegel an. Die zweite Übergabeschaltung 104 schaltet ein, und der in der ersten Latchschaltung 103 gehaltene Wert wird an die zweite Latchschaltung 105 übergeben. Dann steigt das Übergabe­ signal Φ0 auf H-Pegel an. Der Transistor Q30 schaltet ein, so daß der in der zweiten Latchschaltung 105 gehaltene Wert an eine Latchschaltung im Schaltungsabschnitt B übergeben und über die Ausgangsschaltung 106 an einen Dateneingangs-/ausgangs­ anschluß si angelegt wird. In diesem Falle wird die Vorige- Daten-Haltezeit tSOH durch das Übergabesignal Φ0 bestimmt. Die Vorige-Daten-Haltezeit tSOH wird daher auch dann nicht kürzer, wenn das Übergabesignal Φ2 unmittelbar nach dem Anstieg des externen Taktsignales SC ansteigt.
Dann steigt das Übergabesignal Φ1 auf H-Pegel an, nachdem das Übergabesignal Φ2 auf L-Pegel abgefallen ist. Im Ergebnis dessen wird der aus der (n + 1)-ten Adresse über das Datenein­ gabe-/ausgabeleitungspaar SIO, und den Verstärker 101 aus­ gelesene Wert an die erste Latchschaltung 103 in Vorbereitung der Ausleseoperation des nächsten Zyklus übergeben.
In diesem Falle ist die Zykluszeit tSCC durch die Zeit des Abfallens des Übergabesignal Φ1 bestimmt. Das Übergabesignal Φ2 steigt unmittelbar nach dem Anstieg des externen Taktsignals SC an, so daß der Zeitpunkt des Abfallens des Übergabesignals Φ1 früher liegt und die Zykluszeit tSCC verkürzt wird.
Wenn das externe Taktsignal SC im nächsten Zyklus geliefert wird, wird der Wert in der (n + 1)-ten Adresse von der ersten Latchschaltung 103 an die zweite Latchschaltung 105 übergeben, und dann wird der aus der (n + 2)-ten Adresse ausgelesene Wert an die erste Latchschaltung 103 übergeben.
Wie oben festgestellt, kann das Übergabesignal Φ2 nahezu zum Zeitpunkt des Einganges des externen Taktsignals SC in einen aktiven Zustand gebracht werden, so daß eine minimale Zyklus­ zeit tSCC erhalten werden kann.
Es ist möglich, eine Vorige-Daten-Haltezeit tSOH und eine Zugriffszeit tSCA unabhängig von der Zykluszeit tSCC durch Nützung des Übergabesignals Φ0 zu bestimmen. Damit kann ein optimaler Wert der Vorige-Daten-Haltezeit tSOH und der Zu­ griffszeit tSCA bei gleichzeitiger Wahrung einer minimalen Zykluszeit tSCC erhalten werden.
Obgleich die Erfindung in der beschriebenen Ausführungsform auf einen Dual-Port-Speicher angewendet ist, kann sie auch auf einen Speicher mit seriellen Zugriff ohne Speicher mit wahlfreiem Zugriff angewandt werden.
Wie oben festgestellt, ist es entsprechend der Erfindung möglich, die Vorige-Daten-Haltezeit und Zugriffszeit auf einen Optimalwert zu setzen, wobei gleichzeitig eine minimale Zyklus­ zeit erreicht wird. Daher kann eine schnelle Halbleiterspei­ chereinrichtung ohne Fehlfunktionen erhalten werden.

Claims (11)

1. Halbleiterspeichereinrichtung mit
einer Speichereinrichtung (8a-8d) zum Speichern einer Informationsmenge,
einer Ausleseeinrichtung (9) zum seriellen Auslesen der in der Speichereinrichtung (8a-8d) gespeicherten Information,
einer ersten Halteeinrichtung (103) zum Halten der durch die Ausleseeinrichtung (9) ausgelesenen Information,
einer zweiten Halteeinrichtung (105) zum Halten der durch die erste Halteeinrichtung (103) gelieferten Information,
einer ersten Übergabeeinrichtung (102) zur Übergabe der durch die Ausleseeinrichtung (9) ausgelesenen Information an die erste Halteeinrichtung (103),
einer zweiten Übergabeeinrichtung (104) zur Übergabe der Infor­ mation von der ersten Halteeinrichtung (103) an die zweite Halteeinrichtung (105),
einer Ausgabeeinrichtung (B, 106) zur Ausgabe der in der zweiten Halteeinrichtung (105) gehaltenen Information nach außen und
einer Steuereinrichtung (13a) zur Vornahme einer Steuerung derart, daß, nachdem die Übergabe durch die zweite Übergabeein­ richtung (105) durchgeführt wurde, ein Ausgabevorgang durch die Ausgabeeinrichtung (B, 106) bewirkt werden kann, und daß dann die Übergabe durch die erste Übergabeeinrichtung (102) ausgeführt werden kann.
2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuereinrichtung (13a) ein zweites Aktivierungssignal zur Aktivierung der zweiten Übergabeein­ richtung (105), danach ein erstes Aktivierungssignal zur Akti­ vierung der Ausgabeeinrichtung (B, 106) und schließlich ein drittes Aktivierungssignal zum Aktivieren der ersten Übergabe­ einrichtung (102) erzeugt.
3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch ge­ kennzeichnet, daß die erste Übergabeeinrichtung eine erste Inverterschaltung (102) enthält, die in Reaktion auf das erste Aktivierungssignal aktiv wird, und daß die zweite Übergabeein­ richtung eine zweite Inverterschaltung (104) enthält, die in Reaktion auf das zweite Aktivierungssignal aktiv wird.
4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-3, dadurch gekennzeichnet, daß die erste Halteeinrichtung (103) und die zweite Halteeinrichtung (105) jeweils eine Latch­ schaltung aufweisen.
5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-4, dadurch gekennzeichnet, daß die Ausgabeeinrichtung (B, 106) aufweist:
eine dritte Halteeinrichtung (G11, G12) zum Halten einer Infor­ mation,
eine Schalteinrichtung (Q30), die zwischen die zweite Halteeinrichtung (105) und die dritte Halteeinrichtung (G11, G12) geschaltet ist und in Reaktion auf das dritte Aktivie­ rungssignal leitend wird und
eine Ausgabeschaltung (G13, Q19, Q20) zum Nach-Außen-Liefern der in der dritten Halteeinrichtung (G11, G12) gehaltenen Information als Ausgangswert.
6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-5, dadurch gekennzeichnet, daß die Speichereinrichtung (8a-8d) eine Mehrzahl von Speicherzellen (MC), die in einer Spalte angeordnet sind, und die Ausleseeinrichtung (9) eine serielle Auswahleinrichtung aufweist, die in Reaktion auf ein extern angelegtes Adreßsignal sequentiell die Mehrzahl von Speicherzellen (SMC) anwählt.
7. Dual-Port-Speicher mit
einem ersten Speicherzellenarray (1a-1d), das eine Mehrzahl von in einer Matrix angeordneten Speicherzellen (MC) enthält,
einer ersten Auswahleinrichtung (3, 4) zur wahlfreien Auswahl einer aus der Mehrzahl der Speicherzellen (MC) im ersten Speicherzellenarray (1a-1d) zum Einschreiben oder Auslesen einer Information,
einer ersten Eingangs-/Ausgangseinrichtung (6) zum Zuführen einer extern angelegten Information an das erste Speicherzel­ lenarray (1a-1d) oder zum Liefern einer aus dem ersten Spei­ cherzellenarray (1a-1d) ausgelesenen Information nach außen,
einem zweiten Speicherzellenarray (8a-8d), das eine Mehrzahl von in einer Reihe angeordneten Speicherzellen (SMC) aufweist,
einer zweiten Auswahleinrichtung (9) zum sequentiellen Anwählen der Mehrzahl der Speicherzellen (SMC) im zweiten Speicherzel­ lenarray (8a-8d) zum Einschreiben oder Auslesen von Informa­ tion,
einer zweiten Eingangs-/Ausgangseinrichtung (11) zum Zuführen extern angelegter Information an das zweite Speicherzellen­ array (8a-8d) oder zum Nach-Außen-Liefern der aus dem zweiten Speicherzellenarray (8a-8d) ausgelesenen Information als Aus­ gangswert,
einer Übergabeeinrichtung (7) zum Übertragen der Information zwischen einer Zeile im ersten Speicherzellenarray (1a-1d) und dem zweiten Speicherzellenarray (8a-8d) und
einer Steuereinrichtung (13a) zum Steuern der zweiten Eingangs-Aus­ gangseinrichtung (11),
wobei die zweite Eingangs-/Ausgangseinrichtung (11) aufweist:
eine erste Halteeinrichtung (103) zum Halten der aus dem zweiten Speicherzellenarray (8a-8d) ausgelesenen Informa­ tion,
eine zweite Halteeinrichtung (105) zum Halten der von der ersten Halteeinrichtung (103) gelieferten Information,
eine erste Übergabeeinrichtung (102) zum Übertragen der aus dem zweiten Speicherzellenarray (8a-8d) ausgelesenen Information an die erste Halteeinrichtung (103),
eine zweite Übergabeeinrichtung (104) zum Übergeben der Information von der ersten Halteeinrichtung (103) an die zweite Halteeinrichtung (105),
eine Ausgabeeinrichtung (B, 106) zum Ausgeben der in der zweiten Halteeinrichtung (105) gehaltenen Information nach außen und
eine Steuereinrichtung (13a) zum Ausführen einer Steuerung derart, daß, nachdem die Übergabe durch die zweite Übergabeein­ richtung (105) durchgeführt wurde, der Ausgabevorgang durch die Ausgabeeinrichtung (B, 106) bewirkt werden kann und dann die Übergabe durch die erste Übergabeeinrichtung (102) ausgeführt werden kann.
8. Dual-Port-Speicher nach Anspruch 7, dadurch gekennzeichnet, daß die erste Auswahleinrichtung aufweist:
eine Zeilenauswahleinrichtung (3) zum Anwählen einer beliebigen der Mehrzahl von Zeilen in der ersten Speicherzellenanordnung (1a-1d) zum Einschreiben oder Auslesen von Information und
eine Spaltenauswahleinrichtung (4) zum Auswählen einer beliebi­ gen der Mehrzahl von Spalten in der ersten Speicherzellenan­ ordnung (1a-1d) zum Einschreiben oder Auslesen von Information.
9. Dual-Port-Speicher nach Anspruch 7 oder 8, dadurch gekenn­ zeichnet, daß jede der Mehrzahl von Speicherzellen im ersten Speicherzellenarray (1a-1d) eine dynamische Speicherzelle (MC) aufweist und jede der Mehrzahl von Speicherzellen im zweiten Speicherzellenarray (8a-8d) eine statische Speicher­ zelle (SMC) aufweist.
10. Dual-Port-Speicher nach einem der Ansprüche 7-9, dadurch gekennzeichnet, daß die Steuereinrichtung (13a) die zweite Eingangs-/Ausgangseinrichtung (11) in Reaktion auf ein extern angelegtes Taktsignal steuert.
11. Betriebsverfahren für eine Halbleiterspeichereinrichtung mit einer Speichereinrichtung (8a-8d) zum Speichern einer Informationsmenge und einer ersten und zweiten Halteein­ richtung (103, 105) zum Halten von Information mit den Schritten:
serielles Auslesen der in der Speichereinrichtung (8a-8d) gespeicherten Information,
Übergabe der Information von der ersten Halteeinrichtung (103) auf die zweite Halteeinrichtung (105),
Nach-Außen-Liefern der in der zweiten Halteeinrichtung (105) gehaltenen Information als Ausgabe und anschließend Übergabe der aus der Speichereinrichtung (8a-8d) ausgelesenen Information an die erste Halteeinrichtung (103).
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