JP3644868B2 - 活性化された多数本のワード線が順次ディスエーブルされる半導体メモリ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、活性化された多数本のワード線を順次ディスエーブルさせる半導体メモリ装置に関する。
【0002】
【従来の技術】
一般に、半導体メモリ装置は、その製造が終わるとバーンインストレス試験及び機能試験を受ける。ここで、バーンインストレス試験は半導体メモリ装置の信頼性を保障するために行われる。また機能試験は半導体メモリ装置が定まった製品仕様内で正常に動作するかどうか試験するために行われる。バーンインストレス試験時には、半導体メモリ装置に昇圧された電圧を印加することによりストレスを与える。バーンインストレス試験または機能試験時には、その試験時間の短縮化を図るために多数本のワード線を同時に活性化させたり、または多数本のワード線を逐次活性化させる方法を用いる。
【0003】
ところが、従来には、前記多数本のワード線を活性化させてからプリチャージ動作中に前記活性化された多数本のワード線を同時にディスエーブルさせていた。このように、活性化された多数本のワード線を同時にディスエーブルさせると、多数本のワード線の"ハイ"レバルから"ロー"レベルへの遷移中にプリチャージノイズが発生する。前記プリチャージノイズは、半導体メモリ装置の動作に致命的な影響を及ぼす。
【0004】
【発明が解決しようとする課題】
本発明の目的は、活性化された多数本のワード線のディスエーブル中に発生されるプリチャージノイズを防止するようにした半導体メモリ装置を提供することである。
【0005】
【課題を解決するための手段】
前記目的を達成するために、本発明は、多数個のメモリセルを有するメモリセルアレイ、及び前記多数個のメモリセルに接続された多数本のワード線を具備する半導体メモリ装置であって、この装置は、プリデコーディング部、ローデコーディング及びワード線駆動ブロック及び制御部を具備する。
プリデコーディング部は、外部より入力されるローアドレスをプリデコーディングする。
【0006】
ローデコーディング及びワード線駆動ブロックは、前記プリデコーディング部及び前記多数本のワード線と接続され、前記プリデコーディング部の出力のプリデコーディング信号をデコーディングして前記多数本のワード線の一部を選択し、前記選択された一部のワード線を活性化させる。
【0007】
制御部は、前記プリデコーディング部及び、前記ローデコーディング及びワード線駆動部ブロックと接続され、前記ローアドレス、前記プリデコーディング信号及び少なくとも1つの制御信号を入力されて少なくとも1つの出力信号を発生させ、前記ローアドレス及び前記プリデコーディング信号に応答して前記少なくとも1つの出力信号をイネーブルさせることにより、前記活性化された一部のワード線を順次ディスエーブルさせる。
本発明によると、活性化された多数本のワード線が順次ディスエーブルされることにより、プリチャージノイズが発生しなくなる。
【0008】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の好適な実施例を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面に基づき本発明の好適な実施例を詳細に説明する。図面において、同一の部材には同一の符号を使用した。
【0009】
図1を参照すると、本発明の好適な実施例による半導体メモリ装置101は、プリデコーディング部111、制御部121、ローデコーディング及びワード線駆動ブロック131及びメモリセルアレイ141を具備する。前記制御部121は第1〜第3ローデコーディング制御部151〜153及びワード線駆動制御部161を具備する。
【0010】
前記プリデコーディング部111はローアドレスAiを入力され、これらをプリデコーディングしてプリデコーディング信号DRAijを出力する。図2を参照すると、前記プリデコーディング部111は、第1〜第5プリデコーダ211〜215を具備する。前記第1〜第5プリデコーダ211〜215はそれぞれ複数個のローアドレスビットRA0〜RA11を入力され、第1〜第5プリデコーディング信号DRA01、DRA234、DRA56、DRA78、DRA91011を出力する。ここで、前記第1〜第5プリデコーディング信号DRA01、DRA234、DRA56、DRA78、DRA91011は、1つのプリデコーディング信号DRAijにて表わされる。第1〜第5プリデコーダ211〜215は、前記半導体メモリ装置101の特性に応じてその数が可変できる。例えば、前記ローアドレスビットRA0〜RA11を3組1群にして4つのプリデコーダを構成したり、あるいは前記ローアドレスビットRA0〜RA11を2組1群にして6つのプリデコーダを構成することができる。さらに、前記第1〜第5プリデコーダ211〜215は、前記ローアドレスAiを構成するローアドレスビットRA0〜RA11の数に応じてもその数が可変できる。例えば、前記ローアドレスビットの数が増大すると、すなわち、前記半導体メモリ装置101のメモリ容量が高まると、プリデコーダの数は増大される。これに対し、ローアドレスビットの数が減少すると、すなわち、前記半導体メモリ装置101のメモリ容量が低まると、プリデコーダの数は減少される。
【0011】
前記第1ローデコーディング制御部151はローアドレスAiまたは高電圧のローアドレスAi(図4)、モードレジスターセット信号PMRS、活性化信号ACT及びプリチャージ信号PREを入力されて第1及び第2ワード線制御信号WLOFF、WLOFFDを出力する。この第2ワード線制御信号WLOFFDは、前記第1ワード線制御信号WLOFFが所定時間遅延された信号である。図3を参照すると、本発明の第1実施例による第1ローデコーディング制御部151は伝送ゲート311、NMOSトランジスタ321、ラッチ回路331、NORゲート341、342及び遅延器351を具備する。
【0012】
前記伝送ゲート311はローアドレスAiを入力され、モードレジスターセット信号PMRSによってゲートされてローアドレスAiを出力する。すなわち、モードレジスターセット信号PMRSが論理"ハイ"にイネーブルされると、前記伝送ゲート311はローアドレスAiを通過させてラッチ回路に伝達し、モードレジスターセット信号PMRSが論理"ロー"にディスエーブルされると、ローアドレスAiを遮断する。前記モードレジスターセット信号PMRSは、主として同期式DRAM半導体装置に組み込まれるモードレジスターにて発生される。前記伝送ゲート311に入力されるローアドレスAiはメモリセルアレイ141に具備されるメモリセルを指定するためのアドレス信号ではなく、第1ワード線制御信号WLOFFを発生させるための特定ローアドレスキー信号である。
【0013】
前記NMOSトランジスタ321は、プリチャージ信号PREによってゲートされる。すなわち、プリチャージ信号PREが論理"ハイ"にイネーブルされると前記NMOSトランジスタ321はオンされ、プリチャージ信号PREが論理"ロー"にディスエーブルされるとNMOSトランジスタ321はオフされる。NMOSトランジスタ321がオンされると伝送ゲート311の出力は接地電圧Vssレベルに下がり、NMOSトランジスタ321がオフされると伝送ゲート311の出力はそのままラッチ回路331に送られる。プリチャージ信号PREは、前記半導体メモリ装置101の待ち状態時にイネーブルされる。
【0014】
ラッチ回路331は、一度入力された伝送ゲート311の出力を反転させてこれを継続して出力する。ラッチ回路331は、伝送ゲート311からの信号の電圧レベルが変わらない限り、同じ信号を継続して出力する。すなわち、伝送ゲート311の出力信号が一瞬論理"ロー"であったなら、ラッチ回路331は継続して論理"ハイ"を出力し、この状態は、伝送ゲート311の出力が止まった場合にも続く。そして、伝送ゲート311の出力が論理"ハイ"にならない限り、ラッチ回路331は継続して論理"ハイ"を出力する。
【0015】
NORゲート341は、活性化信号ACT及びNORゲート342の出力を否定論理和して出力する。
NORゲート342は、ラッチ回路331の出力及びNORゲート341の出力を否定論理和して第1ワード線制御信号WLOFFを出力する。遅延器351は、第1ワード線制御信号WLOFFを入力され、これを所定時間遅延させて第2ワード線制御信号WLOFFDを出力する。遅延器351は偶数個のインバータで構成され、前記偶数個のインバータ数に応じて前記所定の遅延時間が変わる。すなわち、前記偶数個のインバータ数が増大すると、前記所定の遅延時間も増大する。NORゲート341、342は各種の論理回路にて構成できる。
図4を参照すると、本発明の第2実施例による第1ローデコーディング制御部151は、NMOSトランジスタチェーン411、NMOSトランジスタ421、インバータ431、432、フリップフロップ441、NORゲート451、452及び遅延器461を具備する。
【0016】
NMOSトランジスタチェーン411は直列接続された多数個のNMOSトランジスタで構成され、個々のゲート及びドレインが相互接続してダイオードの機能をする。従って、ローアドレスAiが高電圧に入力される場合、ローアドレスAiはNMOSトランジスタチェーン411通過中に所定レベルに降圧されてインバータ431に印加される。NMOSトランジスタチェーン411を構成するNMOSトランジスタが多数であればローアドレスAiの降圧の度合いが大きく、少数であれば降圧の度合いが小さい。
NMOSトランジスタチェーン411に入力されるローアドレスAiは、メモリセルアレイ(図1の141)に具備されるメモリセルを指定するためのアドレス信号ではなく、第1ワード線制御信号WLOFFを発生させるための特定ローアドレスキー信号である。
【0017】
このとき、前記NMOSトランジスタチェーン411に印加されるローアドレスAiの電圧は、外部より半導体メモリ装置101に印加される電源電圧Vccより遥かに高電圧である。図4には、NMOSトランジスタチェーン411を構成するNMOSトランジスタ数が5であるから、ローアドレスAiの電圧はVcc+5Vtnである。Vtnは、NMOSトランジスタチェーン411に具備されるNMOSトランジスタのしきい電圧である。ここでは、NMOSトランジスタチェーン411を構成する各NMOSトランジスタのしきい電圧が同一と仮定する。従って、前記NMOSトランジスタのしきい電圧を0.7V、且つ半導体メモリ装置に印加される外部電源電圧を5Vとするとき、NMOSトランジスタチェーン411に印加されるローアドレスは8.5Vとなる。このように、NMOSトランジスタチェーンを具備することにより、Vcc+5Vtnよりも低い任意の外部電圧によって第1ローデコーディング制御部151が活性化されることが防止される。
【0018】
NMOSトランジスタ421は、高電圧制御信号C1によって制御される。すなわち、高電圧制御信号C1が論理"ハイ"時にNMOSトランジスタ421はオンされるので、インバータ431の入力は接地電圧Vssレベルに下がり、高電圧制御信号C1が論理"ロー"時にNMOSトランジスタ421はオフされるので、NMOSトランジスタチェーン411の出力がそのままインバータ431に入力される。インバータ432は、プリチャージ信号PREを反転させる。フリップフロップ441は、インバータ431、432の出力を入力され、これにより一定の電圧レベルを継続して出力する。すなわち、フリップフロップ441はプリチャージ信号PREが論理"ハイ"時には論理"ハイ"を継続して出力し、プリチャージ信号PREが論理"ロー"時にはインバータ431の出力に応じてその出力が決定される。
【0019】
NORゲート451は、活性化信号ACT及びNORゲート452の出力を否定論理和して出力する。NORゲート452は、フリップフロップ441の出力及びNORゲート451の出力を否定論理和し、その否定論理和の結果を第1ワード線制御信号WLOFFとして出力する。遅延器461は、第1ワード線制御信号WLOFFを入力され、これを所定時間遅延させて第2ワード線制御信号WLOFFDを出力する。遅延器461は偶数個のインバータで構成され、前記偶数個のインバータ数に応じて前記所定の遅延時間が変わる。NORゲート451、452及びフリップフロップ441は、各種の論理回路にて構成できる。
【0020】
第2ローデコーディング制御部152は、プリデコーディング部111、第1ローデコーディング制御部151及びローデコーディング及びワード線駆動ブロック131に接続される。第2ローデコーディング制御部152は、プリデコーディング信号DRAij及び第1ワード線制御信号WLOFFを入力されてワード線イネーブル信号WLEを出力する。図5を参照すると、第2ローデコーディング制御部152はNORゲート511及びインバータ521を具備する。NORゲート511は、プリデコーディング信号DRA91011及び第1ワード線制御信号WLOFFを入力されてこれらを否定論理和する。インバータ521は、NORゲート511の出力を反転させてワード線イネーブル信号WLEとして出力する。プリデコーディング信号DRA91011は、プリデコーディング部111に入力されるローアドレスAiを構成する多数個のローアドレスビット中、メモリセルアレイ141の多数個のメモリブロックの一部を選択する上位ビットがプリデコーディングされて出力されるプリデコーディング信号である。
【0021】
第3ローデコーディング制御部153は、プリデコーディング部111、第1ローデコーディング制御部151及びローデコーディング及びワード線駆動ブロック131に接続され、プリデコーディング信号DRAij及び第1ワード線制御信号WLOFFを入力されてブロック選択信号BLSiを出力する。図6を参照すると、第3ローデコーディング制御部153は、インバータ611、612、インバータチェーン621及びNANDゲート631を具備する。インバータ611は、第1ワード線制御信号WLOFFを反転させる。インバータチェーン621は、第1ワード線制御信号WLOFFを反転させ且つこれを所定時間遅延させる。インバータチェーン621は奇数個のインバータで構成され、前記奇数個のインバータ数に応じて前記所定の遅延時間が変わる。NANDゲート631は、プリデコーディング信号DRA91011、インバータ611の出力及びインバータチェーン621の出力を入力されてこれらを否定論理積する。インバータ612は、NANDゲート631の出力を反転させてブロック選択信号BLSiを出力する。プリデコーディング信号DRA91011は、第2ローデコーディング制御部152に入力されるプリデコーディング信号DRA91011と同じ信号である。
【0022】
ワード線駆動制御部161は、プリデコーディング部111、第1ローデコーディング制御部151及びローデコーディング及びワード線駆動ブロック131に接続され、プリデコーディング信号DRAij及び第2ワード線制御信号WLOFFDを入力されてワード線駆動信号PXiを出力する。ワード線駆動信号PXiはワード線WLiを高電圧に駆動するための信号であって、ワード線駆動信号PXiの"ハイ"レバルは半導体メモリ装置101の電源電圧Vccよりも高い。図7を参照すると、ワード線駆動制御部161は、NANDゲート711、712、インバータ721〜724及び差動増幅器731を具備する。
【0023】
NANDゲート711は、プリデコーディング信号DRA01、DRA91011を入力されてこれらを否定論理積する。インバータ721は、第2ワード線制御信号WLOFFDを反転させる。
NANDゲート712は、NANDゲート711の出力及びインバータ721の出力を否定論理積する。インバータ722はNANDゲート712の出力を反転させ、インバータ723はインバータ722の出力を反転させる。
【0024】
差動増幅器731はインバータ722、723の出力を入力されてこれらの間の電圧差を増幅する。すなわち、インバータ722の出力が論理"ハイ"時にNMOSトランジスタ741がオンされるので、ノードN1は接地電圧Vssレベルに下がる。すると、PMOSトランジスタ752はオンされ、差動増幅器731は昇圧電圧Vppを出力する。これに対し、インバータ722の出力が論理"ロー"時にインバータ723の出力が論理"ハイ"となる。すると、NMOSトランジスタ742はオンされ、差動増幅器731は接地電圧Vssを出力する。NMOSトランジスタ742がオンされると、PMOSトランジスタ751はオンされPMOSトランジスタ752はオフされるので、差動増幅器731は継続して論理"ロー"を出力する。
【0025】
インバータ724は差動増幅器731の出力を反転させてワード線駆動信号PXiを出力する。インバータ724に印加される電源電圧は昇圧電圧Vppである。従って、インバータ724は、差動増幅器731の出力が論理"ロー"時にワード線駆動信号PXiを昇圧電圧Vppとして出力する。
このように、第2ワード線制御信号WLOFFDが論理"ハイ"、或いはプリデコーディング信号DRA01、DRA91011共に論理"ハイ"時にワード線駆動信号PXiは昇圧電圧Vppとして出力される。これに対し、第2ワード線制御信号WLOFFDが論理"ロー"で、且つプリデコーディング信号DRA01、DRA91011のいずれかが論理"ロー"時には、ワード線駆動信号Pxiは接地電圧Vssとして出力される。
【0026】
ローデコーディング及びワード線駆動ブロック131は、プリデコーディング部111、第1〜第3ローデコーディング制御部151〜153及びワード線駆動制御部161に接続される。ローデコーディング及びワード線駆動ブロック131はプリデコーディング信号DRAij、ワード線イネーブル信号WLE、ブロック選択信号BLSi、ワード線駆動信号PXi及び第2ワード線制御信号WLOFFDを入力され、これらの信号に応答してワード線WL0〜WLmを制御する。
【0027】
図8を参照すると、ローデコーディング及びワード線駆動ブロック131は、第1〜第nローデコーダ及びワード線ドライバRD1〜RDnを具備する。第1〜第nローデコーダ及びワード線ドライバRD1〜RDnは、それぞれプリデコーディング信号DRAij、ワード線イネーブル信号WLE、ブロック選択信号BLSi、ワード線駆動信号PXi及び第2ワード線制御信号WLOFFDを入力されてそれぞれ4本のワード線を制御する。第1〜第nローデコーダ及びワード線ドライバRD1〜RDnのそれぞれは、その構成及び動作が全く同様なため、説明の重複を避けるために第1ローデコーダ及びワード線ドライバRD1についてのみ説明する。
【0028】
図9を参照すると、第1ローデコーダ及びワード線ドライバRD1は、ローデコーダ911及び第1〜第4ワード線ドライバWD1〜WD4を具備する。第1〜第4ワード線ドライバWD1〜WD4のそれぞれは、その構成及び動作が全く同様なため、説明の重複を避けるために第1ワード線ドライバWD1についてのみ説明する。第1ワード線ドライバWD1は、ラッチ回路921、パストランジスタ931及び出力ドライバ941を具備する。
【0029】
ローデコーダ911は、NMOSトランジスタ951〜955及びPMOSトランジスタ961を具備する。NMOSトランジスタ951は、第2ワード線制御信号WLOFFDによってゲートされる。すなわち、第2ワード線制御信号WLOFFDが論理"ハイ"にイネーブルされるとNMOSトランジスタ951はオンされるるので、ノードN4は電源電圧Vccレベルに上がる。NMOSトランジスタ952は、ブロック選択信号BLSiによってゲートされる。すなわち、ブロック選択信号BLSiが論理"ハイ"にイネーブルされるとNMOSトランジスタ952はオンされるので、ノードN3は接地電圧Vssレベルに下がる。PMOSトランジスタ961は、ワード線イネーブル信号WLEによってゲートされる。すなわち、ワード線イネーブル信号WLEが論理"ロー"になるとPMOSトランジスタ961はオンされるので、ノードN4は電源電圧Vccレベルに上がり、ワード線イネーブル信号WLEが論理"ハイ"になるとPMOSトランジスタ961はオフされるので、ノードN4の電圧レベルはNMOSトランジスタ951〜955に応じて決定される。
【0030】
NMOSトランジスタ953〜955は、各々プリデコーディング信号DRA234、DRA56、DRA78によってゲートされる。すなわち、プリデコーディング信号DRA234、DRA56、DRA78がいずれも論理"ハイ"にイネーブルされるとNMOSトランジスタ953〜955はいずれもオンされるので、ノードN4はノードN3の電圧レベルに近づく。
【0031】
ローデコーダ911は、プリデコーディング信号DRA234、DRA56、DRA78及びブロック選択信号BLSiがいずれもイネーブルされると接地電圧Vssを出力し、プリデコーディング信号DRA234、DRA56、DRA78またはブロック選択信号BLSiのいずれかがディスエーブルされ、且つワード線イネーブル信号WLEが論理"ロー"にイネーブルされると電源電圧Vccを出力する。もし、ワード線イネーブル信号WLE及びブロック選択信号BLSi共にディスエーブルされ、第2ワード線制御信号WLOFFD及びプリデコーディング信号DRA234、DRA56、DRA78がいずれもイネーブルされるとノードN3はVCC-Vtnに上がり、ノードN4はラッチ回路921によって電源電圧Vccレベルに上がる。ここで、VtnはNMOSトランジスタ953〜955のしきい電圧である。ここで、NMOSトランジスタ953〜955のそれぞれのしきい電圧は全く同様であると仮定する。
【0032】
図9には、ローデコーダ911に入力されるプリデコーディング信号DRA234、DRA56、DRA78が3個に示されているが、その構造はいろいろと可変できる。例えば、プリデコーディング信号DRA234、DRA56、DRA78の内2つのプリデコーディング信号DRA56、DRA78のみが使用でき、あるいは4つのプリデコーディング信号DRA01、DRA234、DRA56、DRA78の全てが使用できる。もし、2つのプリデコーディング信号DRA56、DRA78のみを使用する場合、一括に活性化またはディスエーブルされるワード線は多数となる。このときには、1つのローデコーダ及びワード線ドライバに接続されるワード線も多数となる。もし、4つのプリデコーディング信号DRA01、DRA234、DRA56、DRA78を全て使用する場合、一括に活性化またはディスエーブルされるワード線は1つだけである。このとき、1つのローデコーダ及びワード線ドライバには1本のワード線のみが接続される。
【0033】
ローデコーダ911の出力はラッチ回路921によって反転且つ保存される。そしてラッチ回路921の出力はパストランジスタ931を介して出力ドライバ941に印加される。出力ドライバ941は、NMOSトランジスタ971、972を具備する。NMOSトランジスタ971はパストランジスタ931の出力によってゲートされ、そのドレインにワード線駆動信号PXiが印加される。NMOSトランジスタ972はローデコーダ911の出力によってゲートされる。ノードN5にワード線WL0が接続される。
【0034】
このように、パストランジスタ931の出力が論理"ハイ"時にNMOSトランジスタ971がオンされるので、ワード線WL0はワード線駆動信号PXiによって昇圧電圧Vppに活性化される。これに対し、ローデコーダ911の出力が論理"ハイ"時にNMOSトランジスタ971はオフされNMOSトランジスタ972はオンされるので、ワード線WL0は接地電圧Vssレベルに下がる。すなわち、ワード線WL0はディスエーブルされる。
メモリセルアレイ141には多数本のワード線WL0〜WLmが具備され、前記多数本のワード線WL0〜WLmに多数個のメモリセル(図示せず)が接続される。
【0035】
図10は、前記図1に示された信号のタイミング図である。図10に基づき図1〜図9に示された半導体メモリ装置101の動作について説明する。ワード線イネーブルモード中に多数本のワード線WL0〜WLmが活性化される。活性化されたワード線WL0〜WLmを順次ディスエーブルさせるために、まず、モードレジスターセット信号PMRS及びローアドレスキー信号Aiを論理"ハイ"にイネーブルさせる。すると、伝送ゲート(図3の311)がオンされるのでラッチ回路(図3の331)の入力は論理"ハイ"となる。このとき、プリチャージ信号PRE は論理"ロー"であるから、NMOSトランジスタ(図3の321)はオフされた状態である。次に、活性化信号ACTが論理"ハイ"にイネーブルされると、NORゲート(図3の341)は論理"ハイ"を出力する。すなわち、第1ローデコーディング制御部151は、第1及び第2ワード線制御信号WLOFF及びWLOFFDを論理"ハイ"にイネーブルさせる。これにより、ブロック選択信号BLSiは論理"ロー"にディスエーブルされ、ワード線イネーブル信号WLEは論理"ハイ"にディスエーブルされる。第2ワード線制御信号WLOFFD及びワード線イネーブル信号WLEは論理"ハイ"で、且つブロック選択信号BLSiは論理"ロー"であるから、図9のNMOSトランジスタ951はオンされ、NMOSトランジスタ952及びPMOSトランジスタ961はオフされる。この状態で、プリデコーディング信号DRA234、DRA56、DRA78がいずれも論理"ハイ"になると、ノード(図9のN4)は電源電圧Vccレベルに上がる。ノードN4が電源電圧Vccレベルになると、NMOSトランジスタ971はオフされ、NMOSトランジスタ972はオンされる。これにより、ワード線WL0はディスエーブルされる。すなわち、ローアドレスAiによって指定されたワード線がディスエーブルされる。ローアドレスAiが可変されると、これに対応するワード線がディスエーブルされる。
【0036】
【発明の効果】
以上述べたように、本発明によると、ローアドレスAiが可変されると、これに対応するワード線が順次ディスエーブルされる。また、活性化されたワード線が順次ディスエーブルされるので、半導体メモリ装置101にはプリチャージノイズが発生しなくなる。
【0037】
図面及び明細書には最適の実施例が開示されている。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって、意味限定や請求範囲に記載された本発明の範囲を制限するものではない。よって、本技術分野の通常の知識を有した者にとってこれより様々な変形及び他の実施例が可能なのは言うまでもない。よって、本発明の真の技術的保護範囲は請求範囲の技術的思想によって定まるべきである。
【図面の簡単な説明】
【図1】 本発明の好適な実施例による半導体メモリ装置の概略ブロック図である。
【図2】 図1に示されたプリデコーディング部の回路図である。
【図3】 図1に示された第1ローデコーディング制御部を本発明の第1実施例に従い示した回路図である。
【図4】 図1に示された第1ローデコーディング制御部を本発明の第2実施例に従い示した回路図である。
【図5】 図1に示された第2ローデコーディング制御部の回路図である。
【図6】 図1に示された第3ローデコーディング制御部の回路図である。
【図7】 図1に示されたワード線駆動部の回路図である。
【図8】 図1に示されたローデコーディング及びワード線駆動ブロックのブロック図である。
【図9】 図8に示された第1ローデコーダ及びワード線ドライバの回路図である。
【図10】 図1に示された信号のタイミング図である。
【符号の説明】
101・・・半導体メモリ装置
121・・・制御部
ACT・・・活性化信号
Ai・・・ローアドレス
BLSi・・・ブロック選択信号
DRAij・・・プリデコーディング信号
PXi・・・ワード線駆動信号
PMRS・・・モードレジスタセット信号
PRE・・・プリチャージ信号
WL0〜WLm・・・ワード線
WLOFF、WLOFFD・・・第1、第2ワード線制御信号
WLE・・・ワード線イネーブル信号
Claims (19)
- 多数個のメモリセルを有するメモリセルアレイ、及び前記多数個のメモリセルに接続された多数本のワード線を具備する半導体メモリ装置において、
外部より入力されるローアドレスをプリデコーディングしてプリデコーディング信号を出力するプリデコーディング部と、
前記プリデコーディング部及び前記多数本のワード線と接続され、前記プリデコーディング信号をデコーディングして前記多数本のワード線の一部を選択し、前記選択された一部のワード線を活性化させるローデコーディング及びワード線駆動ブロックと、
前記プリデコーディング部及び、前記ローデコーディング及びワード線駆動部ブロックと接続され、前記ローアドレスと、前記プリデコーディング信号及び少なくとも1つの制御信号を入力されて少なくとも1つの出力信号を発生させると共に、前記ローアドレス及び前記プリデコーディング信号に応答して前記少なくとも1つの出力信号をイネーブルさせて、前記活性化された一部のワード線を順次ディスエーブルさせる制御部と、を具備することを特徴とする半導体メモリ装置。 - 前記少なくとも1つの制御信号は、前記半導体メモリ装置の動作モードを制御するモードレジスターセット信号であることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記少なくとも1つの制御信号は、前記半導体メモリ装置の電源電圧より高電圧を有することを特徴とする請求項1に記載の半導体メモリ装置。
- 前記制御部は、前記半導体メモリ装置のプリチャージモードを制御するプリチャージ信号を入力され、前記プリチャージ信号がイネーブルされると、前記少なくとも1つの出力信号をディスエーブルさせて前記半導体メモリ装置をプリチャージモードに動作させることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記制御部は、
前記ローアドレス、モードレジスターセット信号、プリチャージ信号及び活性化信号を入力されて第1及び第2ワード線制御信号を出力させ、前記プリチャージ信号がディスエーブルされた状態で前記モードレジスターセット信号及び前記活性化信号がイネーブルされると前記第1及び第2ワード線制御信号をイネーブルさせ、前記プリチャージ信号がイネーブルされると前記第1及び第2ワード線制御信号をディスエーブルさせる第1ローデコーディング制御部と、
前記第1ローデコーディング制御部、前記プリデコーディング部及び、前記ローデコーディング及びワード線駆動ブロックに接続され、前記第1ワード線制御信号及び前記プリデコーディング信号に応答して前記ワード線イネーブル信号を前記ローデコーディング及びワード線駆動ブロックに供給する第2ローデコーディング制御部と、
前記第1ローデコーディング制御部、前記プリデコーディング部及び、前記ローデコーディング及びワード線駆動ブロックに接続され、前記第1ワード線制御信号及び前記プリデコーディング信号に応答してブロック選択信号を前記ローデコーディング及びワード線駆動ブロックに供給する第3ローデコーディング制御部と、
前記第1ワード線制御信号及び前記プリデコーディング信号を入力され、それに応答してワード線駆動信号を前記ローデコーディング及びワード線駆動ブロックに供給するワード線駆動制御部と、を具備することを特徴とする請求項1に記載の半導体メモリ装置。 - 前記第2ワード線制御信号は、前記第1ワード線制御信号より所定時間遅延されることを特徴とする請求項5に記載の半導体メモリ装置。
- 前記第1ローデコーディング制御部は、
前記モードレジスタセット信号に応答して前記ローアドレスを伝送する伝送ゲートと、
前記伝送ゲートの出力及び前記活性化信号に対して論理動作を行い前記第1ワード線制御信号を出力するロジック回路と、
前記伝送ゲートと前記ロジック回路との間に接続され、前記プリチャージ信号によってゲートされ、前記プリチャージ信号に応答して前記伝送ゲートの出力を前記ロジック回路に伝送するトランジスタと、
前記第1ワード線制御信号を所定時間遅延させて前記第2ワード線制御信号を出力する遅延回路とを具備することを特徴とする請求項5に記載の半導体メモリ装置。 - 前記第1ローデコーディング制御部は、
前記半導体メモリ装置への印加電源電圧よりも高電圧のローアドレス、プリチャージ信号及び活性化信号を入力されて前記第1及び第2ワード線制御信号を出力し、前記プリチャージ信号がディスエーブルされた状態で前記高電圧のローアドレスが印加され前記活性化信号がイネーブルされると前記第1及び第2ワード線制御信号をイネーブルさせ、前記プリチャージ信号がイネーブルされると前記第1及び第2ワード線制御信号をディスエーブルさせることを特徴とする請求項5に記載の半導体メモリ装置。 - 前記第1ローデコーディング制御部は高電圧制御信号をさらに入力され、この高電圧制御信号に応答して前記高電圧のローアドレスを入力されることを特徴とする請求項8に記載の半導体メモリ装置。
- 前記第1ローデコーディング制御部は、
多数個のトランジスタを具備し、前記多数個のトランジスタ数に基づき前記入力される高電圧のローアドレスの電圧を降圧するトランジスタチェーンと、
前記トランジスタチェーンの出力及び前記プリチャージ信号に対して論理動作を行う第1ロジック回路と、
高電圧制御信号によってゲートされ、前記高電圧制御信号に応答して前記トランジスタチェーンの出力の前記第1ロジック回路への伝送を制御するトランジスタと、
前記第1ロジック回路の出力及び前記活性化信号に対して論理動作を行い前記第1ワード線制御信号を出力する第2ロジック回路と、
前記第1ワード線制御信号を所定時間遅延させて前記第2ワード線制御信号を出力する遅延回路と、を具備することを特徴とする請求項8に記載の半導体メモリ装置。 - 前記遅延回路は、前記第1ワード線制御信号を所定時間遅延させる偶数個のインバータを含むことを特徴とする請求項10に記載の半導体メモリ装置。
- 前記第2ローデコーディング制御部は、前記ローアドレスの上位ビットをプリデコーディングして発生されたプリデコーディング信号がイネーブルされると、前記ワード線イネーブル信号をイネーブルさせることを特徴とする請求項5に記載の半導体メモリ装置。
- 前記第3ローデコーディング制御部は、前記ローアドレスの上位ビットをプリデコーディングして発生された前記プリデコーディング信号がイネーブルされると、前記ブロック選択信号をイネーブルさせることを特徴とする請求項5に記載の半導体メモリ装置。
- 前記第3ローデコーディング制御部は、
多数個のインバータを具備し、前記第1ワード線制御信号を反転且つ遅延させるインバータチェーンと、
前記第1ワード線制御信号、前記インバータチェーンの出力及び前記プリデコーディング信号に対して論理動作を行い前記ブロック選択信号を出力するロジック回路と、を具備することを特徴とする請求項13に記載の半導体メモリ装置。 - 前記ワード線駆動制御部に入力される前記プリデコーディング信号は、前記多数個のセルの一部を選択するローアドレスの上位ビットであることを特徴とする請求項5に記載の半導体メモリ装置。
- 前記ワード線駆動制御部は、
前記第2ワード線制御信号及び前記プリデコーディング信号に対して論理動作を行うロジック回路と、
前記ロジック回路の出力を反転させるインバータと、
電源電圧を入力され、前記ロジック回路の出力及び前記インバータの出力の差動増幅を行い前記ワード線駆動信号を出力する差動増幅器と、を具備することを特徴とする請求項5に記載の半導体メモリ装置。 - 前記ローデコーディング及びワード線駆動ブロックは多数個のローデコーダ及びワード線ドライバを具備し、前記各ローデコーダ及びワード線ドライバーは前記プリデコーディング信号、前記ワード線イネーブル信号、前記ブロック選択信号、前記ワード線駆動信号及び前記第2ワード線制御信号を入力され、前記多数本のワード線の一部を選択して前記選択されたワード線を活性化またはディスエーブルさせることを特徴とする請求項5に記載の半導体メモリ装置。
- 前記ローデコーダ及び前記ワード線ドライバは、
前記プリデコーディング信号、前記ワード線イネーブル信号、前記ブロック選択信号及び前記第2ワード線制御信号を入力されて、前記プリデコーディング信号及び前記ブロック選択信号がイネーブルされる時に接地電圧を出力し、前記ワード線イネーブル信号がイネーブルされ前記プリデコーディング信号及び前記ブロック選択信号がディスエーブルされる時に電源電圧を出力するローデコーダと、
ワード線にそれぞれ接続され、前記ワード線駆動信号及び前記ローデコーダの出力にそれぞれ応答して前記ワード線を活性化またはディスエーブルさせる多数個のワード線ドライバと、を具備することを特徴とする請求項17に記載の半導体メモリ装置。 - 前記ワード線ドライバは、
前記ローデコーダの出力をラッチさせるラッチ回路と、
前記ワード線駆動信号及び前記ラッチ回路の出力の入力端間に直列接続される多数個のトランジスタを具備し、前記多数個の各トランジスタは前記ローデコーダの出力または前記ラッチ回路の出力のいずれかによってゲートされ、前記ローデコーダの出力に応答して前記ワード線を活性化またはディスエーブルさせる出力ドライバと、を具備することを特徴とする請求項18に記載の半導体メモリ装置。
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