CN1728279A - 位线感测放大器及具有它的半导体存储器件 - Google Patents

位线感测放大器及具有它的半导体存储器件 Download PDF

Info

Publication number
CN1728279A
CN1728279A CN200510076919.XA CN200510076919A CN1728279A CN 1728279 A CN1728279 A CN 1728279A CN 200510076919 A CN200510076919 A CN 200510076919A CN 1728279 A CN1728279 A CN 1728279A
Authority
CN
China
Prior art keywords
bit line
order
sense amplifier
voltage
line sense
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200510076919.XA
Other languages
English (en)
Other versions
CN100481256C (zh
Inventor
都昌镐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN1728279A publication Critical patent/CN1728279A/zh
Application granted granted Critical
Publication of CN100481256C publication Critical patent/CN100481256C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/026—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

提供了一种可计算位线感测放大器之偏移电压的半导体存储器件。该半导体存储器件包括：单元阵列；边缘位线感测放大器，用以放大边缘单元阵列之数据；以及电源部，用以施加预定电压至该边缘位线感测放大器。所述电源部包括第一电源部，用以供应预定电压至边缘位线感测放大器之位线；以及第二电源部，用以供应预定电压至边缘位线感测放大器之互补位线。

Description

位线感测放大器及具有它的半导体存储器件
技术领域
本发明涉及一种半导体存储器件；并且更具体而言涉及一种可简单地测量感测放大器之偏移电压(offset voltage)之半导体存储器件。
背景技术
半导体存储器件，特别是动态随机存取存储器(DRAM)，必须放大具有很低能量之数据，以便从存储器单元读取位数据。此时，使用位线感测放大器(BLSA)。
位线感测放大器因MOS器件之阈电压、跨导及电容之差异而具有偏移电压。施加在位线上之单元数据的电压差是很微小的。因此，如果该感测放大器之偏移电压大，则该感测放大器无法稳定地实施放大操作。因此，为了该半导体存储器件之稳定操作，必须测量该感测放大器之偏移电压。
依据现有技术，为了测量该感测放大器之偏移电压，改变与单元存储节点相对而设置的电极的偏压(亦即，单元板(cell plate)之电压(VCP))且然后读取数据。以此方式，通过应用一理论方程式来确定错误之发生并测量偏移电压。
精确测量单元电容及位线电容是困难的，并且因而无法精确测量位线感测放大器之偏移电压。
发明内容
因此，本发明之目的在于提供一种可测量位线感测放大器之偏移电压的半导体存储器件。
本发明之另一目的在于提供一种可藉由直接施加一测试电压至位线感测放大器之输入线来测量偏移电压的半导体存储器件。
依据本发明的一个方面，提供一种位线感测放大器，用以放大位线与互补位线间之电压差，所述位线和互补位线在数据读取操作期间被施加有存储器单元之数据。该位线感测放大器包括：第一电源部，用以产生要施加至位线之第一电压；第二电源部，用以产生要施加至互补位线之第二电压；第一电源开关，用以开关第一电源部及位线；以及第二电源开关，用以开关第二电源部及互补位线。
在本发明的另一个方面中，提供一种半导体存储器件，包括：单元阵列；边缘位线感测放大器(edge bit line sense amplifier)，用以放大边缘单元阵列之数据；以及电源部，用以施加预定电压至该边缘位线感测放大器。
在本发明的又一个方面中，提供一种半导体存储器件，包括：单元阵列；边缘位线感测放大器，用以放大边缘单元阵列中的一些单元列的数据；半边缘位线感测放大器(semi-edge bit line sense amplifier)，用以放大边缘单元阵列中之其它单元列的数据；电源部，用以供应电压至边缘位线感测放大器；以及电压传递部，用以传递所述电压至半边缘位线感测放大器。
附图说明
从结合附图进行的下面优选实施例之描述可易于了解本发明之上述及其它目的以及特征，在附图中：
第1图是示出常规半导体存储器件之位线感测放大器阵列及单元阵列的图；
第2图是示出依据本发明第一实施例的具有边缘位线感测放大器之半导体存储器件的电路图；
第3图是示出依据本发明第一实施例的半导体存储器件之位线感测放大器阵列及单元阵列的图；
第4A图是示出依据本发明第一实施例的半导体存储器件之边缘位线感测放大器控制器的电路图；
第4B图是示出依据本发明第一实施例的半导体存储器件之块控制信号发生器的电路图；
第4C图是示出依据本发明第一实施例的半导体存储器件之X-解码器使能信号发生器的电路图；
第4D图是示出依据本发明第一实施例的半导体存储器件之位线感测控制器的电路图；
第4E图是示出依据本发明第一实施例的半导体存储器件之位线感测控制器的电路图；
第5图是示出依据本发明第一实施例的半导体存储器件之边缘位线感测放大器控制器的电路图；
第6图是示出述依据本发明第二实施例的具有半导体存储器件边缘位线感测放大器及半边缘位线感测放大器之半导体存储器件的电路图；
第7图是示出依据本发明第二实施例的半导体存储器件之BLSA阵列及单元阵列的图；
第8A图是示出依据本发明第二实施例的半导体存储器件之边缘位线感测放大器控制器的电路图；
第8B图是示出依据本发明第二实施例的半导体存储器件之半边缘位线感测放大器控制器的电路图；
第9图是依据本发明第一实施例的具有第4D图之位线感测控制器的半导体存储器件之信号时序图；
第10图是依据本发明第一实施例的具有第4E图之位线感测控制器的半导体存储器件之信号时序图；
第11图是依据本发明第二实施例的具有第4D图之位线感测控制器的半导体存储器件之信号时序图；以及
第12图是依据本发明第二实施例的具有第4E图之位线感测控制器的半导体存储器件之信号时序图。
具体实施方式
以下，将参考附图来详细描述依据本发明之半导体器件。
实施例1
第1图示出一般半导体存储器件之结构的方块图。
一般而言，半导体存储器件之单元区域通常被分成多个单元阵列块。
参考第1图，每个单元阵列块包括多个单元阵列、设置于单元阵列之间的位线感测放大器(BLSA)以及设置在上与下边缘处的边缘BLSA阵列。一个单元阵列包括多个单元列，其每个包括共享一位线对之存储器单元。并且，一个位线感测放大器阵列包括多个位线感测放大器。
将一个位线感测放大器阵列管理上与下单元阵列之结构称为“共享感测放大器结构”。在该共享感测放大器结构中，一个位线感测放大器经由上位线选择开关连接至上单元阵列中所包含的单元列的位线对(上位线对)，并且亦经由下位线选择开关连接至下单元阵列中所包含的单元列的位线对(下位线对)。
同时，在该常规共享感测放大器结构之半导体存储器件中，一个边缘位线感测放大器可以连接至设置在一个上或下单元列的仅一个单元列。然而，在其结构不同于其它位线感测放大器之结构的情况中，性能可能是不同的，以致于其并不适用。因此，提供上位线开关及下位线开关给该边缘位线感测放大器。于是，导通电压(VPP)总是被施加至连接到所述上或下位线感测放大器中的单元列的开关，并且关断电压(VSS)总是被施加至至其它开关。
本发明被应用于具有共享感测放大器结构之DRAM。参考第2及3图，依据本发明之半导体存储器件包括多个单元阵列、用以放大边缘单元阵列24之数据的边缘位线感测放大器22以及用以供应电压至边缘位线感测放大器22之电源部26。
该电源部26包括用以供应电压至边缘位线感测放大器22之位线的第一电源部26-1及用以供应电压至边缘位线感测放大器22之互补位线的第二电源部26-2。
此外，该半导体存储器件包括：X-解码器/放大器控制器40；用以选择单元及控制感测放大器阵列；以及测试模式设置部80，用以输出用于感测放大器之偏移电压测试模式的测试模式使能信号TM_EN。该半导体存储器件可进一步包括X-路径指示部60，用以接收行激活命令ratvp、预充电命令rpcgp及测试使能信号TM_EN以产生用于X-解码器/放大器控制器40之操作的基准信号。
如同一般位线感测放大器，上位线选择开关SWOU1及SWOU2连接至上位线对，并且下位线选择开关SWOD1及SWOD2连接至下位线对。在此实施例中，边缘位线感测放大器经由下位线选择开关SWOD1及SWOD2连接至下单元列并且经由上位线选择开关SWOU1及SWOU2连接至电源。考虑到外部电源，上位线选择开关SWOU1及SWOU2被提供有用以连接边缘位线感测放大器22之位线至第一电源部26-1的第一电源开关SWOU1及用以连接边缘位线感测放大器之互补位线至第二电源部26-2的第二电源开关SWOU2。
可使用DRAM中之测试电压发生器来分开实施第一电源部26-1及第二电源部26-2。并且，优选的是从该DRAM外部分开供应测试电压，并且然后进行感测放大器偏移测试。为此，优选的是使用外部连接垫来实施第一电源部26-1及第二电源部26-2以便于仅接收来自该DRAM外部的电压。
参考第2图及第4A至4B图，X-路径指示部60包括时序控制器62、X-解码器使能信号发生器64、块控制信号发生器66及位线感测控制器68和69。
时序控制器62确定信号之激励时序，以便保证单元之稳定放大操作。X-解码器使能信号发生器64产生用以控制X-解码器之激励时序的X-解码器使能信号XDEN。块控制信号发生器66产生用以控制对应单元阵列块之激励时序的块控制信号blctl。位线感测控制器68及69控制位线选择开关之开关操作及位线感测放大器之放大操作，以便经由电源线供应电压至边缘位线感测放大器。
在第4A至4C图中，示范性地示出时序控制器62、X-解码器使能信号发生器64及块控制信号发生器66。该三个元件接收用于单元阵列块的行激活命令ratvp及预充电命令rpcgp，为了单元芯之稳定操作依据逻辑器件之调整(regulation)将命令延迟/维持一预定时间，并且输出X-解码器使能信号XDEN及块控制信号blctl。
位线感测控制器68及69可以以各种方式来实施。以下，在此实施例中，将描述第4D及4E图所示之两个结构。
参考第4D图，位线感测控制器68包括命令处理模块68-1及测试处理模块68-2。该命令处理模块68-1接收用于感测放大器的激活/预充电命令并产生感测放大器使能信号SAEN。该测试处理模块68-2在测试模式中去激励该命令处理模块68-1并产生被使能一预定时间之块控制信号blctl。
位线感测控制器68在测试模式中响应于测试模式使能信号TM_EN而被控制，并且然后产生位线强迫信号(force signal)BL_FORCE，其从块控制信号blctl之使能时间被激励一预定时间。并且，位线感测控制器68在位线强迫信号BL_FORCE之激励期间禁止感测放大器使能信号SAEN之输出。该位线强迫信号BL_FORCE控制第一电源开关及第二电源开关(位线选择开关)，以经由电源线供应电压作为边缘感测放大器之输入信号。
第4D图所示之位线感测控制器的操作时序图被示出于第10图中。
首先，在不激励测试模式使能信号TM_EN之正常操作中，如果使能时序控制器62所设置之感测放大器激活信号act_sa，则在一预定时间之后激励感测放大器使能信号SAEN，并且位线强迫信号BL_FORCE在正常操作期间维持低电平，以便关断第一电源开关SWOU1及第二电源开关SWOU2。
如果藉由测试模式设置部80设置测试模式以测量边缘位线感测放大器22之偏移电压，则激励测试模式使能信号TM_EN至高电平。然后，如果依照行激活命令ratvp将维持低电平之位线强迫信号BL_FORCE设置至高电平，则感测放大器锁定信号被设置至高电平。在将该位线强迫信号BL_FORCE激励至高电平之后，将感测放大器锁定信号saen_lock在反相器延迟的预定延迟后设置成为低电平，所述反相器延迟被配置有电阻器、电容器及奇数的反相器。然后，亦将位线强迫信号BL_FORCE设置成为低电平。在一预定延迟之后，感测放大器使能信号SAEN被激励到高电平。边缘感测放大器控制器依据位线强迫信号BL_FORCE及感测放大器使能信号SAEN之时序来控制第一电源开关SWOU1及SWOU2。
参考第4E图，位线感测控制器69包括命令处理模块69-1及测试处理模块69-2。命令处理模块69-1接收用于感测放大器的激活/预充电命令并产生感测放大器使能信号SAEN。测试处理模块69-2在测试模式中去激励命令处理模块69-1并产生被使能一预定时间的块控制信号blctl。
第4E图中所示之位线感测控制器69藉由使用反相器延迟来确定位线选择开关之导通周期，该位线选择开关将电源线之电压传递至感测放大器的位线对。然后，使用信号IN_EXT来确定边缘感测放大器22之放大操作时序，所述信号IN_EXT是用同步于时钟而输入的信号的特定组合解码而成。因此，如果使用该位线感测控制器69，则可任意地确定感测放大器使能信号SAEN之激励周期。在此，经解码的信号IN_EXT可以是从外部所施加之BST命令或特定地址之组合。并且，经解码的信号可以是特定输入信号(例如：退出命令(exit command))。该位线感测控制器69之操作时序被示出于第12图中。参考第12图，可看出感测放大器锁定信号saen_lock由外部信号退出命令来控制。
第5图所示之边缘感测放大器控制器42控制边缘感测放大器阵列的相应感测放大器的位线选择开关，以将第一电源线及第二电源线连接至相应的感测放大器。边缘感测放大器控制器42是第2图所示之X-解码器/放大器控制器40的部分模块。该感测放大器控制器42接收单元阵列选择信号BS0及位线强迫信号BL_FORCE，以产生第一及第二电源开关之导通信号BIS_force_U，并且亦接收单元阵列选择信号BS0及感测放大器使能信号SAEN，以产生位线预充电信号BLEQ及位线感测放大器之驱动信号ROTENB及SBEN。
如果输入至该边缘感测放大器控制器42之位线强迫信号BL_FORCE为高电平且单元阵列选择信号BS0为高电平，则第一及第二电源开关之导通信号BIS_force_U变成高电平，以便导通位线选择开关。因此，电源线之电压(偏移测试电压)被传递至相应边缘感测放大器之输出线对。之后，如果将该位线强迫信号BL_FORCE设置成低电平，则以同步于该低电平之位线强迫信号BL_FORCE的方式激励感测放大器使能信号SAEN，以便放大感测放大器之输出线对中的电压差。使用该放大电压来确定藉由读取命令输出至外部的数据。以此方式，可测量位线感测放大器之偏移电压。
实施例2
第6图及第7图是示出依据本发明第二实施例的半导体存储器件之结构的图。此实施例亦应用至具有共享感测放大器结构之DRAM。
参考第6图及第7图，该半导体存储器件包括多个单元阵列。边缘位线感测放大器22放大边缘单元阵列中的一些单元列24的数据，并且半边缘位线感测放大器32放大单元阵列中之其它单元列34的数据。电源部26供应预定电压至边缘位线感测放大器22，并且电压传递单元38传递该电压至半边缘位线感测放大器32。
电源部26包括用以供应电压至边缘位线感测放大器22之位线的第一电源开关SWOU1及用以供应电压至边缘位线感测放大器22之互补位线的第二电源开关SWOU2。
电压传递单元38包括：位线选择开关SW1U1及SW1U2，用以将半边缘位线感测放大器32连接至由该半边缘位线感测放大器32所管理之单元列34的位线对；以及功率传递开关SWT1及SWT2，用以将边缘位线感测放大器22连接至该半边缘位线感测放大器32所管理之单元列34的位线对。
此外，该半导体存储器件包括：X-解码器/放大器控制器40，用以选择单元及控制感测放大器阵列；以及测试模式设置部80，用以输出测试模式使能信号TM_EN以表示感测放大器之偏移电压测试模式。该半导体存储器件可进一步包括X-路径指示部60，用以产生用于X-解码器/放大器控制器40之操作的基准信号。
在此实施例中，因为该DRAM具有共享感测放大器结构，所以藉由边缘感测放大器来放大设置在偶数行(或奇数行)之单元列的数据，并且藉由紧邻边缘单元阵列而设置的感测放大器(半边缘单元阵列)来放大设置在奇数行(或偶数行)之单元列的数据。
如同一般位线感测放大器，上位线选择开关SWOU1及SWOU2连接至上位线对，并且下位线选择信号开关SWOD1及SWOD2连接至下位线对。在此实施例中，边缘位线感测放大器32经由下位线选择开关SWOD1及SWOD2连接至下单元列并且经由上位线选择开关SWOU1及SWOU2连接至电源部26(因此，将所述开关称为电源开关)。再者，每个功率传递开关SWT1及SWT2的一个端子连接至下位线开关SWOD1及SWOD2所连接的位置。
半边缘感测放大器32经由上位线选择开关SW1U1及SW1U2连接至上位线对并且经由下位线选择开关SW1D1及SW1D2连接至下位线对。因为该半边缘感测放大器32之上位线对被连接至电压传递开关SWT1及SWT2之另一端子，所以将从电源部26所供应之测试电压经由电源开关SWOU1及SWOU2、边缘位线感测放大器22之输出线对、电压传递开关SWT1及SWT2、半边缘感测放大器32之上位线对及连接至半边缘感测放大器32之上位线择信号开关SW1U1及SW1U2供应至该半边缘感测放大器32。
在DRAM中可使用测试电压发生器来分开实施第一电源部26-1及第二电源部26-2。并且，优选的是从该DRAM外部分开供应该测试电压，并且然后进行感测放大器偏移测试。为此，优选的是使用外部连接垫来实施第一电源部26-1及第二电源部26-2以便于仅接收来自该DRAM外部的电压。
参考第4A至4C图，X-路径指示部60包括时序控制器62、X-解码器使能信号发生器64及块控制信号发生器66。
时序控制器62确定信号之激励时序，以便保证单元之稳定放大操作。X-解码器使能信号发生器64产生X-解码器使能信号XDEN，用于控制X-解码器之激励时序。块控制信号发生器66产生块控制信号blctl，用于控制对应单元阵列块之激励时序。
此外，如同第一实施例，X-路径指示部60可进一步包括第4D或4E图所示之位线感测控制器68及69。然而，进一步包括电压传递开关之导通信号BIS_force_D作为输出信号。
第11图是当使用第4D图之电路来实施位线感测控制器68及69时之信号的时序图，并且第12图是当使用第4E图之电路来实施位线感测控制器68及69时之信号的时序图。
第8A图所示之边缘感测放大器控制器44控制边缘感测放大器阵列的相应感测放大器22的位线选择开关SWOU1、SWOU2、SWOD1及SWOD2，以连接第一电源线及第二电源线。该边缘感测放大器控制器44是X-解码器/放大器控制器40的部分模块。该边缘感测放大器控制器44接收单元阵列选择信号BS0及该位线强迫信号BL_FORCE，以产生第一及第二电源开关之导通信号BIS_force_U及电压传递开关之导通信号BIS_force_D，并且亦接收单元阵列选择信号BS0及感测放大器使能信号SAEN，以产生感测放大器驱动信号ROTENB和SBEN以及位线预充电信号BLEQ。
第8B图所示之半边缘感测放大器控制器46控制半边缘感测放大器阵列的相应感测放大器32的位线选择开关。该半边缘感测放大器控制器46亦是X-解码器/放大器控制器40的部分模块。它具有相同于感测放大器控制器之结构。然而，在测试模式中，半边缘感测放大器控制器46产生单元阵列选择信号BS0，以使位线选择信号B1SH1具有一高电平。
如果输入至边缘感测放大器控制器之位线强迫信号BL_FORCE是高电平且单元阵列选择信号BS0是高电平，则电源开关之导通信号BIS_force_U被设置成高电平。因此，电源开关SWOU1及SWOU2被导通，以传递电源线之电压(偏移测试电压)至边缘感测放大器22之输出线对SA及SAB。为了供应测试电压至所有管理边缘单元阵列之位线感测放大器，将电压传递开关之导通信号BIS_force_D与电源开关之导通信号BIS_force_U一起设置成高电平。因此，连接至半边缘感测放大器22之电压传递开关SWT1及SWT2及位线选择开关SW1U1及SW1U2被导通，同时下位线选择开关被关断。结果，测试电压被供应至所有连接至边缘单元阵列之位线感测放大器。之后，如果将位线强迫信号BL_FORCE设置至低电平，则以同步于低电平的位线强迫信号BL_FORCE的方式激励感测放大器使能信号SAEN，并且然后放大位线之电压差。经放大的电压被用于确定藉由读取命令输出至外部的数据。以此方式，可测量该位线感测放大器之偏移电压。
实施例3
在此实施例中，在相同于依据本发明第一实施例的第2图之结构的情况下，包括第一电源部26-1、第二电源部26-2、第一电源开关SWOU1及第二电源开关SWOU2之新位线感测放大器可被限定。因为详细操作系相同于第一实施例之操作，所以将省略其描述。
实施例4
在此实施例中，在相同于依据本发明第二实施例的第6图之结构的情况下，包括第一电源部26-1、第二电源部26-2、第一电源开关SWOU1、第二电源开关SWOU2、第一电压传递开关SW1及第二电压传递开关SW2之新位线感测放大器可被限定。因为详细操作系相同于第二实施例之操作，所以将省略其描述。
依据本发明，放大系藉由直接施加测试电压至位线感测放大器而非藉由使用估计值来确定，因此可较为精确地测量位线感测放大器之偏移电压。
此外，当施加测试电压时，可使位线或输入/输出线断接。因此，可测量位线感测放大器之偏移电压。
本申请案包含有关2004年7月27日向韩国专利局所提出之韩国专利申请第2004-58865号的主题，其全部内容在此引入作为参考。
虽然已针对特定实施例描述了本发明，但是本领域的技术人员将理解，可在被限定于以下权利要求的本发明之精神及范围内进行各种改变及修改。
【符号说明】
22                  边缘位线感测放大器
24                  边缘单元阵列或单元列
26                  电源部
26-1                第一电源部
26-2                第二电源部
32                  半边缘位线感测放大器
34                  单元列
38                  电压传递单元
40                  X-解码器/放大器控制器
46                  半边缘感测放大器控制器
60                  X-路径指示部
62                  时序控制器
64                  X-解码器使能信号发生器
66                  块控制信号发生器
68                  位线感测控制器
68-1                命令处理模块
68-2                测试处理模块
69                  位线感测控制器
69-1                命令处理模块
69-2                测试处理模块
80                  测试模式设置部
act_sa              感测放大器激活信号
B1SH1               位线选择信号
blctl               块控制信号
BIS_force_D         导通信号
BIS_force_U         导通信号
BLEQ                    位线预充电信号
BL_FORCE                位线强迫信号
BLSA                    位线感测放大器
BS0                     单元阵列选择信号
IN_EXT                  信号
ratvp                   行激活命令
ROTENB                  驱动信号
rpcgp                   预充电命令
SA，SAB                 输出线对
SAEN                    感测放大器使能信号
saen_lock               感测放大器锁定信号
SBEN                    驱动信号
SW1                     第一电压传递开关
SW2                     第二电压传递开关
SW1U1                   位线选择开关
SW1U2                   位线选择开关
SWOD1                   下位线选择开关
SWOD2                   下位线选择开关
SWOU1                   上位线选择开关
SWOU2                   上位线选择开关
SWT1                    电压传递开关
SWT2                    电压传递开关
TM_EN                   测试模式使能信号
VPP                     导通电压
VSS                     关断电压
XDEN                    X-解码器使能信号。

Claims (20)

1.一种位线感测放大器，用以放大位线与互补位线间的电压差，所述位线和互补位线在数据读取操作中被施加有存储器单元之数据，该位线感测放大器包括：
第一电源部，用以产生要施加至位线之第一电压；
第二电源部，用以产生要施加至互补位线之第二电压；
第一电源开关，用以开关第一电源部及位线；以及
第二电源开关，用以开关第二电源部及互补位线。
2.如权利要求第1项所述之位线感测放大器，其中该位线感测放大器被设置在存储器单元阵列块之边缘。
3.如权利要求第1项所述之位线感测放大器，进一步包括：
第一电压传递开关，用以传递第一电压至其它位线感测放大器所管理之位线；以及
第二电压传递开关，用以传递第二电压至其它位线感测放大器所管理之互补位线。
4.一种半导体存储器件，包括：
单元阵列；
边缘位线感测放大器，用以放大边缘单元阵列之数据；以及
电源部，用以施加预定电压至该边缘位线感测放大器。
5.如权利要求第4项所述之半导体存储器件，其中该电源部包括：
第一电源部，用以供应预定电压至边缘位线感测放大器之位线；以及
第二电源部，用以供应预定电压至边缘位线感测放大器之互补位线，
其中该第一及第二电源部施加从外部供应之电压。
6.如权利要求第5项所述之半导体存储器件，进一步包括：
第一电源开关，用以连接边缘位线感测放大器之位线至第一电源部；以及
第二电源开关，用以连接边缘位线感测放大器之互补位线至第二电源部。
7.如权利要求第5项所述之半导体存储器件，其中该第一电源部是用以接收自该半导体存储器件外部所供应之电压的第一连接垫，并且该第二电源部是用以接收自该半导体存储器件外部所供应之电压的第二连接垫。
8.如权利要求第6项所述之半导体存储器件，进一步包括测试模式设置部，用以输出用于该感测放大器之偏移电压测量模式的测试模式使能信号。
9.如权利要求第6项所述之半导体存储器件，进一步包括：
X-解码器/放大器控制部，用以选择单元及控制感测放大器阵列；以及
X-路径指示部，用以产生用于该X-解码器/放大器控制部之操作的基准信号。
10.如权利要求第9项所述之半导体存储器件，其中X-路径指示部包括：
X-解码器使能信号发生器，用以产生用于控制X解码器之激励时序的X-解码器使能信号(XDEN)；
块控制信号发生器，用以产生用于控制对应单元阵列块之激励时序的块控制信号(blctl)；以及
位线感测控制器，用以控制第一及第二电源开关之开关操作及感测放大器之放大操作，以便经由电源线将电压供应至边缘位线感测放大器。
11.如权利要求第10项所述之半导体存储器件，其中位线感测控制器包括：
命令处理模块，用以接收用于感测放大器的激活/预充电命令，以产生感测放大器使能信号；以及
测试处理模块，用以在测试模式中去激励命令处理模块并产生被使能一预定时间的块强迫信号。
12.一种半导体存储器件，包括：
单元阵列；
边缘位线感测放大器，用以放大边缘单元阵列中的一些单元列的数据；
半边缘位线感测放大器，用以放大边缘单元阵列中的其它单元列的数据；
电源部，用以供应电压至边缘位线感测放大器；以及
电压传递部，用以传递所述电压至半边缘位线感测放大器。
13.如权利要求第12项所述之半导体存储器件，其中该电源部包括：
第一电源部，用以供应电压至边缘位线感测放大器之位线；以及
第二电源部，用以供应电压至边缘位线感测放大器之互补位线，
其中该第一及第二电源部施加自外部供应之电压。
14.如权利要求第13项所述之半导体存储器件，进一步包括：
第一电源开关，用以连接边缘位线感测放大器之位线至第一电源部；以及
第二电源开关，用以连接边缘位线感测放大器之互补位线至第二电源部。
15.如权利要求第13项所述之半导体存储器件，其中第一电源部是用以接收自该半导体存储器件之外部所供应之电压的第一连接垫，并且第二电源部是用以接收自该半导体存储器件之外部所供应之电压的第二连接垫。
16.如权利要求第12项所述之半导体存储器件，其中电压传递部包括：
第一电压传递开关，用以连接半边缘位线感测放大器之位线至边缘位线感测放大器之位线；以及
第二电压传递开关，用以连接半边缘位线感测放大器之互补位线至边缘位线感测放大器之互补位线。
17.如权利要求第14项所述之半导体存储器件，进一步包括测试模式设置部，用以输出用于感测放大器之偏移电压测量模式的测试模式使能信号。
18.如权利要求第14项所述之半导体存储器件，进一步包括：
X-解码器/放大器控制部，用以选择单元及控制感测放大器阵列；以及
X-路径指示部，用以产生用于该X-解码器/放大器控制部之操作的基准信号。
19.如权利要求第18项所述之半导体存储器件，其中X-路径指示部包括：
X-解码器使能信号发生器，用以产生用于控制X解码器之激励时序的X-解码器使能信号(XDEN)；
块控制信号发生器，用以产生控制对应单元阵列块之激励时序的块控制信号(blctl)；以及
位线感测控制器，用以控制第一及第二电源开关之开关操作及感测放大器之放大操作，以便经由电源线将电压供应至边缘位线感测放大器。
20.如权利要求第19项所述之半导体存储器件，其中位线感测控制器包括：
命令处理模块，用以用于感测放大器的激活/预充电命令，以产生感测放大器使能信号；以及
测试处理模块，用以在测试模式中去激励该命令处理模块并产生被使能一预定时间的块强迫信号。
CNB200510076919XA 2004-07-27 2005-06-09 位线感测放大器及具有它的半导体存储器件 Expired - Fee Related CN100481256C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020040058865 2004-07-27
KR1020040058865A KR100602188B1 (ko) 2004-07-27 2004-07-27 비트라인 센스앰프 및 이를 구비하는 반도체 메모리 소자

Publications (2)

Publication Number Publication Date
CN1728279A true CN1728279A (zh) 2006-02-01
CN100481256C CN100481256C (zh) 2009-04-22

Family

ID=35731993

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB200510076919XA Expired - Fee Related CN100481256C (zh) 2004-07-27 2005-06-09 位线感测放大器及具有它的半导体存储器件

Country Status (4)

Country Link
US (1) US7283412B2 (zh)
KR (1) KR100602188B1 (zh)
CN (1) CN100481256C (zh)
TW (1) TWI296805B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110610729A (zh) * 2018-06-15 2019-12-24 美光科技公司 用于在活动断电期间减少感测放大器泄漏电流的设备及方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100738959B1 (ko) * 2006-02-09 2007-07-12 주식회사 하이닉스반도체 반도체 메모리 장치의 센스 앰프 전원 공급 회로 및 방법
US7957213B2 (en) * 2006-02-09 2011-06-07 Hynix Semiconductor, Inc. Semiconductor memory apparatus
KR100753418B1 (ko) * 2006-03-30 2007-08-30 주식회사 하이닉스반도체 로우 및 컬럼 어드레스를 이용하여 비트라인 감지 증폭동작을 제어하는 반도체 메모리 장치
KR100821578B1 (ko) * 2006-06-27 2008-04-15 주식회사 하이닉스반도체 반도체 메모리의 파워 업 신호 생성장치 및 방법
KR100761381B1 (ko) * 2006-09-06 2007-09-27 주식회사 하이닉스반도체 비트라인 센스앰프 미스매치판단이 가능한 메모리장치.
KR100911187B1 (ko) * 2007-03-13 2009-08-06 주식회사 하이닉스반도체 래치 구조 및 그것을 포함하는 비트라인 센스앰프 구조
KR101286237B1 (ko) * 2007-07-10 2013-07-15 삼성전자주식회사 반도체 메모리 장치의 비트라인 센스앰프회로 및 그에 따른제어방법.
US8310859B2 (en) * 2008-09-30 2012-11-13 Samsung Electronics Co., Ltd. Semiconductor memory device having balancing capacitors
KR101053525B1 (ko) * 2009-06-30 2011-08-03 주식회사 하이닉스반도체 감지 증폭기 및 이를 이용한 반도체 집적회로
KR101033486B1 (ko) * 2009-08-31 2011-05-09 주식회사 하이닉스반도체 감지 증폭 회로 및 이를 이용한 반도체 집적회로
KR101027688B1 (ko) * 2009-09-30 2011-04-12 주식회사 하이닉스반도체 반도체 장치
US20110133809A1 (en) * 2009-12-03 2011-06-09 Elpida Memory, Inc. Semiconductor device and method for cancelling offset voltage of sense amplifier
KR101097463B1 (ko) * 2009-12-11 2011-12-26 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 구동방법
TW201142869A (en) * 2010-02-09 2011-12-01 Samsung Electronics Co Ltd Memory device from which dummy edge memory block is removed
US9196375B2 (en) * 2013-07-05 2015-11-24 Kabushiki Kaisha Toshiba Semiconductor storage device
US11423973B2 (en) * 2020-08-26 2022-08-23 Micron Technology, Inc. Contemporaneous sense amplifier timings for operations at internal and edge memory array mats
US11250904B1 (en) * 2020-09-30 2022-02-15 Piecemakers Technology, Inc. DRAM with inter-section, page-data-copy scheme for low power and wide data access
US11755685B2 (en) 2020-09-30 2023-09-12 Piecemakers Technology, Inc. Apparatus for data processing in conjunction with memory array access

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5835436A (en) * 1995-07-03 1998-11-10 Mitsubishi Denki Kabushiki Kaisha Dynamic type semiconductor memory device capable of transferring data between array blocks at high speed
US5936892A (en) * 1996-09-30 1999-08-10 Advanced Micro Devices, Inc. Memory cell DC characterization apparatus and method
US5923601A (en) * 1996-09-30 1999-07-13 Advanced Micro Devices, Inc. Memory array sense amplifier test and characterization
US5920517A (en) * 1996-09-30 1999-07-06 Advanced Micro Devices, Inc. Memory array test and characterization using isolated memory cell power supply
JP3727157B2 (ja) 1997-11-19 2005-12-14 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその試験方法
JP3971032B2 (ja) * 1997-12-10 2007-09-05 富士通株式会社 半導体記憶装置、半導体記憶装置のデータ読み出し方法、及びデータ記憶装置
US6141259A (en) * 1998-02-18 2000-10-31 Texas Instruments Incorporated Dynamic random access memory having reduced array voltage
US5936898A (en) * 1998-04-02 1999-08-10 Vanguard International Semiconductor Corporation Bit-line voltage limiting isolation circuit
US6104653A (en) * 1999-02-13 2000-08-15 Integrated Device Technology, Inc. Equilibration circuit and method using a pulsed equilibrate signal and a level equilibrate signal
KR100328554B1 (ko) * 1999-06-29 2002-03-14 박종섭 반도체 메모리용 비트라인 센스앰프
JP3551858B2 (ja) * 1999-09-14 2004-08-11 日本電気株式会社 半導体メモリ装置
US6687175B1 (en) * 2000-02-04 2004-02-03 Renesas Technology Corporation Semiconductor device
JP3805987B2 (ja) 2001-01-15 2006-08-09 株式会社東芝 半導体記憶装置
JP4540889B2 (ja) * 2001-07-09 2010-09-08 富士通セミコンダクター株式会社 半導体メモリ
KR100402245B1 (ko) * 2001-09-18 2003-10-17 주식회사 하이닉스반도체 메모리 장치
JP2003196982A (ja) * 2001-12-27 2003-07-11 Mitsubishi Electric Corp 半導体記憶装置
JP2004178725A (ja) * 2002-11-28 2004-06-24 Renesas Technology Corp 半導体記憶装置
DE10323237B4 (de) * 2003-05-22 2015-05-21 Qimonda Ag Verfahren und Vorrichtung zur Optimierung der Funktionsweise von DRAM-Speicherelementen

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110610729A (zh) * 2018-06-15 2019-12-24 美光科技公司 用于在活动断电期间减少感测放大器泄漏电流的设备及方法
CN110610729B (zh) * 2018-06-15 2023-07-25 美光科技公司 用于在活动断电期间减少感测放大器泄漏电流的设备及方法

Also Published As

Publication number Publication date
KR20060010238A (ko) 2006-02-02
TWI296805B (en) 2008-05-11
CN100481256C (zh) 2009-04-22
TW200605073A (en) 2006-02-01
US20060023534A1 (en) 2006-02-02
US7283412B2 (en) 2007-10-16
KR100602188B1 (ko) 2006-07-19

Similar Documents

Publication Publication Date Title
CN1728279A (zh) 位线感测放大器及具有它的半导体存储器件
CN1242415C (zh) 半导体存储器件的功率控制方法及半导体存储器件
CN1227668C (zh) 半导体存储器件以及在该器件中选择多条字线的方法
CN1175424C (zh) 半导体集成电路器件
CN1411070A (zh) 半导体存储器件
CN1308961C (zh) 半导体存储器件
CN1992075A (zh) 地址转换器半导体器件和具有它的半导体存储器件
CN1124612C (zh) 半导体存储器装置及其字线升压方法
CN1181632A (zh) 动态存储器
CN1551242A (zh) 半导体存储装置
CN101047025A (zh) 动态半导体存储器及其刷新控制方法
CN1499636A (zh) 系统组合型半导体装置
JP2011511392A5 (zh)
CN1941196A (zh) 半导体存储装置
CN1043275C (zh) 半导体存储装置
JP5548775B2 (ja) データ処理装置およびデータ処理システム
US20060291279A1 (en) Semiconductor memory device
CN1747063A (zh) 半导体存储器及检测其位线的方法
CN1040593C (zh) 半导体存储器
CN1551223A (zh) 具有用于控制位线感测界限时间的存储装置
CN1435843A (zh) 具有许多存储器组的同步半导体存储器设备和控制该设备的方法
CN1734663A (zh) 铁电存储装置及电子设备
CN1237767A (zh) 半导体存储器件
CN1542849A (zh) 冗余电路和使用该冗余电路的半导体设备
CN1734664A (zh) 铁电存储装置及电子设备

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090422

Termination date: 20130609