CN1525487A - 半导体集成电路和集成电路卡 - Google Patents

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CN1525487A CNA2004100024958A CN200410002495A CN1525487A CN 1525487 A CN1525487 A CN 1525487A CN A2004100024958 A CNA2004100024958 A CN A2004100024958A CN 200410002495 A CN200410002495 A CN 200410002495A CN 1525487 A CN1525487 A CN 1525487A
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Abstract

待机状态下存储器中浪费的功耗被降低了而不降低从存储器读出数据的操作速度。半导体集成电路具有能够进入激活状态或待机状态的存储器，且存储器具有存储单元与之连接的位线和源线的电压发生电路。电压发生电路响应于从激活状态到待机状态转换的指令，使位线的电位和源线的电位彼此相等。电压发生电路响应于从待机状态到激活状态转换的指令，产生位线与源线之间的电位差。在待机状态中，位线的电位和源线的电位彼此相等。因此，在各个存储单元的源与漏之间不出现子阈值泄漏。在激活状态中，源线电位不变化。因此，不降低数据读出操作的速度。

Description

半导体集成电路和集成电路卡
技术领域
本发明涉及到配备有存储器的半导体集成电路，更确切地说是涉及到例如可应用于配备有大容量ROM的微计算机的用来降低存储单元在诸如待机状态之类的低功耗状态下的泄漏电流的技术。
背景技术
存在着一种用来降低功耗同时又防止增大存取延迟的技术。根据这种技术，使外围电路的衬底偏压在DRAM被激活时不同于DRAM处于待机状态时。存储器外围电路在待机时的子阈值泄漏从而被抑制而达到上述目的(参见专利文献1)。
根据另一种技术，将存储器被激活时未被选择存取的存储单元的位线和源线引向位线电位。未被选择存取的存储单元的子阈值泄漏从而被抑制(参见专利文献2)。
[专利文献1]
日本专利公开No.Hei 8(1996)-83487
[专利文献2]
日本专利公开No.Hei 4(1992)-74395
本发明人考虑了处于待机状态的存储器阵列中产生的泄漏电流。例如，掩模ROM储存了有关存储单元与位线之间是否存在接触以及是否存在存储单元晶体管的扩散层之类的信息。在对储存的信息进行读出操作时，要判断预充电位线中的电荷是否通过存储单元被拉出到源线。利用电路元件的微型化和工作电源电压的降低，即使在其栅未被选择的MOS晶体管中，源与漏之间也产生子阈值泄漏电流。因此，只要在存储单元的源与漏之间由于位线预充电而产生电位差，即使在待机状态下，也出现子阈值泄漏造成的功耗浪费。有些微计算机根据其应用而在大部分时间内处于待机状态即过程等候状态。这种应用包括对具有用来处理传输/接收数据和转移数据的电荷的设备进行控制。考虑到这些应用，本发明人认识到了即使在待机状态下也要抑制芯片上大容量存储器中的子阈值泄漏电流的重要性。
专利文献1基于在待机状态下抑制子阈值泄漏的观点。但此文献涉及到外围电路，没有涉及到解释芯片区域主要部分的存储单元阵列。在降低功耗的目的方面不同于本发明。此外，专利文献1所公开的技术是阈值电压控制。它需要比较大量的附属电路，包括参考电压发生电路、衬底偏压发生电路、选择性地连接电源端子与衬底偏压端子的晶体管等。
专利文献2所公开的技术是将存储器激活时未被选择的存储单元的位线和源线引向位线电位。利用这种技术，能够降低激活状态下的功耗浪费；但也有可能降低存取速率。更具体地说，在开始读出操作之前，从未被选择存取的状态转换到被选择存取的状态的源线必须被放电。由于等待放电操作完成所需的时间而延长了读出操作周期。
发明内容
本发明的目的是提供一种半导体集成电路，其中能够降低存储器在待机状态中所消耗的功率浪费而不使电路复杂化。
本发明的另一目的是提供一种半导体集成电路，其中能够降低存储单元待机时所消耗的功率浪费而不降低从存储器读出数据的操作速度。
从本说明书和附图的描述中，本发明的上述和其它的目的以及新颖特点将显而易见。
本说明书公开的本发明的典型发明的概述如下：
(1)根据本发明情况1的半导体集成电路包含能够进入激活状态或待机状态的存储器。此存储器具有存储单元与之连接的位线和源线的电压发生电路(19、20、21、22)。响应于从激活状态到待机状态转换的指令，电压发生电路使位线的电位和源线的电位彼此相等。响应于从待机状态到激活状态转换的指令，电压发生电路在位线与源线之间产生电位差。
根据本发明的上述情况，在待机状态中，使位线的电位与源线的电位彼此相等。因此，在存储单元的各个源与漏之间完全不出现子阈值泄漏。在激活状态中，电位差被产生在位线与源线之间。从而不采用其中根据存储单元被选择或不被选择而在位线与源线之间产生电位差的控制技术。因此，从存储器读出数据的操作速度不被降低。
作为根据情况1的本发明的一个具体实施方案，响应于从激活状态到待机状态转换的指令，电压发生电路使源线的电位等于位线的预充电电位。在激活状态中，源线仅仅必须处于预充电电平，其电位不必在某些点之间变化。因此，用来使待机状态中源线电位等于位线预充电电位的电路的存在对激活状态中的操作影响很小。电路能够被简化。换言之，本发明对常规电路的应用不要求对位线外围增加新的电路。因此，在位线周围不出现负载起伏，这就节省了重新设计所需的时间和人力。
作为根据情况1的本发明的另一具体实施方案，响应于从激活状态到待机状态转换的指令，电压发生电路使位线的电位等于源线的预充电电位。当在待机状态中使源线的电位和位线的电位等于源线的预充电电位时，发生下列情况：与存储单元选择端子连接的字线也达到未被选择的电平，例如源线预充电电位。因此，在栅与漏之间或在栅与源之间都不产生泄漏电流。但由于待机状态中位线被放电的电路被加入到位线外围，故可能需要采取一些措施来将此应用于常规电路。这种措施包括设法抑制位线周围的负载起伏和重新考虑工作定时裕度。与待机状态下源线被充电到位线预充电电平的情况相比，这种情况可能增加重新设计所需的时间和人力。
若如上所述采用在待机状态下使源线电位等于位线预充电电位的电压发生电路，则电压发生电路最好如下构成：电压发生电路响应于从待机状态到激活状态转换的指令对源线进行放电。而且，改变其电流馈送能力，使放电速率逐步增大。重要的是，源线仅仅必须具有通过激活状态中选择的存储单元拉入电流的能力。以上是为了防止电流从大量存储单元同时集中流到这种源线。这样就防止了较大噪声的产生。
(2)根据本发明情况2的半导体集成电路包含中央处理器和可从中央处理器访问的存储器。此半导体集成电路能够进入激活状态或待机状态。存储器包含与位线和源线连接的存储单元。存储器被构造成在待机状态下位线的电位与源线的电位彼此相等。而且，此存储器被构造成在激活状态下能够在位线与源线之间产生电位差。
根据本发明的上述情况，在待机状态下，位线的电位与源线的电位彼此相等。因此，在存储单元的源与漏之间不出现子阈值泄漏。在激活状态下，电位差产生在位线与源线之间。从而不采用其中根据存储单元被选择或不被选择而在位线与源线之间产生电位差的控制技术。因此，从存储器读出数据的操作速度不被降低。
作为根据情况2的本发明的一个具体实施方案，在待机状态下，中央处理器停止指令的执行。存储器从而停止存取操作。
作为根据情况2的本发明的另一具体实施方案，从激活状态到待机状态转换的指令以及从待机状态到激活状态转换的指令，由外部控制信号提供。从激活状态到待机状态转换的指令可以由执行预定指令的中央处理器提供。从待机状态到激活状态转换的指令可以由中断提供。
(3)根据本发明情况3的半导体集成电路包含能够进入激活状态或待机状态的存储器以及能够访问存储器的中央处理器。此存储器包含与位线和源线连接的存储单元。存储器在待机状态下使源线的电位等于位线的预充电电位，并在激活状态下将源线引向放电电位。在待机状态下，使位线电位与源线电位等于位线预充电电位。因此，在存储单元的源与漏之间完全不出现子阈值泄漏。在激活状态下，电位差产生在位线与源线之间。从而不采用其中根据存储单元被选择或不被选择而在位线与源线之间产生电位差的控制技术。因此，从存储器读出数据的操作速度不被降低。在激活状态下，源线仅仅必须处于放电电平，而其电位不必在某些点之间变化。因此，用来使待机状态中源线电位等于位线预充电电位的电路的存在对激活状态中的操作影响很小。电路能够被简化。
根据本发明情况4的半导体集成电路包含能够进入激活状态或待机状态的存储器以及能够访问存储器的中央处理器。此存储器包含与位线和源线连接的存储单元。存储器在待机状态下使位线的电位等于源线的放电电位，并在激活状态下将位线引向预充电电位。在待机状态下，使位线电位与源线电位等于源线放电电位。因此，在存储单元的源与漏之间完全不出现子阈值泄漏。在激活状态下，电位差产生在位线与源线之间。从而不采用其中根据存储单元被选择或不被选择而在位线与源线之间产生电位差的控制技术。因此，从存储器读出数据的操作速度不被降低。当在待机状态中使源线的电位和位线的电位等于源线的放电电位时，发生下列情况：与存储单元选择端子连接的字线也达到未被选择的电平，例如源线放电电位。因此，在栅与漏之间或在栅与源之间都不产生泄漏电流。
作为根据情况3和情况4的本发明的具体实施方案，使中央处理器进入这样一种状态，其中与存储器进入待机状态同时，指令的执行被停止。待机状态和指令执行被停止的状态能够被中断或外部控制信号解除。
(4)根据本发明情况5的半导体集成电路包含中央处理器以及可从中央处理器访问的存储器。此存储器包含与第一电路连接的位线；与第二电路连接的源线；以及与位线和源线连接且其选择端子与字线连接的存储单元。关于半导体集成电路，可选择第一状态和第二状态二种状态。在第一状态中，存储器的存取操作和中央处理器的数据处理操作被启动。在第二状态中，存储器的存取操作和中央处理器的数据处理操作被禁止。在第一状态中，第一电路对位线进行充电，且第二电路对源线进行放电。在第二状态中，第一电路对位线进行充电，且第二电路对源线进行充电。
根据本发明情况6的半导体集成电路包含中央处理器以及可从中央处理器访问的存储器。此存储器包含与第一电路连接的位线；与第二电路连接的源线；以及与位线和源线连接且其选择端子与字线连接的存储单元。关于半导体集成电路，可选择第一状态和第二状态二种状态。在第一状态中，存储器的存取操作和中央处理器的数据处理操作被启动。在第二状态中，存储器的存取操作和中央处理器的数据处理操作被禁止。在第一状态中，第一电路对位线进行充电，且第二电路对源线进行放电。在第二状态中，第一电路对位线进行放电，且第二电路对源线进行放电。
例如，第一状态是半导体集成电路的激活状态，而第二状态是半导体集成电路的待机状态。作为根据情况5和情况6的本发明的具体实施方案，放电的最终电平是电路的接地电位，且字线的未被选择电平是电路的接地电位。
作为根据情况5和情况6的本发明的具体实施方案，第一电路停止对位线的充电操作是为了在第一状态读出的目的。
(5)本发明的IC卡被安装在具有半导体集成电路以及与半导体集成电路连接的外部接口部分的卡衬底上。此半导体集成电路包含中央处理器和可从中央处理器访问的存储器。存储器包含与位线和源线连接的存储单元。当半导体集成电路处于低功耗状态时，存储器使位线的电位与源线的电位彼此相等。例如，此存储器是一种掩模ROM。
(6)本发明另一情况的IC卡在卡衬底上具有半导体集成电路以及外部连接电极。选择性地使半导体集成电路进入待机状态或激活状态，且半导体集成电路包含中央处理器和存储器。此存储器包含与位线和源线连接的存储单元。在激活状态中，预定的电位差被产生在位线与源线之间。在待机状态中，使位线与源线之间的电位差小于上述激活状态中的电位差。预定电位差基于例如位线的电源电平和源线的电路接地电压电平。小于上述激活状态中电位差的电位差基于例如位线的电源电平和源线的电源电平。
作为具体的实施方案，中央处理器在激活状态中执行休眠指令，并转换到待机状态。为了进一步降低待机状态中的功耗，提供了时钟脉冲发生器，它由外部时钟产生内部时钟。时钟脉冲发生器在激活状态中输出内部时钟，而在待机状态中停止内部时钟的输出。而且，提供了调压器，它由外部电源产生内部电源。在待机状态中，调压器将内部电压状态降低到低于激活状态中内部电源状态的数值。
(7)本发明另一情况的IC卡在卡衬底上具有半导体集成电路以及外部连接电极。选择性地使半导体集成电路进入待机状态或激活状态，且半导体集成电路包含中央处理器和存储器。此存储器包含与位线和源线连接的存储单元。此半导体集成电路响应于来自外部的复位指令而进行初始化。集成电路将初始化的完成通知外部，以便转换到激活状态。在激活状态中，半导体集成电路在存储器的位线与源线之间产生预定的电位差。而且，集成电路使中央处理器响应于来自外部的指令而处理数据。借助于中央处理器执行休眠指令，集成电路转换到待机状态。在待机状态中，半导体集成电路将存储器位线与源线之间的电位差降低到低于激活状态中的电位差的数值。集成电路响应于待机解除信号而转换到激活状态。在此转换过程中，集成电路借助于源线放电而产生位线与源线之间的预定电位差。集成电路从而逐步提高了放电速率。
(8)根据本发明另一情况的半导体集成电路包含与位线和源线连接的存储单元；以及位线和源线的电压发生电路。半导体集成电路被选择性地置于待机状态或激活状态。在激活状态中，电压发生电路产生位线与源线之间的预定电位差。在待机状态中，发生电路将存储器位线与源线之间的电位差降低到小于上述激活状态中电位差的数值。作为具体的实施方案，电压发生电路在半导体集成电路从待机状态到激活状态的转换过程中执行下列操作：发生电路借助于源线放电而产生位线与源线之间的上述预定电位差。发生电路从而逐步提高了放电速率。
本说明书所公开的典型发明产生的效果简述如下：
由于在待机状态中使位线的电位与源线的电位彼此相等，故在存储单元的源与漏之间完全不出现子阈值泄漏。在激活状态下，电位差产生在位线与源线之间。从而不采用其中根据存储单元被选择或不被选择而在位线与源线之间产生电位差的控制技术。因此，从存储器读出数据的操作速度不被降低。
若使源线的电位在待机时等于位线的预充电电位，则源线响应于从待机状态到激活状态转换的指令而被放电。其电流供应能力就变化，使放电速率逐步提高。于是防止了电流同时从大量存储单元集中流到源线。结果，就防止了较大噪声的产生。
附图说明
图1是方框图，说明了基于根据本发明的半导体集成电路的微计算机。
图2是方框图，详细地说明了组合在微计算机中的ROM。
图3是示意电路图，说明了等效于一位的部分全局位线的构造作为存储器阵列和电压发生电路的细节。
图4是时间图，说明了图2中ROM的操作时刻。
图5是解释图，说明了待机状态下存储单元中产生的泄漏电流。
图6是示意电路图，说明了本发明比较例中的部分存储器阵列。
图7是解释图，说明了图6存储器阵列中的泄漏电流。
图8是时间图，说明了图6比较例中的操作时刻。
图9是示意电路图，说明了本发明另一比较例中的部分存储器阵列。
图10是时间图，说明了与图9有关的操作时刻。
图11是解释图，说明了泄漏电流降低对图3的本发明和图6的比较例中的待机的影响。
图12是解释图，说明了图3的本发明和图9的比较例之间操作速度的差别。
图13是示意电路图，说明了源线充电和放电电路的另一例子。
图14是时间图，说明了与图13有关的操作时刻。
图15是示意电路图，说明了存储器阵列中电压发生电路的另一例子。
图16是方框图，说明了作为微计算机另一例子的IC卡微计算机。
图17是平面图，示出了采用IC卡微计算机的接触接口型IC卡的外貌。
图18是方框图，说明了根据本发明的IC卡的另一例子。
图19是流程图，说明了从向IC卡施加功率到激活状态再到待机状态的操作流程。
图20是流程图，说明了IC卡从待机状态转换到激活状态的操作流程。
图21是方框图，说明了应用IC卡的蜂窝电话。
图22是时间图，说明了载入蜂窝电话中的IC卡的操作。
图23是示意电路图，说明了其中应用了抑制存储单元中待机子阈值泄漏的技术的掩模ROM中的存储器阵列的部分另一种构造。
图24是示意电路图，说明了其中应用了抑制存储单元中待机子阈值泄漏的技术的快速存储器中的NOR存储器阵列的部分构造。
图25是示意电路图，说明了其中应用了抑制存储单元中待机子阈值泄漏的技术的快速存储器中的NAND存储器阵列的部分构造。
图26是示意电路图，说明了其中应用了抑制存储单元中待机子阈值泄漏的技术的快速存储器中的AND存储器阵列的部分构造。
图27是方框图，说明了一种数码相机，它采用了其中应用抑制存储单元中待机子阈值泄漏的技术的快速存储器作为存储器件。
具体实施方式
作为根据本发明的半导体集成电路的一个例子，图1说明了一种微计算机。例如用CMOS集成电路制造技术，图中所示微计算机1被制作在单晶硅之类的半导体衬底(半导体芯片)上。微计算机1接收电源VCC和电路的接地电压VSS作为工作电源。
微计算机1包含中央处理器(CPU)2、为CPU 2保持工作程序等的只读存储器(ROM)3、用作CPU 2等的工作区的随机存取存储器(RAM)4、与外部总线等连接的I/O端口5、计时器等外围电路6、总线控制器(BSC)7、时钟脉冲发生器(CPG)8、以及系统控制器9。
CPU 2包含对取自ROM 3的指令进行译码并控制指令的执行的指令控制部分以及在指令控制部分的控制下进行运算对象存取和运算等的运算部分。总线控制器7根据来自CPU 2的存取地址，就存取周期数目和并行数据位数目等进行总线控制。系统控制器9被馈以复位信号RES、待机信号STB、中断IRQ等，并进行运算模式控制和中断控制。时钟脉冲发生器8接收外部时钟信号CLK，并产生内部时钟信号CK。微计算机1与内部时钟信号CK同步工作。当复位信号RES指示复位操作时，微计算机1被内部初始化。当复位被解除时，CPU 2在开始地址处对ROM 3中的程序开始指令的执行。
微计算机1具有待机状态和激活状态。“激活状态”是这样一种状态，其中，CPU 2能够与时钟信号CK同步地处理数据，且ROM 3和RAM 4的存取操作被CPU 2等启动。在复位被解除之后，使微计算机进入激活状态，虽然不是绝对需要的。由待机信号STB和外部控制信号来发令进入待机状态，虽然不局限于此。或者，借助于CPU 2在系统控制器9上设定待机标志(未示出)来发令。“待机状态”是这样一种状态，其中，CPU 2、ROM 3等的操作被停止。亦即是这样一种状态，其中，CPU 2不能够处理数据，且ROM 3等的存取操作被CPU 2禁止。待机状态也被称为“等待状态”或“低功耗状态”。更确切地说，待机状态是这样一种状态，其中，例如CPG 8的时钟发生工作被停止；CPU 2的工作被停止(内部寄存器的内容被保持)；储存在RAM 4中的信息被保持；外围电路6的工作被停止；以及ROM 3的工作被停止。微计算机1的待机状态(也称为“芯片待机状态”)也是这样一种状态，其中，ROM 3的工作被停止，亦即ROM 3的待机状态。
ROM 3具有足以保持CPU 2的运行程序和数据表的大容量，并包含掩模ROM。因此，当考虑待机状态中微计算机的功耗降低时，重要的是降低其工作被停止了的ROM 3中的功耗浪费。例如，降低其中由泄漏电流产生的功耗是重要的。在这种考虑下，下面将详细地描述ROM，特别是ROM 3的工作被停止了的状态。微计算机1被待机信号STB或待机标志(未示出)带入待机状态。此时，系统控制器9停止ROM 3的工作，并由控制信号stb1和stb2控制ROM 3的状态。借助于停止时钟信号CK并使ROM进入模块不被选择的状态，来实现ROM 3工作的停止。信号stb1和stb2被用于稍后所述的泄漏电流抑制中。使ROM 3进入模块选择状态受到进行指令执行的CPU 2的影响。例如，总线控制器7对从CPU 2输出的地址进行译码，并将模块选择信号输出到ROM 3。若当微计算机1处于待机状态时CPU 2停止工作，则ROM 3被带入模块不被选择的状态。
图2说明了ROM 3的一个例子。存储器阵列11具有储存信息的大量存储单元。存储单元Mci和MCj由n沟道MOS晶体管组成，虽然这不是绝对要求的。被储存信息的逻辑值“1”或“0”，决定于漏与位线之间是否存在接触。亦即，根据漏是否通过接触孔与位线接触而决定逻辑值。这些存储单元可以是其存储方法是根据是否存在源和漏的扩散区而储存信息的那些存储单元。代表性地示出的存储单元Mci具有接触，而代表性地示出的存储单元MCj不具有接触。存储单元Mci和Mcj的源与源线SL连接，而其栅作为选择端子与字线WL连接。行译码器13对行地址信号RADR进行译码，以形成字线选择信号。位线BL通过列开关电路15与全局位线(也称为“公共数据线”)GBL连接。列译码器14对列地址信号CADR进行译码，并产生列开关电路15的位线选择信号。被列开关电路15选择的位线BL，具有到全局位线GBL的连续性。全局位线GBL配备有读出放大器16，它对输出到全局位线GBL的储存信息进行探测和放大。读出放大器16的输出被锁存到输出锁存器17中，然后被输出到外部。外部输出数据在图中被表示为DAT。时间控制器18被馈以时钟信号CK和ROM 3的模块选择信号BS，并产生内部时间信号。模块选择信号BS从总线控制器7被输出，虽然这不是绝对要求的。电压发生电路19是用来对位线BL和源线SL进行预充电和放电的电路。
图3作为存储器阵列11和电压发生电路19的细节说明了等效于一位的部分全局位线GBL的构造。
在此图中，代表性地示出的位线BL1和BL2以及源线SL，沿X方向排列，而代表性地示出的字线WL1和WL2沿Y方向排列。位线BL1与代表性地示出的存储单元Mci的漏连接，而存储单元Mci的源与相应的源线SL连接。代表性地示出的存储单元MCj的漏不与位线BL2连接，而其源与相应的源线SL连接。位线BL1可以具有通过列开关CSW1到全局位线GBL的连续性，而位线BL2可以具有通过列开关CSW2到全局位线GBL的连续性。代表性地示出的位线选择信号YS1控制着列开关CSW1的转换，而代表性地示出的位线选择信号YS2控制着列开关CSW2的转换。对应于列地址信号规定的位线的那些位线选择信号YS1和YS2，被设定为逻辑值“1”。列开关CSW1和CSW2由n沟道MOS晶体管组成；但开关CSW1和CSW2可以由CMOS传输门组成。代表性地示出的列开关CSW1和CSW2构成了列开关电路15。
电压发生电路19包含预充电电路20以及充电和放电电路21。为BL1和BL2表示的各个位线提供了预充电电路20，且预充电电路20具有p沟道预充电MOS晶体管MP1。预充电电路20能够选择性地将位线BL1(BL2)预充电到电源电压VCC。借助于其转换被位线选择信号YS1(YS2)控制的预充电MOS晶体管MP1来实现这一点。于是，当位线不被位线选择信号(位线选择信号YS1，YS2＝0(LOW电平))选择时，预充电电路20就执行预充电操作。而且，当位线被位线选择信号(位线选择信号YS1，YS2＝1(HIGH电平))选择时，预充电电路20就停止预充电操作。
充电和放电电路21包含二级串联的p沟道MOS晶体管MP2和MP3以及二级并联的n沟道MOS晶体管MN1和MN2。响应于内部待机信号stb1和stb2的二个输入，充电和放电电路21以NOR逻辑驱动源线SL和GSL。为每8个源线与之共连的一个源线GSL，安置一个充电和放电电路21，虽然这不是绝对要求的。
当微计算机1进入待机状态时，使内部待机信号stb1和stb2为LOW。当微计算机1从待机状态转换到激活状态时，使内部待机信号stb1为HIGH，然后使内部待机信号stb2为HIGH。
当微计算机1转换到待机状态时，在其栅处接收内部待机信号stb1和stb2的MOS晶体管MP2和MP3，将源线充电到电源电压VCC。于是，当微计算机1处于待机状态时，由BL1和BL2表示的所有位线以及SL和GSL表示的所有源线，被引向电源电压VCC。于是，在各个存储单元Mci的源与漏之间不产生电位差，从而在其中不出现子阈值泄漏。
在其栅处接收内部待机信号stb1的MOS晶体管MN1，是其栅长度比较大且其开态电阻比较高的一种晶体管。在其栅处接收内部待机信号stb2的MOS晶体管MN2，是与其栅长度小于上述MOS晶体管MN1的栅长度的大多数其它n沟道MOS晶体管相同的晶体管。于是，当微计算机1转换到激活状态时，源线的放电速率开始低，然后提高。结果就防止了电流同时从所有的源线流入到接地电压布线中。从而能够减少迁移造成的接地电压布线的断裂和大电源噪声的产生。
图4说明了ROM的运行时刻。在图4中，微计算机1在建立的待机状态(芯片待机状态)下被初始化。然后，微计算机1在通过待机解除到转换状态之后，转换到激活状态。当微计算机1处于待机状态时，时钟信号CK被停止，且对ROM 3的模块选择信号BS处于不被选择的状态。而且，内部待机信号stb1和stb2处于LOW。于是，ROM 3的工作被停止，且位线BL1和BL2二者以及源线SL被充电到电源电压VCC。于是，防止了子阈值泄漏出现在ROM 3的存储器阵列11中各个存储单元的漏与源之间。
在时间t1，待机信号STB提供解除微计算机1的待机状态的指令。于是，CPG 8的操作重新开始，且馈送到ROM 3的内部待机信号stb1被引向HIGH。然后，以例如几个时钟信号CK周期的延迟，内部待机信号stb2被引向HIGH。于是，源线SL的电位在时间t1-t2内以比较中等的速率被放电。在时间t2及其后，源线SL以更高的速率被放电。在芯片待机解除到转换状态之后，源线SL被充电到接地电位VSS，而位线BL1和BL2被充电到电源电压VCC。然后，ROM 3被模块选择信号BS置于模块选择状态，从而给定地址信号。结果，例如字线WL1被选择，且位线BL1被位线选择信号YS1选择。若与被选择的位线BL1和字线WL1连接的存储单元具有漏接触，则电荷电流从位线BL1通过存储单元晶体管被拉到接地电压VSS。然后，字线WL2被选择，且位线BL2被位线选择信号YS2选择。若与被选择的位线BL2和字线WL2连接的存储单元不具有漏接触，则位线BL2中被预充电的电荷被保持。
当微计算机1处于待机状态时，位线和源线二者都被充电到电源电压VCC。从而防止了在ROM 3的存储器阵列11的各个存储单元的漏与源之间出现子阈值泄漏。在激活状态中，在未被选择的位线与源线之间产生等效于电源电压VCC的电位差，且与待机状态相比增大了子阈值泄漏电流。但某些微计算机根据其应用而在大部分时间内被保持在待机状态即过程等待状态中。这种应用包括对负责处理传输/接收数据和转换数据的设备的控制。在考虑这些应用的过程中，重要的是即使在待机状态下也要抑制芯片上大容量存储器ROM 3中的子阈值泄漏电流。这对于实现整个系统功耗的降低是重要的，并在降低功耗方面非常有效。
图5说明了芯片待机状态下在存储单元中产生的泄漏电流。位线BL和源线SL  者都被引向电源电压VCC；因此，子阈值泄漏不出现在源与漏之间。产生了栅与漏之间以及栅与源之间的栅泄漏电流(Ig)以及到衬底的泄漏电流(Isb)。但其电流量小，且与源和漏之间的子阈值泄漏相比，其电流量小得多。
图6说明了本发明比较例中的存储器阵列的部分电路。源线SL被不变地连接到电路的接地电压VSS。即使在待机状态下，也在位线BL与源线SL之间产生等效于电源电压VCC的电位差。于是，在这种存储器阵列中，在待机状态和激活状态下都产生子阈值泄漏电流。图7说明了图6所示存储器阵列中的泄漏电流。子阈值泄漏电流Ids被产生在漏与源之间。但存取速率基本上与图3中的相同。图8说明了图6所示比较例中的操作时刻。在此存储器阵列中，在待机状态和激活状态中也都持续产生诸如Ids的泄漏电流，从而难以实现功耗的降低。
图9说明了本发明另一比较例中的存储器阵列的部分电路。当微计算机处于激活状态时，源线SL与被位线选择信号选择的相应位线一起被分别放电。因此，除了选择相应的位线之外，源线也被预充电到与位线相同的电平。于是，存储器阵列中的泄漏电流量总是小。如图5中那样，漏与源之间基本上不出现子阈值泄漏电流。但在字线被选择和读出操作被执行之前，源线被放电。因此，如图10所示的操作时刻所指出的那样，读出操作的周期比图3和图6例子的更长。亦即不可能进行对ROM的快速存取。
图11说明了泄漏电流降低对图3所示本发明的待机以及图6所示比较例中的待机的影响。根据本发明，待机时的泄漏电流被明显地减小。
图12说明了图3所示本发明与图9所示比较例之间运行速度的差异。根据本发明，位线电位或源线电位在激活状态中是不改变的。因此，与图9中情况相比，更快速的存取操作是可能的。
图13说明了源线充电和放电电路的另一例子。图中所示的充电和放电电路21A包含受内部待机信号stb1控制的CMOS倒相器。p沟道MOS晶体管MP4具有较大的栅长度和较高的开态电阻。n沟道MOS晶体管MN3具有较大的栅宽度和较低的开态电阻。如图14中时间图所示，此充电和放电电路21A使得能够缩短待机解除到转换状态的时间。但在放电过程中，过量的电流流到了电路的接地电压VSS。因此，要求承受此电流的接地电位布线以及对抗噪声的特殊措施。就运行而言，对从激活状态到待机状态的转换不要求高的速度。因此，不必以高的速度对源线SL进行充电，电源系统因而不要求对抗充电过程中的过量电流的措施。
图15说明了存储器阵列中的电压发生电路的另一例子。在此图中，电压发生电路19包含充电和放电电路22。为BL1和BL2表示的各个位线安置了充电和放电电路22。各个源线SL不变地与电路的接地电压VSS连接。可以为多个位线安置一个充电和放电电路22，虽然此结构未被示出。
充电和放电电路22包含n沟道MOS晶体管MN4、p沟道MOS晶体管MP5、以及二输入逻辑加法(OR)门OR。MOS晶体管MN4的转换受内部待机信号stb1的反相信号控制。在待机状态中，MOS晶体管MN4将位线放电到电路的接地电压VSS。在激活状态中，MOS晶体管MN4被置于关断状态。逻辑加法门OR被馈以相应的位线选择信号和内部待机信号stb1的反相信号。在激活状态(stb1＝1)状态中，逻辑加法门OR运行如下：当相应的位线选择信号处于不选择电平(LOW)时，逻辑加法门OR开通相应的MOS晶体管MP5，以便对位线进行预充电。当位线选择信号处于位线选择电平(HIGH)时，逻辑加法门OR使MOS晶体管MP5截止，以便停止预充电操作。在待机状态(stb1＝0)中，逻辑加法门OR总是使MOS晶体管MP5截止，从而抑制位线预充电。
因此，在待机状态中，充电和放电电路22将BL1和BL2表示的所有位线放电到与源线SL相同的接地电压。结果，在各个存储单元Mci的源与漏之间不产生电位差，且其中不出现子阈值泄漏。特别是在待机状态中，字线被置于等效于电路接地电压VSS的不被选择的电平。从而也防止了漏与栅之间泄漏电流的出现。
下面比较一下图3和图15。在图15的情况下，各个位线都要求逻辑加法门，电压发生电路19的逻辑范围因而增大。包含预充电电路20以及充电和放电电路21的图3的电压发生电路19，可以由总体上小的逻辑范围构成。下面将更进一步地加以描述。在图3的构造中，源线仅仅必须在激活状态中处于放电电平，而其电位不必在某个点附近变化。因此，用来在待机状态中使源线的电位等于位线预充电电位的电路的提供，对激活状态中的工作很少有影响。电路能够被简化。换言之，本发明对常规电路的应用不要求对位线外围增加新的电路。因此，在位线周围不出现负载起伏，这就节省了重新设计所需的时间和人力。在图15的情况下，位线在待机状态中被放电的电路，被加入到位线外围。因此，可能需要采取一些措施来将此应用于常规电路。这种措施包括设法抑制位线周围的负载起伏和重新考虑工作定时裕度。与待机状态下源线被充电到位线预充电电平的情况相比，这种构造可能增加重新设计所需的时间和人力。亦即，当本发明被应用于常规电路时，为了尽量减少设计改变和额外逻辑范围所需的时间和人力，图3所示的构造是优越的。
图16说明了微计算机的另一例子。图中所示的微计算机31是一种IC卡的微计算机(所谓IC卡微计算机)，虽然这不是绝对的要求。例如用CMOS半导体集成电路制造技术，图中所示微计算机31被制作在单晶硅等的半导体衬底或半导体芯片上。
微计算机31包含CPU 32；作为工作RAM的RAM(随机存取存储器)34；计时器35；EEPROM(电可擦可编程只读存储器)36；协处理器37；时钟脉冲发生器(CPG)39；掩模ROM(只读存储器)40；系统控制器41；I/O端口(输入/输出端口)42；数据总线43；以及地址总线44。
掩模ROM 40被用来储存CPU 32的操作程序(加密程序、解密程序、接口控制程序等)和数据，并具有图2所述的构造。RAM34被用作CPU 32的工作区即数据的暂时储存区。它包含例如SRAM(静态随机存取存储器)或DRAM(动态随机存取存储器)。CPU 32从掩模ROM 40获取指令，并对获取的指令进行译码。然后，根据译码结果，CPU 32执行运算对象的获取和数据处理。协处理器37在CPU 32的控制下执行多样化的处理，例如RSA公共密钥加密术或椭圆线加密术中的其余计算。I/O端口42具有二位输入/输出端子I/O1和I/O2，并被用于数据的输入/输出以及外部中断的输入。I/O端口42与数据总线43耦合，且数据总线43与CPU 32、RAM 34、计时器35、EEPROM 36、协处理器37等连接。在微计算机31中，CPU 32用作总线主模块，并能够将地址信号输出到与RAM 34、计时器35、EEPROM 36、掩模ROM 40、以及协处理器37连接的地址总线44。系统控制器41控制着微计算机31的工作模式和中断。而且，系统控制器41具有用来产生加密密钥的随机数字产生逻辑。RES是微计算机31的复位信号。当复位操作由复位信号RES发令时，微计算机31被内部初始化，且CPU 32在掩模ROM 40中的程序的开始地址处开始指令的执行。时钟脉冲发生器39接收外部时钟信号CLK，并产生内部时钟信号CK。微计算机31与内部时钟信号CK同步地工作。
在EEPROM 36中，数据能够被电擦除和电写入。EEPROM被用作储存诸如用来确认个人的ID信息之类的数据的区域。快速存储器和高介电存储器等，可以被用作代替EEPROM。
系统控制器41的控制逻辑的一个例子是待机控制逻辑。微计算机31的待机状态由执行诸如寄存器操作指令之类的预定指令的以设定待机标志FLG的CPU 32来发令。借助于清除待机标志FLG，来指令待机状态的解除。待机标志FLG被馈送到CPG 39、CPU 32等以及用预定时刻代表性地示出的逻辑电路LOG。此待机标志FLG被用来停止CPG 39的时钟产生操作，并控制停止CPU 32的指令执行。
逻辑电路LOG与时钟信号CK同步地产生内部待机信号stb1和stb2。内部待机信号stb1和stb2随图4所示的时刻变化。与前述相似，内部待机信号stb1和stb2被用来控制掩模ROM 40的存储器阵列11中子阈值泄漏电流的降低。
图17示出了采用IC卡微计算机31的接触界面型IC卡50的外貌。在合成树脂制成的卡衬底51的表面上，包含电极图形的界面端子52被暴露，且图16所示的微计算机31被埋置在其中。界面端子52的电极图形与微计算机31的相应外部端子连结。
图18说明了根据本发明的IC卡的另一例子。图中所示的IC卡60是通常称为“SIM(用户识别模块)卡”的一种卡。SIM卡储存着有关GSM移动通信系统(GSM蜂窝电话)中用户批准和管理的信息以及帐户信息。而且，SIM卡储存着通信协议的通信控制程序。SIM卡被可拆卸地安装到蜂窝电话中，并被用于移动通信。
IC卡60在卡衬底61中具有IC卡的微计算机(也称为“IC卡微计算机”)62、调压器63、以及作为外部连接电极的外部端子T1-T5。
IC卡微计算机62包含CPU 65、系统控制器(CTRL)66、ROM 67、RAM 68、EEPROM 69、I/O端口70、包含PLL(锁相回路)的时钟脉冲发生器71、以及内部总线72。IC卡微计算机62的电路与图16的相同，其各个组成部分的详细描述从略。通过外部端子T1，CPG 71被馈以时钟CLK，且输出内部时钟clki。复位信号RES通过外部端子T2被输入到CTRL 66。I/O端口70通过外部端子T3在其与外部之间进行串行输入/输出。电源电压VCC被施加到外部端子T4，且电路的接地电压被施加到外部端子T5。调压器63从电源电压VCC产生内部电压vcci。IC卡微计算机61采用内部电压vcci作为工作电源。
CTRL 66输出上述待机信号stb1和stb2。在待机状态中，待机信号stb1和stb2保持LOW。如上所述，当发生从待机状态到激活状态的转换时，stb1首先被置于HIGH，且stb2以一定的延迟被置于HIGH。根据待机信号stb1和stb2对ROM 67的控制与上述相同。在待机状态中，位线和源线被保持在电源电压电平。在激活状态中，位线被置于电源电压，而源线被置于电路的接地电压。当发生从待机状态到激活状态的转换时，与前述相似，源线的放电分二个阶段被控制。亦即，开始的放电速率低，然后速率提高。考虑到位线和源线充电和放电路径中不希望有的电阻性元件等的影响，图3等构造中的电位差可以理解如下：在激活状态中，位线与源线之间的电位差被最大化为电源电压电平。在待机状态中，位线与源线之间的电位差被最小化为0。而且，以图3所示为代表的电压发生电路可以根据下列观点构成，亦即，使待机状态中位线与源线之间的电位差小于激活状态中位线与源线之间的电位差。例如，可以将待机状态中的位线与源线之间的电位差降低到电源电压VCC的一半。借此还能够实现待机状态中功耗的降低。于是，在从待机状态到激活状态的转换中，就快速地形成了源线放电操作。
CPU 65在激活状态中执行休眠指令，并转换到待机状态。为了进一步降低待机状态中的功耗，CPG 71被馈以待机信号stb1，并在激活状态中输出内部时钟clki以及在待机状态中停止内部时钟clki的输出。调压器63被馈以待机信号stb1，并将待机状态中的内部电源降低到低于激活状态中的数值。
图19说明了从向IC卡施加功率到激活状态再到待机状态的操作流程。IC卡60的主机将电源电压VCC施加到IC卡60(S1)，以便将复位信号RES的电平改变为HIGH(S2)。结果，IC卡微计算机61进行初始化(S3)。在完成初始化之后(S4)，复位认可信号(ATR)从I/O端口被送回到主机(S5)。于是，IC卡微计算机62转换到激活状态。在激活状态中，CPU 65响应于主机的请求而处理卡数据(S7)。当CPU 65不处理卡数据时(S8)，CPU 65以预定的时刻执行休眠指令(S9)，并使CTRL 66维持待机信号stb1和stb2(S10)。于是，I/O端口被馈以从主机输出的HIGH电平信号，并等待转换到LOW(S11)。ROM 67被置于上述的待机状态，从而抑制了存储单元中子阈值泄漏造成的功耗(S12)。调压器63的输出电位vcci的电平被降低(S13)。CPG 71的产生内部时钟clki的操作被停止(S14)。IC卡于是被置于待机状态。
图20说明了其中IC卡从待机状态转换到激活状态的操作流程。待机状态一直维持到I/O端口70被置于LOW(S16)。当I/O端口70被置于LOW时，CTRL 66首先取消待机信号stb1(S17)。ROM 67于是对充电了的源线逐渐放电(S18)。调压器63将内部电压vcci的电位上拉到正常电源电位(S19)。CPG 71重新开始内部时钟clki的输出操作(S20)。然后，CTRL 66取消待机信号stb2(S21)，且ROM 67在来自处于放电过程中的源线的冲击下放电(S22)。IC卡60于是被置于激活状态。然后，进行图19中步骤7及其后面的各个步骤的处理。
图21说明了其中采用IC卡60的一种蜂窝电话。蜂窝电话70包含天线71、高频部分72、基带处理部分73、以及应用处理器部分74。IC卡60以应用处理器74作为主机而被可拆卸地安装。
图22是时间图，说明了安装到蜂窝电话中的IC卡的工作。当电话对话时，以及当非对话条件下的待机处理时，IC卡保持在激活状态。例如，每30秒钟进行一次非对话条件下的待机处理。Icc是调压器63的输出电流。借助于抑制待机时ROM 67中的子阈值泄漏(S12)、降低调压器的输出电压vcci(S13)、以及停止内部时钟clki(S14)，降低了待机状态中的电流Icc。当发生从待机状态到激活状态的转换时，进行诸如逐步提高ROM中源线放电速率之类的控制(S18，S22)。因此，防止了接地电位VSS的涌动电流(涌入到接地电位的电流)明显增大而造成不可忽略的接地噪声。
在掩模ROM 3、40、以及67的上述描述中，用来抑制待机状态下存储单元中的子阈值泄漏的技术，被应用于存储器的存储单元。如图23所示，上述的源线可以在成对的存储单元之间被共用。其中应用了抑制子阈值泄漏的上述技术的存储器，不局限于掩模ROM，而是也可以采用诸如快速存储器之类的电可编程的存储器。在快速存储器的情况下，其存储器阵列能够以各种各样的方式来构造。可能的结构包括图24所示的NOR型存储器阵列结构，其中，源线在共用位线的各对非易失存储单元之间被共用；图25所示的NAND型存储单元阵列结构；以及图26所示的AND型存储单元阵列结构。例如，在快速存储器的情况下，写入状态下的存储单元是增强型的，而其中不写入数据的擦除状态下的存储单元是耗尽型的。在NAND型存储单元阵列的读出操作中，从中读出数据的存储单元的字线，被保持在不被选择的电平，例如0V，而其它的字线被保持在选择电平，例如电源电压。
采用了用来在待机状态下抑制存储单元中的子阈值泄漏的技术的快速存储器，具有各种用途。此快速存储器能够被应用于例如图27所示的数码相机的存储器，作为诸如快速存储卡之类的卡式器件或作为直接连接到电路板的快速存储芯片。
至此，已经根据其实施方案描述了本发明人提出的本发明。本发明不局限于这些实施方案，而是不言自明，能够以各个方式在不偏离其主旨的范围内进行修正。
例如，当诸如待机信号之类的外部信号处于特定状态中时，可以由执行诸如休眠指令之类的预定指令的CPU来发令待机状态。预充电电路或充电和放电电路的具体构造不局限于上述构造，而是可以适当地修正。充电电平不必等于外部电源电压。在为了获得工作电源而降低外部电源电压的半导体集成电路中，或在多个分压被用于内部工作电源的半导体集成电路中，这种降低了的电压或分压可以被用作充电电平。作为根据本发明抑制子阈值泄漏电流的目的的存储器，不局限于掩模ROM。本发明可应用于诸如快速存储器和EEPROM之类的电可编程的存储器以及其它存储方法的存储器。
在上述的描述中，本发明人提出的本发明主要被应用于微计算机和IC卡微计算机。这些是在提出本发明的背景的应用领域中的。但本发明的应用不局限于此。本发明可应用于各种半导体集成电路，包括通信控制LSI以及专用系统LSI。

Claims (24)

1.一种半导体集成电路，它包括能够进入激活状态或待机状态的存储器，
其中，所述存储器具有存储单元与之连接的用于位线和源线的电压发生电路，且
所述电压发生电路响应于从所述激活状态到所述待机状态转换的指令，使所述位线的电位和所述源线的电位彼此相等，并响应于从所述待机状态到所述激活状态转换的指令，在所述位线与所述源线之间产生电位差。
2.根据权利要求1的半导体集成电路，
其中，所述电压发生电路响应于从所述激活状态到所述待机状态转换的指令，使所述源线的电位等于所述位线的预充电电位。
3.根据权利要求1的半导体集成电路，
其中，所述电压发生电路响应于从所述激活状态到所述待机状态转换的指令，使所述位线的电位等于所述源线的放电电位。
4.根据权利要求2的半导体集成电路，
其中，所述电压发生电路响应于从所述待机状态到所述激活状态转换的指令，对源线进行放电，且改变其电流馈送能力，使放电速率逐步增大。
5.一种半导体集成电路，它包含中央处理器和可从所述中央处理器访问且能够进入激活状态或待机状态的存储器，
其中，所述存储器包括与位线和源线连接的存储单元，并在所述待机状态下使所述位线的电位与所述源线的电位彼此相等，而且，在所述激活状态下能够在所述位线与所述源线之间产生电位差。
6.根据权利要求5的半导体集成电路，
其中，在所述待机状态下，所述中央处理器停止指令的执行，存储器从而停止存取操作。
7.根据权利要求6的半导体集成电路，
其中，从所述激活状态到所述待机状态转换的指令以及从所述待机状态到所述激活状态转换的指令，由外部控制信号提供。
8.根据权利要求6的半导体集成电路，
其中，从所述激活状态到所述待机状态转换的指令，由执行预定指令的中央处理器提供，而从所述待机状态到所述激活状态转换的指令，由中断提供。
9.一种半导体集成电路，它包括能够进入激活状态或待机状态的存储器以及能够访问所述存储器的中央处理器，
其中，所述存储器具有与位线和源线连接的存储单元，并在所述待机状态下使所述源线的电位等于所述位线的预充电电位，而在所述激活状态下将源线引向放电电位。
10.一种半导体集成电路，它包括能够进入激活状态或待机状态的存储器以及能够访问所述存储器的中央处理器，
其中，所述存储器具有与位线和源线连接的存储单元，并在所述待机状态下使所述位线的电位等于所述源线的放电电位，而在所述激活状态下将位线引向预充电电位。
11.根据权利要求9的半导体集成电路，
其中，中央处理器被置于这样一种状态，其中，与所述存储器进入待机状态同时，指令的执行被停止，且所述待机状态和指令执行被停止的所述状态能够被中断或外部控制信号解除。
12.一种半导体集成电路，它包括中央处理器以及可从所述中央处理器访问的存储器，
其中，所述存储器具有与第一电路连接的位线、与第二电路连接的源线、以及与所述位线和所述源线连接且其选择端子与字线连接的存储单元，
其中，所述半导体集成电路能够选择第一状态和第二状态，在第一状态中，所述存储器的存取操作和中央处理器的数据处理操作被启动，在第二状态中，所述存储器的存取操作和中央处理器的数据处理操作被禁止，且
其中，在所述第一状态中，所述第一电路对位线进行充电，且所述第二电路对源线进行放电，而在所述第二状态中，所述第一电路对位线进行充电，且所述第二电路对源线进行充电。
13.一种半导体集成电路，它包括中央处理器以及可从所述中央处理器访问的存储器，
其中，所述存储器具有与第一电路连接的位线、与第二电路连接的源线、以及与所述位线和所述源线连接且其选择端子与字线连接的存储单元，
其中，所述半导体集成电路能够选择第一状态和第二状态，在第一状态中，所述存储器的存取操作和中央处理器的数据处理操作被启动，在第二状态中，所述存储器的存取操作和中央处理器的数据处理操作被禁止，且
其中，在所述第一状态中，所述第一电路对位线进行充电，且所述第二电路对源线进行放电，而在所述第二状态中，所述第一电路对位线进行放电，且所述第二电路对源线进行放电。
14.根据权利要求13的半导体集成电路，
其中，所述放电的最终电平等于电路的接地电位，且所述字线的未被选择电平等于电路的接地电位。
15.根据权利要求13的半导体集成电路，
其中，在所述第一状态中，所述第一电路停止作为读出对象的位线的充电操作。
16.一种IC卡，它在卡衬底上安装有半导体集成电路以及与所述半导体集成电路连接的外部接口部分，
其中，所述半导体集成电路包括中央处理器和可从所述中央处理器访问的存储器，且
其中，所述存储器具有与位线和源线连接的存储单元，且当所述半导体集成电路处于低功耗状态时，所述存储器使所述位线的电位与所述源线的电位彼此相等。
17.根据权利要求16的IC卡，
其中，所述存储器是一种掩模ROM。
18.一种IC卡，它在卡衬底上包括半导体集成电路以及外部连接电极，
其中，所述半导体集成电路被选择性地置于待机状态或激活状态，并具有中央处理器和存储器，且
其中，所述存储器具有与位线和源线连接的存储单元，并在所述激活状态中，预定的电位差被产生在所述位线与所述源线之间，而在所述待机状态中，所述位线与所述源线之间的电位差被降低到小于所述激活状态中的电位差。
19.根据权利要求18的IC卡，
其中，所述中央处理器在激活状态中执行休眠指令，从而转换到所述待机状态。
20.根据权利要求19的IC卡，它包括由外部时钟产生内部时钟的时钟脉冲发生器，
其中，时钟脉冲发生器在激活状态中输出内部时钟，而在待机状态中停止内部时钟的输出。
21.根据权利要求20的IC卡，它包括由外部电源电压产生内部电源电压的调压器，
其中，在待机状态中，调压器将内部电源电压降低到低于激活状态中的内部电源电压。
22.一种IC卡，它在卡衬底上具有半导体集成电路以及外部连接电极，
其中，所述半导体集成电路被选择性地置于待机状态或激活状态，且半导体集成电路具有中央处理器和存储器，
其中，所述存储器具有与位线和源线连接的存储单元，
其中，所述半导体集成电路响应于来自外部的复位指令而进行初始化，
其中，所述半导体集成电路将初始化的完成通知外部，以便转换到激活状态，
其中，在激活状态中，所述半导体集成电路在存储器的所述位线与所述源线之间产生预定的电位差，并使中央处理器响应于来自外部的指令而处理数据，
其中，借助于中央处理器执行休眠指令，所述半导体集成电路转换到待机状态，
其中，在待机状态中，所述半导体集成电路将所述存储器的所述位线与所述源线之间的电位差降低到小于激活状态中的电位差，且
其中，所述半导体集成电路响应于待机解除信号而转换到激活状态，并在此转换过程中，借助于源线放电而产生所述位线与所述源线之间的预定电位差，从而逐步提高放电速率。
23.一种半导体集成电路，它包括与位线和源线连接的存储单元以及位线和源线的电压发生电路，并被选择性地置于待机状态或激活状态，
其中，在所述激活状态中，所述电压发生电路产生所述位线与所述源线之间的预定电位差，而在所述待机状态中，所述电压发生电路将所述存储器的所述位线与所述源线之间的电位差降低到小于激活状态中的电位差。
24.根据权利要求23的半导体集成电路，
其中，在半导体集成电路从待机状态到激活状态的转换过程中，所述电压发生电路借助于源线放电而产生所述位线与所述源线之间的所述预定电位差，从而逐步提高放电速率。
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