JP2679151B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2679151B2 JP2679151B2 JP63231567A JP23156788A JP2679151B2 JP 2679151 B2 JP2679151 B2 JP 2679151B2 JP 63231567 A JP63231567 A JP 63231567A JP 23156788 A JP23156788 A JP 23156788A JP 2679151 B2 JP2679151 B2 JP 2679151B2
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Description
【発明の詳細な説明】 以下の順序に従って本発明を説明する。
A.産業上の利用分野 B.発明の概要 C.背景技術［第２図、第３図］ D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例［第１図］ H.発明の効果 （A.産業上の利用分野） 本発明は半導体メモリ装置、特にメモリアクセスする
スイッチングトランジスタのゲート電極がワード線とし
て延在する半導体メモリ装置に関する。
スイッチングトランジスタのゲート電極がワード線とし
て延在する半導体メモリ装置に関する。
（B.発明の概要） 本発明は、上記の半導体メモリ装置において、 導体化のための不純物イオン打込み過程でワード線が
帯電してゲート酸化膜を絶縁破壊するのを防止すること
ができるようにするため、 ワード線を、ワードデコーダを構成するトランジスタ
の不純物拡散領域に直接接続するようにし、 それによってワード線に蓄積された電荷を不純物拡散
領域を通じて半導体基板に逃がすようにするものであ
る。
帯電してゲート酸化膜を絶縁破壊するのを防止すること
ができるようにするため、 ワード線を、ワードデコーダを構成するトランジスタ
の不純物拡散領域に直接接続するようにし、 それによってワード線に蓄積された電荷を不純物拡散
領域を通じて半導体基板に逃がすようにするものであ
る。
（C.背景技術）［第２図、第３図］ 第２図はスターティックRAMのワード線とワードデコ
ーダとの接続関係を示す回路図である。各メモリセルは
一対の負荷抵抗R1,R2及び一対のMOSトランジスタQ1、Q2
からなるフリップフロップと、一対のスイッチングMOS
トランジスタQ3、Q4により構成されている。そして、こ
のスイッチングトランジスタQ3、Q4のゲート電極がその
ままセクションワード線を成している。そして、一本の
セクションワード線には例えば128個のメモリセルが接
続されており、各ワード線の長さは非常に長いといえ
る。
ーダとの接続関係を示す回路図である。各メモリセルは
一対の負荷抵抗R1,R2及び一対のMOSトランジスタQ1、Q2
からなるフリップフロップと、一対のスイッチングMOS
トランジスタQ3、Q4により構成されている。そして、こ
のスイッチングトランジスタQ3、Q4のゲート電極がその
ままセクションワード線を成している。そして、一本の
セクションワード線には例えば128個のメモリセルが接
続されており、各ワード線の長さは非常に長いといえ
る。
Q5、Q6、Q7はワードデコーダ部を構成するトランジス
タで、Q5がＰチャンネルMOSトランジスタ、Q6、Q7がｎ
チャンネルMOSトランジスタである。そして、各セクシ
ョンワード線はワードデコーダ部のトランジスタQ5とQ6
とQ7との接続点に接続されている。
タで、Q5がＰチャンネルMOSトランジスタ、Q6、Q7がｎ
チャンネルMOSトランジスタである。そして、各セクシ
ョンワード線はワードデコーダ部のトランジスタQ5とQ6
とQ7との接続点に接続されている。
第３図はワード線とワードデコーダとの接続部及びそ
の近傍を示す断面図である。
の近傍を示す断面図である。
同図において、１は半導体基板のｐ型半導体ウエル、
２はフィールド絶縁膜、３はｎチャンネルMOSトランジ
スタQ6の多結晶シリコンからなるゲート電極、４は該ゲ
ート電極３と同層の多結晶シリコンからなるセクション
ワード線、５はトランジスタQ6のn+型ドレイン領域、６
はn+型ソース領域、７は層間絶縁膜、８はドレイン電極
取り出し用コンタクトホール、９はソース電極取り出し
用コンタクトホール、10はセクションワード線４をトラ
ンジスタQ6のドレイン領域に接続するためのコンタクト
ホール、11はコンタクトホール９を通してソース領域６
に接続されたアルミニウムからなる配線膜で、Vss端子
に接続されている。12は一端部がコンタクトホール10を
通してセクションワード線４に接続され、他端部がコン
タクトホール８を通してドレイン領域５に接続されたア
ルミニウムからなる配線膜である。
２はフィールド絶縁膜、３はｎチャンネルMOSトランジ
スタQ6の多結晶シリコンからなるゲート電極、４は該ゲ
ート電極３と同層の多結晶シリコンからなるセクション
ワード線、５はトランジスタQ6のn+型ドレイン領域、６
はn+型ソース領域、７は層間絶縁膜、８はドレイン電極
取り出し用コンタクトホール、９はソース電極取り出し
用コンタクトホール、10はセクションワード線４をトラ
ンジスタQ6のドレイン領域に接続するためのコンタクト
ホール、11はコンタクトホール９を通してソース領域６
に接続されたアルミニウムからなる配線膜で、Vss端子
に接続されている。12は一端部がコンタクトホール10を
通してセクションワード線４に接続され、他端部がコン
タクトホール８を通してドレイン領域５に接続されたア
ルミニウムからなる配線膜である。
この第３図に示すように、従来においては各セクショ
ンワード線４はそれより上層のアルミニウムからなる配
線膜12によってワードデコーダ部を構成するトランジス
タの例えばドレイン領域５に接続されていた。
ンワード線４はそれより上層のアルミニウムからなる配
線膜12によってワードデコーダ部を構成するトランジス
タの例えばドレイン領域５に接続されていた。
（D.発明が解決しようとする問題点） ところで、従来において製造途中で、具体的にはゲー
ト電極、ワード線を成す多結晶シリコン３、４を導体化
するために不純物をイオン打込みする工程で、あるいは
それからその少し後のアルミニウム膜を形成するまでの
間でゲート酸化膜13が絶縁破壊することがあった。そこ
で、その原因を追究したところイオン打込みによりワー
ド線が帯電し、その電荷の放電によりゲート酸化膜13が
破壊することが判明した。この点について詳しく説明す
ると次のとおりである。
ト電極、ワード線を成す多結晶シリコン３、４を導体化
するために不純物をイオン打込みする工程で、あるいは
それからその少し後のアルミニウム膜を形成するまでの
間でゲート酸化膜13が絶縁破壊することがあった。そこ
で、その原因を追究したところイオン打込みによりワー
ド線が帯電し、その電荷の放電によりゲート酸化膜13が
破壊することが判明した。この点について詳しく説明す
ると次のとおりである。
メモリはメモリセルの微細化、記憶容量の増大に伴っ
てゲート酸化膜13が薄くなっており、従って静電破壊強
度が比較的弱くなっている。そして、多結晶シリコン層
を形成し、これをパターニングした後、それを導体化す
ると共にソース領域、ドレンイン領域を形成するために
不純物をイオン打込みするとそのイオン打込みされた不
純物の持つ電荷によって多結晶シリコンが帯電する。と
いうのは、セクションワード線を成す多結晶リコンは上
述したようにそれより上層のアルミニウム膜が形成され
るまでは電気的に完全にフローティングしているのでイ
オン打込みにより帯電した不純物を打込まれると当然に
帯電する。そして、各セクションワード線は例えば128
個という多数のメモリセルに接続されており、非常に長
い（ゲート幅Ｗが大きい）ので必然的に配線の容積が非
常に大きくなる。従って、各セクションワード線が持つ
電荷Ｑが非常に大きくなる。その結果、各セクションワ
ード線下のゲート酸化膜のうち最も弱い（例えば薄い）
部分に電界集中が起きるとゲート酸化膜が静電破壊する
ことになる。このようなことはゲート幅の短かなゲート
電極下においては蓄積電荷量Ｑが大きくならないので起
きる虞れは少ないが、ゲート幅Ｗの大きなセクションワ
ード線下においては電荷量Ｑが大きくなるので起き易い
のである。特に、ソース、ドレインの低抵抗化のために
不純物のドーズ量を多くしイオン電流を強くした場合に
顕著である。
てゲート酸化膜13が薄くなっており、従って静電破壊強
度が比較的弱くなっている。そして、多結晶シリコン層
を形成し、これをパターニングした後、それを導体化す
ると共にソース領域、ドレンイン領域を形成するために
不純物をイオン打込みするとそのイオン打込みされた不
純物の持つ電荷によって多結晶シリコンが帯電する。と
いうのは、セクションワード線を成す多結晶リコンは上
述したようにそれより上層のアルミニウム膜が形成され
るまでは電気的に完全にフローティングしているのでイ
オン打込みにより帯電した不純物を打込まれると当然に
帯電する。そして、各セクションワード線は例えば128
個という多数のメモリセルに接続されており、非常に長
い（ゲート幅Ｗが大きい）ので必然的に配線の容積が非
常に大きくなる。従って、各セクションワード線が持つ
電荷Ｑが非常に大きくなる。その結果、各セクションワ
ード線下のゲート酸化膜のうち最も弱い（例えば薄い）
部分に電界集中が起きるとゲート酸化膜が静電破壊する
ことになる。このようなことはゲート幅の短かなゲート
電極下においては蓄積電荷量Ｑが大きくならないので起
きる虞れは少ないが、ゲート幅Ｗの大きなセクションワ
ード線下においては電荷量Ｑが大きくなるので起き易い
のである。特に、ソース、ドレインの低抵抗化のために
不純物のドーズ量を多くしイオン電流を強くした場合に
顕著である。
本発明はこのような問題点を解決すべく為されたもの
であり、導体化のための不純物イオン打込み過程でワー
ド線が帯電してゲート酸化膜が絶縁破壊するのを防止す
ることができる新規な半導体メモリ装置を提供すること
を目的とする。
であり、導体化のための不純物イオン打込み過程でワー
ド線が帯電してゲート酸化膜が絶縁破壊するのを防止す
ることができる新規な半導体メモリ装置を提供すること
を目的とする。
（E.問題点を解決するための手段） 本発明半導体メモリ装置は上記問題点を解決するた
め、ワード線を、ワードデコーダを構成するトランジス
タの不純物拡散領域に直接接続するようにしてなること
を特徴とする。
め、ワード線を、ワードデコーダを構成するトランジス
タの不純物拡散領域に直接接続するようにしてなること
を特徴とする。
（F.作用） 本発明半導体メモリ装置によれば、ワード線がワード
デコーダの不純物拡散領域に接続されているのでワード
線に不純物がイオン打込みされてワード線が帯電しても
それが直ちに不純物拡散領域を通じて放電されるので、
ワード線に大きな電荷が帯電する虞れがない。従って、
ワード線下のゲート酸化膜がイオン打込みによるワード
線の帯電によって静電破壊することを防止することがで
きる。
デコーダの不純物拡散領域に接続されているのでワード
線に不純物がイオン打込みされてワード線が帯電しても
それが直ちに不純物拡散領域を通じて放電されるので、
ワード線に大きな電荷が帯電する虞れがない。従って、
ワード線下のゲート酸化膜がイオン打込みによるワード
線の帯電によって静電破壊することを防止することがで
きる。
（G.実施例）［第１図］ 以下、本発明半導体メモリ装置を図示実施例に従って
詳細に説明する。
詳細に説明する。
第１図は本発明半導体メモリ装置の一つの実施例を示
す断面図である。
す断面図である。
この半導体メモリ装置の構造は、第３図に示した半導
体メモリ装置の構造とは、多結晶シリコンからなるセク
ションワード線４がワードデコーダを構成するMOSトラ
ンジスタQ6のドレイン領域５に他の配線膜を介すること
なく直接接続されている点で異なっているが、それ以外
の点では共通している。勿論、この半導体メモリ装置の
回路構成も第２図に示した回路図どおりである。そし
て、共通している点については既に説明済であるので第
３図において付したと同一の符号を第１図において付
し、説明は省略する。
体メモリ装置の構造とは、多結晶シリコンからなるセク
ションワード線４がワードデコーダを構成するMOSトラ
ンジスタQ6のドレイン領域５に他の配線膜を介すること
なく直接接続されている点で異なっているが、それ以外
の点では共通している。勿論、この半導体メモリ装置の
回路構成も第２図に示した回路図どおりである。そし
て、共通している点については既に説明済であるので第
３図において付したと同一の符号を第１図において付
し、説明は省略する。
このような半導体メモリ装置によれば、セクションワ
ード線４がトランジスタ１のドレイン領域５に直接接続
されており、フローティングしていない。従って、半導
体メモリ装置の製造途中である多結晶シリコン４、３に
対する不純物のイオン打込み工程においてワード線４が
帯電しても直ちにドレイン領域５から基板（ウエル）１
へ放電されるので、ワード線４がチャージアップされて
高い電位になる虞れが全くない。従って、ゲート酸化膜
13の静電破壊を確実に防止することができる。
ード線４がトランジスタ１のドレイン領域５に直接接続
されており、フローティングしていない。従って、半導
体メモリ装置の製造途中である多結晶シリコン４、３に
対する不純物のイオン打込み工程においてワード線４が
帯電しても直ちにドレイン領域５から基板（ウエル）１
へ放電されるので、ワード線４がチャージアップされて
高い電位になる虞れが全くない。従って、ゲート酸化膜
13の静電破壊を確実に防止することができる。
上記実施例は本発明をスターティングRAMに適用した
ものであったが、ワード酸が長くなりゲート酸化膜の静
電破壊が起き易いものであればダイナミックRAM等メモ
リ全般に適用することができる。
ものであったが、ワード酸が長くなりゲート酸化膜の静
電破壊が起き易いものであればダイナミックRAM等メモ
リ全般に適用することができる。
（H.発明の効果） 以上に述べたように、本発明半導体メモリ装置は、メ
モリセルアクセスするスイッチングトランジスタのゲー
ト電極がワード線として延在する半導体メモリ装置にお
いて、上記ワード線が他の配線を介することなく直接に
ワードデコーダを構成するトランジスタの不純物拡散領
域に接続されてなることを特徴とするものである。
モリセルアクセスするスイッチングトランジスタのゲー
ト電極がワード線として延在する半導体メモリ装置にお
いて、上記ワード線が他の配線を介することなく直接に
ワードデコーダを構成するトランジスタの不純物拡散領
域に接続されてなることを特徴とするものである。
従って、本発明半導体メモリ装置によれば、ワード線
がワードデコーダの不純物拡散領域に接続されているの
でワード線に不純物がイオン打込みされてワード線が帯
電してもそれが直ちに不純物拡散領域に通じて放電され
る。従って、ワード線に大きな電荷が帯電する虞れがな
く、ワード線下のゲート酸化膜がイオン打込みによるワ
ード線の帯電によって静電破壊することを防止すること
ができる。
がワードデコーダの不純物拡散領域に接続されているの
でワード線に不純物がイオン打込みされてワード線が帯
電してもそれが直ちに不純物拡散領域に通じて放電され
る。従って、ワード線に大きな電荷が帯電する虞れがな
く、ワード線下のゲート酸化膜がイオン打込みによるワ
ード線の帯電によって静電破壊することを防止すること
ができる。
第１図は本発明半導体メモリ装置の一つの実施例を示す
断面図、第２図及び第３図は背景技術を説明するための
もので、第２図はメモリの回路図、第３図は半導体メモ
リ装置の従来例の断面図である。 符号の説明 ４……ワード線、 ５……不純物拡散領域、 Q3、Q4……スイッチングトランジスタ、 Q5〜Q7……ワードデコーダを構成するトランジスタ。
断面図、第２図及び第３図は背景技術を説明するための
もので、第２図はメモリの回路図、第３図は半導体メモ
リ装置の従来例の断面図である。 符号の説明 ４……ワード線、 ５……不純物拡散領域、 Q3、Q4……スイッチングトランジスタ、 Q5〜Q7……ワードデコーダを構成するトランジスタ。
Claims (1)
- 【請求項１】メモリセルアクセスするスイッチングトラ
ンジスタのゲート電極がワード線として延在する半導体
メモリ装置において、 上記ワード線が他の配線を介することなく直接にワード
デコーダを構成するトランジスタの不純物拡散領域に接
続されてなる ことを特徴とする半導体メモリ装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63231567A JP2679151B2 (ja) | 1988-09-14 | 1988-09-14 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63231567A JP2679151B2 (ja) | 1988-09-14 | 1988-09-14 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0279469A JPH0279469A (ja) | 1990-03-20 |
| JP2679151B2 true JP2679151B2 (ja) | 1997-11-19 |
Family
ID=16925536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63231567A Expired - Fee Related JP2679151B2 (ja) | 1988-09-14 | 1988-09-14 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679151B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH058757A (ja) * | 1991-06-29 | 1993-01-19 | Mazda Motor Corp | 自動車の後部構造 |
| US6735146B2 (en) * | 2002-09-10 | 2004-05-11 | Texas Instruments Incorporated | System and method for pulling electrically isolated memory cells in a memory array to a non-floating state |
-
1988
- 1988-09-14 JP JP63231567A patent/JP2679151B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0279469A (ja) | 1990-03-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |