KR20050045559A - 반도체 메모리에서의 누설전류 검출 회로 및 그에 따른검출방법 - Google Patents

반도체 메모리에서의 누설전류 검출 회로 및 그에 따른검출방법 Download PDF

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Abstract

본 발명은 비트라인 누설 전류를 검출하는 회로 및 검출 방법에 관한 것으로, 본 발명에 따른 비트라인 누설 전류 검출회로는, 비휘발성 메모리 셀들을 갖는 메모리 셀 어레이를 구비한 반도체 메모리에서의 비트라인 누설 전류 검출회로에 있어서: 어드레스 신호 및 검출 동작 모드 진입을 나타내는 검출 개시 신호에 응답하여 상기 메모리 셀들에 연결된 비트라인들중 지정된 비트라인이 선택되었을 때, 상기 비트라인의 전위를 일정한 레벨까지 상승시키는 비트라인 부스팅부와; 상기 비트라인의 전위가 기준 레벨에 비해 하강되었는 가를 체크하여 비트라인의 누설전류 발생을 모니터링하는 모니터링부를 구비함을 특징으로 한다. 본 발명에 따르면, 반도체 메모리 셀에서 비트라인의 누설저류를 검출함에 의해 리드 동작시 오작동을 방지 또는 최소화할 수 있다.

Description

반도체 메모리에서의 누설전류 검출 회로 및 그에 따른 검출방법{Circuits for Leakage current test for use in semiconductor memory and method therefore}
본 발명은 반도체 장치에서의 불량검출 회로와 불량검출 방법에 관한 것으로, 구체적으로는 콘택 미스 얼라인에 의해 비트라인에서의 누설 전류를 검출하기 위한 검출회로 및 검출방법에 관한 것이다.
일반적으로, 반도체 메모리 장치의 고성능화 및 저 전력화 추세에 맞추어, 대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로 상 변환(phase change) 물질을 이용한 PRAM(Phase change Random Access Memory)을 개발하고 있다. PRAM은 온도 변화에 따라 상(phase)이 변환됨으로 인하여 저항이 변화하는 GexSbyTez(이하'GST')와 같은 물질을 이용하여 데이터를 저장하는 비휘발성 메모리(non-volatile memory) 소자이다.
PRAM의 단위 셀은 하나의 트랜지스터와 하나의 가변 저항체로 구성되며, 상기 가변 저항체는 상부전극과, 상기 상부 전극의 하부와 하부전극에 연결된 하부전극 콘택의 상부간에 위치하는 상 변화막 및 하부전극으로 구성되며, 상기 상 변화막은 온도에 따라 저항이 변화하는 물질, 즉 GST로 구성된다. PRAM은 상 변화막의 상(phase)이 온도에 따라 비정질화(amorphous) 상태 또는 결정화(crystalline) 상태로 바뀌는 것을 이용한 것으로, 비정질 상태의 저항치는 고 저항 상태가 되고 결정화 상태의 저항치는 저 저항 상태가 된다. 따라서, 상기 상 변화막이 결정화 상태에서 비정질화 상태로 바뀌는 경우를 '리셋(RESET)' 상태라고 정의하면, 상기 상 변화막이 비정질화 상태에서 결정화 상태로 바뀌는 경우는 '셋(SET)' 상태로 정의할 수 있게 된다.
상기 상 변화막의 온도를 변환시키는 수단은 레이저빔을 이용하는 방법이 있고, 히터(heater)에 전류를 가하여 발생하는 주울(joule) 열을 이용하는 방법이 있다. 상기 전류를 이용하는 방법은, 히터에 가해지는 전류 량 및 전류의 인가 시간에 따라 히터의 온도 및 가열 시간이 달라지므로, 이것을 이용하여 상기 상 변화막을 결정화 또는 비정질화시킨다. 이로써, 정보를 저장할 수 있는 메모리 소자로서의 메카니즘(mechanism)을 가지게 되는 것이다.
PRAM에서의 라이트(WRITE) 동작은, 상기 상 변화막을 용융점(melting temperature)이상으로 가열한 뒤 특정시간 안에 급속히 냉각시키면, 상기 상 변화막이 비정질화 상태로 변화하여 고 저항 상태를 가지게 된다. 이때 이러한 상태를, 리셋(RESET) 상태 또는 데이터 "1"이라고 정의한다. 또한, 상기 상 변화막을, 상기 용융점보다는 낮고 결정화 온도(crystallization temperature)보다는 높은 온도로 가열하여 일정시간을 경과한 후 냉각을 시키면, 상 변화막은 결정화 상태로 변화하여 저 저항 상태를 지니게 된다. 이때 이러한 상태를, 셋(SET)상태 또는 데이터 "0" 이라고 정의한다. 다음으로, 리드(READ)동작은, 비트라인과 워드라인을 인에이블(enable)하여, 특정 메모리 셀을 선택한 후, 외부에서 전류를 인가하면 상 변화막의 저항에 의존적인 셀 관통 전류가 발생된다. 상기 리드 동작은 기준 전류와 비교하여 선택된 셀의 비트라인을 통한 전류 변화를 감지하는 전류 센스 앰프를 구동시키거나, 기준전압과 비교하여 비트라인의 전압 변화를 감지하는 전압 센스 앰프를 구동시킴으로써, 데이터 "1" 및 데이터 "0"을 구분하게 된다.
도 1은 종래의 PRAM 셀 어레이에서 데이터 리드 회로를 나타낸 것으로, 선택되는 하나의 비트라인에 대하여 누설전류가 발생할 수 있는 경로를 표시하고 있다.
PRAM 셀의 데이터 "1"의 상태는 고 저항(수십kΩ 내지 수MΩ) 상태이고 데이터 "0" 은 저 저항(수백Ω 내지 수kΩ) 상태이다. 따라서, 단위 셀의 데이터를 리드하기 위한 센스 앰프(SA)의 리드 동작은 센스 앰프(SA)의 입력단(SA_IN)의 전압 차이를 증폭함에 의하여 데이터의 상태를 감지한다. 이를 위한 비교전압은 별도로 구성되어진 기준전압(VREF)을 사용하게 된다. 센스앰프(SA)의 입력단(SA_IN)의 전압은 단위 셀의 저항의 크기여부에 따라 기준전압(VREF)보다 크거나 작은 상태를 갖는다. 단위 셀의 저항이 고 저항 상태를 가지면 보상용 트랜지스터(P1)에서 보상해주는 전류보다 단위 셀에 흐르는 전류의 양이 작기 때문에, 센스 앰프(SA)의 입력단(SA_IN)의 전압이 기준전압(VREF)보다 높아지므로 센스 앰프(SA)에서는 논리 'high' 로 인식하게 된다. 반대로, 단위 셀의 저항이 저 저항 상태를 가지게 되면, 보상용 트랜지스터(P1)에서 보상해 주는 전류보다 단위 셀에 흐르는 전류의 양이 크기 때문에 센스 앰프(SA)의 입력단(SA_IN) 전압은 기준전압보다 낮게 되므로 센스 앰프(SA)에서는 논리 'low'로 인식하게 된다.
리드 동작에서 단위 셀에 흐르는 전류는 리셋 상태의 경우에 수 μΑ 수준이 된다. 따라서, 공정상의 결함(defect)에 의하여 비트라인에 누설(leakage) 전류가 발생할 수 있는 누설 경로는 비트라인과 워드라인 사이의 경로(①), 비트라인과 단위셀의 접지라인사이의 경로(②) 및 비트라인과 인접하는 비트라인 사이의 경로(③)가 존재할 수 있는데, 상기와 같은 누설경로에서 누설전류가 발생하는 경우에 리드 동작을 행함에 있어 오 작동이 발생하게 되는 문제점이 있다.
따라서, 본 발명의 목적은 종래의 문제점을 극복할 수 있는 반도체 메모리에서의 누설전류 검출회로 및 그에 따른 검출방법을 제공하는 데 있다.
본 발명의 다른 목적은 리드 동작시에 오 작동을 방지 또는 최소화할 수 있는 반도체 메모리에서의 누설전류 검출회로 및 그에 따른 검출방법을 제공하는데 있다.
본 발명의 또 다른 목적은 데이터 리드 동작을 수행하는 회로에서 비트라인 누설전류를 측정함에 의해 후속 공정에서의 테스트 시간 및 비용을 절감할 수 있는 반도체 메모리에서의 누설전류 검출회로 및 그에 따른 검출방법을 제공하는데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 비트라인 누설전류 검출회로는, 비휘발성 메모리 셀들을 갖는 메모리 셀 어레이를 구비한 반도체 메모리에서의 비트라인 누설 전류 검출회로에 있어서: 어드레스 신호 및 검출 동작 모드 진입을 나타내는 검출 개시 신호에 응답하여 상기 메모리 셀들에 연결된 비트라인들 중 지정된 비트라인이 선택되었을 때, 상기 비트라인의 전위를 일정한 레벨까지 상승시키는 비트라인 부스팅부와; 상기 비트라인의 전위가 기준 레벨에 비해 하강되었는 가를 체크하여 비트라인의 누설전류 발생을 모니터링하는 모니터링부를 구비함을 특징으로 한다.
바람직하게는, 상기 비트라인 부스팅부는 검출 동작 모드 진입을 나타내는 검출 개시 신호를 출력하는 검출 동작 제어부와; 상기 검출 동작 제어부로부터 인가되는 상기 검출 개시 신호 및 어드레스 신호에 응답하여, 상기 메모리 셀 어레이의 지정된 비트라인 만을 선택하는 선택부; 및 상기 선택된 비트라인과 검출노드 간에 연결되고, 상기 검출 개시 신호의 생성시 인가되는 승압된 클램핑 제어신호에 응답하여 상기 비트라인의 전위가 일정한 레벨까지 상승되도록 하는 클램핑부로 구성될 수 있으며, 상기 모니터링 부는 검출 감도 개선을 위하여 보상용 전류를 발생시키는 보상용 트랜지스터를 더 구비할 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상(aspect)에 따라, 본 발명에 따른 비트라인 누설전류 검출방법은, 비휘발성 메모리 셀들을 갖는 메모리 셀 어레이를 구비한 반도체 메모리에서의 비트라인 누설 전류 검출방법에 있어서: 검출 동작 모드 진입을 나타내는 검출 개시 신호를 출력하는 단계와; 상기 검출 동작 제어부로부터 인가되는 상기 검출 개시 신호 및 어드레스 신호에 응답하여, 상기 메모리 셀 어레이의 지정된 비트라인 만을 선택하는 단계와; 상기 검출 개시 신호의 생성시 인가되는 승압된 클램핑 제어신호에 응답하여 상기 비트라인의 전위가 일정한 레벨까지 상승되도록 하는 단계; 및 상기 비트라인의 전위가 기준 레벨에 비해 하강되었는 가를 체크하여 비트라인의 누설전류 발생을 모니터링하는 단계를 포함함을 특징으로 한다.
바람직하게는, 상기 누설전류 발생여부를 모니터링하는 단계 이전에 검출 감도 개선을 위하여 상기 검출 노드에 보상용 전류를 발생시키는 단계를 더 포함할 수 있다.
본 발명에 따르면, 누설전류를 모니터링 함에 의하여 리드동작시의 오작동을 최소화 또는 방지할 수 있게 된다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 2 내지 도 11을 참조로 설명되어질 것이다.
도 2 내지 도 7은 본 발명의 실시 예에 따른 반도체 메모리에서의 비트라인 누설전류 검출동작을 수행하는 회로를 나타낸 것이다. 본 발명에 따른 검출회로는 검출 개시 신호가 인가됨과 동시에 검출모드로 전환되어 비트라인의 누설전류를 검출하는 동작을 수행하게 된다.
도 2는 본 발명의 일 실시예에 따른 검출회로를 개략적으로 보인 것으로, 비트라인 부스팅부 및 모니터링 부(140) 등으로 구성되어지는 검출 회로들의 관계를 나타낸 것으로, 상기 비트라인 부스팅부는 선택부(120), 클램핑부(130) 및 검출 동작 제어부(도 3)를 포함한다.
도 2에 도시된 바와 같이, 선택부(120)에서는 하나의 액세스 트랜지스터와 하나의 가변 저항체로 구성되는 단위 셀을 복수 개로 구비하는 메모리 셀 어레이에서 인가되는 워드라인 선택신호(WL)를 통해 단위 셀의 억세스 트랜지스터를 제어한다. 또한, 단위 셀의 가변 저항체에 드레인이 연결되고 비트라인 선택신호(Yi,Yj)를 게이트로 수신하여 제어되고 클램핑부(130)의 클램핑 트랜지스터(N13)의 드레인에 소오스가 연결된 셀렉터 트랜지스터(N11,N12)에 의해 지정된 비트라인을 선택하게 된다.
클램핑부(130)는 클램핑 제어신호(VCMP)를 게이트로 수신하고 드레인에 상기 셀렉터 트랜지스터(N11,N12)의 소오스가 연결되며 소오스에 검출노드(SA_IN)가 연결되는 클램핑 트랜지스터(N13)로 구성되어 진다. 상기 클램핑부(130)는 노멀 동작시의 리드동작을 위해 비트라인의 레벨을 클램핑 하던 클램핑 제어신호(VCMP)의 전압(대략 0.8v)을 검출동작 모드 전환시에는 전원전압(VCC)으로 승압시켜 검출동작시에 비트라인 레벨을 제어한다.
모니터링 부(140)는 인가되는 프리차아지 제어신호(PDL)를 게이트로 수신하고, 전원전압에 소오스가 연결되며, 검출 노드(SA_IN)와 드레인이 연결되는 P형 프리차아지용 트랜지스터(P12)와, 인가되는 보상용 제어신호(VBIAS)를 게이트로 수신하고, 전원전압에 소오스가 연결되며, 검출노드(SA_IN)와 드레인이 연결되는 P형 보상용 트랜지스터(P11)와, 검출노드(SA_IN)와 기준전압(VREF)를 입력으로 하여 그 결과를 출력하는 센스 앰프(SA)로 이루어진다..
도 3에서는 도 2에서 나타나 있지 않은 검출 동작 제어부의 구성을 나타낸 것이다. 상기 검출 동작 제어부는 노멀 동작 모드에서 검출 동작 모드로의 전환을 제어하는 역할을 담당하는 곳으로, 검출 동작 모드 진입용으로 구성된 여분의 옵션 패드(Option pad)와 상기 옵션 패드(Option pad)의 신호를 수신하는 제1인버터(23)와 제1인버터의 출력을 수신하는 제2인버터(24)와 제2인버터(24)의 출력을 수신하는 제3인버터(25)와 상기 옵션패드(Option pad)의 단자에 소오스가 연결되어 직렬 연결되고 게이트에 전원전압이 연결된 복수개의 아주 작은 사이즈의 N형 트랜지스터들(N16,N17,N18)로 구성되어 진다.
상기 검출 동작 제어부는 제2인버터의 출력을 검출 개시 신호(BL_CHK)로써 출력하며 상기 검출 개시 신호(BL_CHK)의 반전신호(BL_CHKb)로써 제3인버터(25)의 출력을 출력하게 된다. 상기 옵션패드(Option pad)의 단자에 직렬 연결된 복수개의 트랜지스터들(N16,N17,N18)은 노멀동작 모드에서 플로팅(floating)되는 옵션패드(Option pad)를 항상 그라운드 레벨로 유지시키는 인위적인 누설 경로로서 동작하게 된다.
도 4 내지 도 6는 선택부를 구성하는 로우(row) 어드레스 디코더를 포함하는 워드라인 드라이버 및 컬럼(column) 어드레스 디코더의 구성을 나타낸 것이다.
도 5는 로우 어드레스 디코더용 신호 및 컬럼 어드레스 디코더용 신호 발생기를 나타낸 것으로, 어드레스 신호를 입력받아 안정된 내부신호로 변환하는 어드레스 버퍼(ADD Buffer)와 상기 어드레스 버퍼의 출력을 입력으로 하여 ATD 펄스(Address Transition Detector pulse,P_PWL)를 발생시키는 펄스 발생기(Pulse Generator)와, 상기 ATD 펄스(P_PWL)를 입력으로 하는 제4인버터(19)와, 상기 제4인버터의 출력을 입력으로 하는 제5인버터(20)로 구성되어 컬럼 어드레스 디코더용 신호(PWL_Y)를 출력한다. 또한, 상기 ATD 펄스(P_PWL)와 도 3에서 출력되는 검출 개시 신호(BL_CHK)를 입력으로 하는 제1낸드(NAND) 게이트(16)의 출력신호를 입력으로 하는 제2낸드게이트(17)와 상기 제2낸드 게이트(17)의 출력신호를 입력으로 하여 로우 어드레스 디코더용 신호(PWL_X)를 출력하는 제6인버터(18)로 구성되어 진다.
도 4는 워드라인 드라이버를 나타낸 것이다. 도 4에 도시된 바와 같이, 로우 어드레스 신호(Ai,Bi,Ci)를 입력으로 하는 제3낸드 게이트(10)와 상기 제3낸드 게이트(10)의 출력을 입력으로 하는 제7인버터(11)로 구성되는 글로벌 워드라인 드라이버(Global WL Driver)와, LSB 로우 어드레스 신호(Ei)와 펄스 워드라인 신호인 어드레스 디코더용 신호(PWL_X)를 입력으로 하는 제4낸드게이트(12)와 상기 제4낸드게이트(12)의 출력을 입력으로 하는 제8인버터(13)와 제8인버터(13)의 출력을 입력으로 하는 제9인버터(14)로 구성되는 LSB 로우 어드레스 디코더(LSB Row Address Decoder)와, 상기 LSB 로우 어드레스 디코더(LSB Row Address Decoder)의 출력을 입력으로 하고 상기 글로벌 워드라인 드라이버(Global WL Driver)의 출력을 인에이블 신호로 하여 워드라인 선택신호(WL)를 출력하는 제9인버터(15)로 구성된 워드라인 드라이버(WL Driver)로 구성되어 진다.
도 6은 선택부를 구성하는 LSB 컬럼 어드레스 디코더(Column Address Decoder)를 나타낸 것이다. 도 6에 도시된 바와 같이, 상기 LSB 컬럼 어드레스 디코더는, 상기 도 5에서와 같이 출력된 LSB 컬럼 어드레스 디코더용 신호(PWL_Y) 및 LSB 컬럼 어드레스 신호(Gi)를 입력으로 하는 제5낸드 게이트(21)와, 상기 제5낸드게이트(21)의 출력을 입력으로 하여 비트라인 선택신호(Yi)를 출력하는 제10인버터로 구성되어 진다.
상기의 워드라인 드라이버 및 컬럼 어드레스 디코더는 워드라인 및 비트라인을 선택하기 위하여 선택신호를 펄스로 인가하게 되는데, 검출 개시 신호가 인가되어 검출 동작 모드로 진입하게 되면 워드라인을 인에이블 시키지 않고 비트라인 만을 선택하게 된다. 따라서, 로우 어드레스 디코더용 신호(PWL_X)는 'Low' 상태로 지속되어 워드라인은 선택되지 않고 "high' 상태에 있는 컬럼 어드레스 디코더용 신호(PWL_Y)에 의해서 비트라인 만이 선택되게 된다.
도 7은 비트라인 검출회로를 구성하는 클래핑부(도2의 130)의 클램핑 제어신호(VCMP)를 발생시키는 클램핑 제어신호(VCMP) 발생 회로를 나타낸 것이다. 도 7에 도시된 바와 같이, 상기 클램핑 제어신호(VCMP) 발생 회로는 검출 개시 반전신호(BL_CHKb)을 게이트로 수신하고 소오스가 접지되며 드레인이 제2 N형 트랜지스터(N22)에 연결되는 제1 N형 트랜지스터(N23)와, 소오스가 상기 제1 N형 트랜지스터(N23)와 연결되고 드레인이 제3 N형 트랜지스터(N21)의 소오스와 연결되고 게이트가 상기 클램핑 제어신호(VCMP) 출력 단자와 연결되는 제2 N형 트랜지스터(N22)와, 소오스가 상기 제2 N형 트랜지스터(N22)와 연결되고 드레인이 제1 저항(R2)의 한쪽 단자와 연결되고 게이트가 상기 클램핑 제어신호(VCMP) 출력 단자와 연결되는 제3 N형 트랜지스터(N21)와, 한쪽단자가 제3 N형 트랜지스터(N21)의 드레인과 연결되고 다른 쪽 단자가 상기 클램핑 제어신호(VCMP) 출력 단자와 연결되는 제1저항(R2)과, 한쪽단자가 전원전압과 연결되고 다른 쪽 단자가 제1저항(R2)의 단자와 연결되는 제2저항(R1)과, 소오스가 전원전압에 연결되고 드레인이 상기 클램핑 제어신호(VCMP) 출력 단자와 연결되며 게이트가 제2 P형 트랜지스터(P23)의 게이트에 연결되어 검출 개시 반전신호(BL_CHKb)를 수신하는 제1 P형 트랜지스터(P21)와, 소오스가 전원전압에 연결되고 드레인이 상기 제1저항(R2)과 상기 제3 N형 트랜지스터(N21)의 드레인의 연결단자와 연결되고 제 3 P형 트랜지스터(P22)의 게이트에 연결되며 게이트가 상기 제1 P형 트랜지스터(P21)의 게이트에 연결되어 검출 개시 반전신호(BL_CHKb)를 수신하는 제2 P형 트랜지스터(P23)와, 소오스가 상기 클램핑 제어신호의 출력 단자 및 게이트와 연결되고 게이트가 소오스 및 제2 P형 트랜지스터(P23)의 드레인과 연결되며 드레인이 접지된 제3 P형 트랜지스터(P22)로 구성되어 진다.
상기 클램핑 제어신호 발생회로는 검출개시 신호가 인가되면, 상기 클램핑 제어신호(VCMP)를 대략 0.8v에서 전원전압으로 승압시키기 위한 회로이다. 검출 동작 제어부의 검출 개시 반전신호가 제1 P형 트랜지스터(P21)의 게이트에 인가되면 검출 동작 모드 진입시에 검출 개시 반전신호(BL_CHKb)가 'Low'로 전이되어 상기 제1 P형트랜지스터(P21)을 턴온 시켜 클램핑 제어신호를 전원전압 레벨로 바꾸어 준다. 또한, 제2 P형 트랜지스터(P23)의 게이트에도 검출 개시 반전신호(BL_CHKb)가 인가되는데 제3 P형 트랜지스터(P22)의 게이트에 전원전압을 인가하게 하여 상기 제3 P형 트랜지스터(P22)를 흐를 수 있는 전류를 차단시킨다. 그리고, 제1 N형 트랜지스터(N23)의 게이트에도 검출 개시 반전신호(BL_CHKb)가 인가되는데 검출 동작 모드 진압시에 상기 제1 N형 트랜지스터(N23)를 오프 되도록 하여 전류 경로를 차단하게 된다.
도 8은 검출 동작 모드의 진입시의 동작 타이밍도를 나타낸 것이다. 도 8에 도시된 바와 같이, 어드레스 발생신호(ADD)에 따라 어드레스 신호(Ai,Bi,Ci,Ei)가 인가되고, 컬럼 어드레스 디코더용 신호(PWL_Y)가 'low'에서 'high'로 전이한다. 로우 어드레스 디코더용 신호(PWL_X)는 검출개시신호(BL_CHK)의 인에이블에 따라 워드라인을 인에이블 시키지 않기 위하여 항상 'Low'상태로 지속된다. 따라서, 워드라인 선택신호(WL)는 항상 'Low' 상태를 유지하게 되며 비트라인 선택신호(Yi) 만이 인에이블 된다.
도 9 및 도 10은 검출동작 모드에서의 검출동작 타이밍도를 나타낸 것이다. 도 9는 비트라인에 누설 전류가 없을 경우의 동작 타이밍도를 나타낸 것으로 도 9에 도시된 바와 같이, 검출동작 모드가 되면 어드레스 발생신호(ADD)와 검출 개시 반전신호(BL_CHKb)가 인가되면 워드라인 선택신호(WL)가 'Low' 상태로 전이되어 워드라인은 선택됨이 없이 비트라인 선택신호(Yi)만이 'High' 상태로 전이되어 비트라인을 선택하게 된다. 또한 노멀 동작시에 동작되는 프리차아지 신호(PDL)가 'High'로 전이되어 프리차아지 동작을 멈추게 된다. 그리고 센스앰프(도2의 SA)를 동작시키기 위한 동작신호(PSA)가 인가되어 센스앰프의 동작을 제어한다. 비트라인에 누설전류가 없으면 검출노드(SA_IN)는 전원전압의 1/2되는 전압으로 설정된 기준전압(VREF)보다 높은 전압 상태를 가지게 된다. 여기서, 검출 개시 반전신호(BL_CHKb)의 인가에 의해서 클램핑 제어신호(VCMP)는 대략 0.8v에서 전원전압으로 전이되어 클램핑 트랜지스터(도2의 N13)의 게이트로 인가되게 된다. 또한, 보상용 트랜지스터(도 2의 P11)를 제어하는 보상용 제어신호(VBIAS)는 센스앰프(도 2의 SA)에서 미세한 누설전류도 감지할 수 있도록 상기 보상용 트랜지스터(도 2의 P11)를 약하게 턴온 시키기 위해 문턱 전압에 근접한 레벨로 인가된다. 상기 검출노드(SA_IN)의 전압이 기준전압(VREF)보다 높으면 출력(SA_OUT)은 'Low'를 출력하게 된다. 이 경우에는 비트라인의 누설전류가 없다고 판단되고 IO 핀에서 데이터 '1'을 출력하여 누설전류가 없음을 모니터링 하게 된다.
도 10에 도시된 바와 같이, 비트라인에 누설전류가 존재하게 되면 검출노드(SA_IN)의 전압이 보상용 트랜지스터(도 2의P11)에서 미세하게 보상해주는 전류보다 크게 되므로, 검출노드(SA_IN)의 전압이 기준전압(VREF)보다 낮게 되고 출력(SA_OUT)은 'High'를 출력하게 된다. 이는 이 경우에는 비트라인에 누설전류가 존재하는 경우로써 IO에서 데이터 '0'을 출력하여 누설전류가 존재함을 모니터링 하게 된다.
도 11은 검출 동작 모드에서의 누설전류 모니터링 과정을 간단하게 표로 나타낸 것이다. 도 11에 도시된 바와 같이, 비트라인에 누설전류가 존재하는 경우에는 비트라인 전압이 기준전압보다 낮게 되고 최종 출력 데이터는 '0'이 되어 불량(fail)이 된다. 또한, 비트라인에 누설 전류가 없는 경우에는 비트라인 전압이 기준전압보다 높게 되고 최종출력 데이터는 '1'이 되어 불량이 없는 것이 된다.
상기한 본 발명에 의한 반도체 메모리에서의 데이터 리드 회로 및 그에 따른 데이터 리드 방법은, PRAM에 적용되기 위한 것이나, MRAM(Magnetic Random Access Memory)에도 적용될 수 있으며, 기타 비휘발성 메모리에도 적용될 수 있을 것이다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 회로의 내부 구성을 변경하거나, 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 비트라인의 누설전류를 검출할 수 있는 회로를 구성함에 의하여 데이터 리드 동작시에 오 작동을 방지 또는 최소화할 수 있으며, 후속 공정에서의 테스트 시간 및 비용을 절감할 수 있는 효과가 있다.
도 1은 종래의 PRAM 셀 어레이에서 데이터 리드 회로도
도 2는 본 발명의 일 실시예에 따른 검출회로도
도 3은 검출 동작 개시 회로도
도 4 내지 도 6는 로우(row) 어드레스 디코더를 포함하는 워드라인 드라이버 및 컬럼(column) 어드레스 디코더의 구성도
도 7은 클램핑 제어신호 발생 회로도
도 8은 검출 동작 모드의 진입시의 동작 타이밍도
도 9 및 도 10은 도 2의 검출동작 모드에서의 검출동작 타이밍도
도 11은 검출 동작 과정을 간단히 나타낸 표
*도면의 주요 부분에 대한 부호의 설명*
VCMP : 클램핑 제어신호 VBIAS : 보상용 제어신호
SA : 센스 앰프 VREF : 기준전압
WL : 워드라인 선택신호 Yi : 비트라인 선택신호
SA_IN : 검출노드

Claims (10)

  1. 비휘발성 메모리 셀들을 갖는 메모리 셀 어레이를 구비한 반도체 메모리에서의 비트라인 누설 전류 검출회로에 있어서:
    어드레스 신호 및 검출 동작 모드 진입을 나타내는 검출 개시 신호에 응답하여 상기 메모리 셀들에 연결된 비트라인들중 지정된 비트라인이 선택되었을 때, 상기 비트라인의 전위를 일정한 레벨까지 상승시키는 비트라인 부스팅부와;
    상기 비트라인의 전위가 기준 레벨에 비해 하강되었는 가를 체크하여 비트라인의 누설전류 발생을 모니터링하는 모니터링부를 구비함을 특징으로 하는 누설전류 검출 회로.
  2. 제1항에 있어서,
    상기 비트라인 부스팅부는
    검출 동작 모드 진입을 나타내는 검출 개시 신호를 출력하는 검출 동작 제어부;
    상기 검출 동작 제어부로부터 인가되는 상기 검출 개시 신호 및 어드레스 신호에 응답하여, 상기 메모리 셀 어레이의 지정된 비트라인 만을 선택하는 선택부; 및
    상기 선택된 비트라인과 검출노드 간에 연결되고, 상기 검출 개시 신호의 생성시 인가되는 승압된 클램핑 제어신호에 응답하여 상기 비트라인의 전위가 일정한 레벨까지 상승되도록 하는 클램핑부로 구성됨을 특징으로 하는 누설전류 검출 회로.
  3. 제2항에 있어서,
    상기 모니터링 부는 검출 감도 개선을 위하여 보상용 전류를 발생시키는 보상용 트랜지스터를 더 구비함을 특징으로 하는 누설전류 검출 회로.
  4. 제3항에 있어서,
    상기 보상용 트랜지스터는 소오스가 전원전압에 연결되고 드레인이 상기 검출노드에 연결되어 게이트로 보상용 제어신호를 인가 받음을 특징으로 하는 누설 전류 검출회로.
  5. 제4항에 있어서,
    상기 보상용 트랜지스터의 게이트에 인가되는 제어신호의 레벨은 상기 피형 모오스 트랜지스터가 미약하게 턴 온 될 정도의 문턱전압에 근접한 전압레벨임을 특징으로 하는 누설전류 검출회로.
  6. 제2항에 있어서,
    상기 승압된 클램핑 제어신호의 레벨은 전원전압 레벨임을 특징으로 하는 누설전류 검출회로.
  7. 비휘발성 메모리 셀들을 갖는 메모리 셀 어레이를 구비한 반도체 메모리에서의 비트라인 누설 전류 검출방법에 있어서:
    검출 동작 모드 진입을 나타내는 검출 개시 신호를 출력하는 단계;
    상기 검출 동작 제어부로부터 인가되는 상기 검출 개시 신호 및 어드레스 신호에 응답하여, 상기 메모리 셀 어레이의 지정된 비트라인 만을 선택하는 단계;
    상기 검출 개시 신호의 생성시 인가되는 승압된 클램핑 제어신호에 응답하여 상기 비트라인의 전위가 일정한 레벨까지 상승되도록 하는 단계; 및
    상기 비트라인의 전위가 기준 레벨에 비해 하강되었는 가를 체크하여 비트라인의 누설전류 발생을 모니터링하는 단계를 포함함을 특징으로 하는 누설전류 검출 방법.
  8. 제7항에 있어서,
    상기 누설전류 발생여부를 모니터링하는 단계 이전에 검출 감도 개선을 위하여 상기 검출 노드에 보상용 전류를 발생시키는 단계를 더 포함함을 특징으로 하는 누설전류 검출방법.
  9. 제8항에 있어서,
    상기 보상용 전류는 보상용 트랜지스터 미약하게 턴 온 되어 흐르는 전류임을 특징으로 하는 누설전류 검출방법.
  10. 제7항에 있어서,
    상기 승압된 클램핑 제어신호의 레벨은 전원전압 레벨임을 특징으로 하는 누설전류 검출방법.
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