TWI420523B - 半導體記憶裝置 - Google Patents

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TWI420523B
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Koji Hosono
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Toshiba Kk
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Description

半導體記憶裝置
本發明係關於一種半導體記憶裝置。
本申請案係基於且主張2008年10月10日申請之先前的日本專利申請案第2008-264319號之優先權之權益，本申請案之全文以引用的方式併入本文。
近年來，電阻變化記憶體作為快閃記憶體之後繼選項而受到矚目。此處，電阻變化記憶體裝置中，除包含將遷移金屬氧化物作為記錄層而非揮發性地儲存其電阻值狀態之狹義的電阻變化記憶體(ReRAM：Resistive RAM)之外，亦包含將硫化物等用作記錄層而利用其結晶狀態(導體)與非晶質狀態(絕緣體)之電阻值資訊的相變化記憶體(PCRAM：Phase Change RAM)。
於電阻變化記憶體之可變電阻元件中，已知有2種動作模式。其中之一種係藉由切換施加電壓之極性而設定高電阻狀態與低電阻狀態者，此被稱作雙極型。其中之另一種並非藉由切換施加電壓之極性，其係藉由控制電壓值與電壓施加時間而可進行高電阻狀態與低電阻狀態之設定者，此被稱作單極型。
為了實現高密度記憶胞陣列，以單極型為佳。其原因在於，於單極型之情況下，並不使用電晶體，而可藉由在位元線與字元線之交叉部使可變電阻元件與二極體等之整流元件重疊而構成胞陣列。進而，將上述記憶胞陣列進行三維積層排列，藉此可不增大胞陣列面積而實現大容量(參照日本專利特表2002-541613號公報)。
於單極型之ReRAM之情況下，向記憶胞中之資料之寫入係藉由對可變電阻元件短時間施加特定之電壓而進行。藉此，可變電阻元件自高電阻狀態變化為低電阻狀態。以下，將使該可變電阻元件自高電阻狀態變化為低電阻狀態之動作稱作設置動作。另一方面，對記憶胞MC中之資料之刪除係藉由對設置動作後之低電阻狀態之可變電阻元件長時間施加比設置動作時低的特定之電壓而進行。藉此，可變電阻元件自低電阻狀態變化為高電阻狀態。以下，將使該可變電阻元件自低電阻狀態變化為高電阻狀態之動作稱作重置動作。記憶胞例如係將高電阻狀態作為穩定狀態(重置狀態)，若為2值資料記憶，則藉由使重置狀態變化為低電阻狀態之設置動作而進行資料之寫入。
於重置動作時，考慮到重置電流所流過之全體路徑之寄生電阻所引起的電壓下降，因而必需對包含可變電阻元件之記憶胞施加比特定電壓大的電壓。於該情形時，重置動作時施加之電壓會超出記憶胞之設置動作所必要之電壓，由此可能會導致於重置動作完成後記憶胞出錯而被執行設置動作。
本發明之一態樣之半導體記憶裝置之特徵在於，包括：記憶胞陣列，其係將整流元件與可變電阻元件串聯連接所成之記憶胞配置於複數條第1佈線與複數條第2佈線之交叉部上；及控制電路，其係為了對在已選擇之上述第1佈線與已選擇之上述第2佈線之交叉部上所配置之選擇記憶胞施加第1電位差，而對已選擇之上述第1佈線施加第1電壓並對已選擇之上述第2佈線施加第2電壓；上述控制電路包括：信號輸出電路，其係根據經由已選擇之上述第1佈線及已選擇之上述第2佈線而流動於上述選擇記憶胞中之第1電流與參考電流來輸出第1信號；及電流保持電路，其係保持於特定之期間流動於上述第1佈線或者與上述第1佈線電性連接之佈線中之第2電流；上述信號輸出電路根據由上述電流保持電路所保持之上述第2電流來決定上述第1電流；上述控制電路根據上述第1信號而停止對上述第1佈線施加上述第1電壓。
本發明之另一態樣之半導體記憶裝置之特徵在於，包括：記憶胞陣列，其係將整流元件與可變電阻元件串聯連接所成之記憶胞配置於複數條第1佈線與複數條第2佈線之交叉部上；及控制電路，其係為了對已選擇之複數條上述第1佈線與已選擇之上述第2佈線之交叉部上所配置之複數個選擇記憶胞施加第1電位差，而對已選擇之複數條上述第1佈線施加第1電壓並對已選擇之上述第2佈線施加第2電壓；上述控制電路包括：信號輸出電路，其係根據經由一條已選擇之上述第1佈線及一條已選擇之上述第2佈線而流動於上述選擇記憶胞中之第1電流與參考電流來輸出第1信號；及電流保持電路，其係保持於特定之期間流動於上述第1佈線或者與第1佈線電性連接之佈線中之第2電流；上述信號輸出電路根據由上述電流保持電路所保持之上述第2電流來決定上述第1電流；上述控制電路根據上述第1信號而停止對一個選擇記憶胞施加電壓，另一方面，根據上述第1信號而繼續對其他的選擇記憶胞施加電壓。
本發明之進而又一態樣之半導體記憶裝置之特徵在於，包括：記憶胞陣列，其係將整流元件與可變電阻元件串聯連接所成之記憶胞配置於複數條第1佈線與複數條第2佈線之交叉部上；及控制電路，其係為了對在已選擇之複數條上述第1佈線與已選擇之上述第2佈線之交叉部上所配置之複數個選擇記憶胞施加第1電位差，而對已選擇之複數條上述第1佈線施加第1電壓並對已選擇之上述第2佈線施加第2電壓；上述控制電路包括：信號輸出電路，其係根據經由一條已選擇之上述第1佈線及一條已選擇之上述第2佈線而流動於上述選擇記憶胞中之第1電流與參考電流來輸出第1信號；電流保持電路，其係保持於特定之期間流動於上述第1佈線或者與第1佈線電性連接之佈線中之第2電流；及檢測電路，其係在對已選擇之複數條上述第1佈線及已選擇之上述第2佈線施加上述第1電壓及上述第2電壓之後，讀出複數個上述選擇記憶胞之狀態，並檢測所讀出之上述選擇記憶胞之電阻狀態是否發生變化；上述信號輸出電路根據由上述電流保持電路所保持之上述第2電流來決定上述第1電流；上述控制電路根據上述第1信號而停止對一個選擇記憶胞施加電壓，另一方面，根據上述第1信號而繼續對其他的選擇記憶胞施加電壓，並對上述第1佈線及上述第2佈線反覆施加上述第1電壓及上述第2電壓，直至上述檢測電路檢測到所有的上述選擇記憶胞之電阻狀態發生變化為止。
以下，參照隨附之圖式對本發明之實施形態進行說明。於本實施形態中，將半導體記憶裝置作為具有由記憶胞陣列積層之三維記憶胞陣列結構的電阻變化記憶體裝置進行說明。然而，該構成僅為一例，自不待言，本發明並非限定於此。
[第1實施形態]
(第1實施形態之半導體記憶裝置之構成)
圖1A係表示本發明第1實施形態之電阻變化記憶體裝置之記憶胞陣列100之布局之一部分的示例圖。如圖1A所示，單極型之電阻變化記憶體裝置係在彼此交叉之位元線BL及字元線WL之各交叉部上配置有將整流元件、例如二極體Di與可變電阻元件VR串聯連接所成之電阻變化型之單位記憶胞MC。此處，作為前提，將與二極體Di之陽極側相連之信號線當作位元線BL，將與陰極側相連之信號線當作字元線WL。又，以圖示之記號表示二極體Di與可變電阻元件VR之串聯連接之記憶胞MC。以下之示例中亦相同。此處，構成記憶胞MC之二極體Di及可變電阻元件VR之配置、極性亦並非限定於圖示者。圖1A所示之記憶胞陣列100在位元線BL之長度方向(圖1A所示之y方向)及字元線WL之長度方向(圖1A所示之x方向)上分別配置有例如1×103 個單位記憶胞MC，且排列成二維矩陣狀。
可變電阻元件VR例如係具有包含電極/轉變金屬氧化物/電極之結構者等，因電壓、電流、熱等之施加條件而會導致金屬氧化物之電阻值變化，將該電阻值不同之狀態作為資訊而非揮發性地儲存。作為該可變電阻元件VR，更具體而言，可使用：藉由硫化物等之結晶狀態與非晶質狀態之相轉移而使電阻值變化者(PCRAM)；藉由使金屬陽離子析出而於電極間形成交聯(橋接)或者使所析出之金屬得以離子化而破壞交聯以使電阻值變化者(CBRAM：Conductive Bridging RAM)、以及藉由電壓或者電流施加而使電阻值變化者(ReRAM)(大致區分為由電極界面上具有之電荷捕獲層中有無存在所捕獲之電荷而引起電阻變化者、及因氧欠缺等導致的有無傳導通路存在而引起電阻變化者)等。
於單極型之ReRAM之情況下，向記憶胞MC中之資料之寫入係藉由以下方式進行：以10ns~100ns左右之時間對可變電阻元件VR施加例如3.5V(若包含二極體Di之電壓下降部分，則實際上為4.5V左右)之電壓，並施加10nA左右之電流。藉此，可變電阻元件VR自高電阻狀態變化為低電阻狀態。以下，將使該可變電阻元件VR自高電阻狀態變化為低電阻狀態之動作稱作設置動作。
另一方面，對記憶胞MC中之資料之刪除係藉由以下方式進行：以500ns~2μs左右之時間對設置動作後之低電阻狀態之可變電阻元件VR施加0.8V(若包含二極體Di之電壓下降部分，則實際上為1.8V左右)之電壓，並施加1μA~10μA左右之電流。藉此，可變電阻元件VR自低電阻狀態變化為高電阻狀態。以下，將使該可變電阻元件VR自低電阻狀態變化為高電阻狀態之動作稱作重置動作。
記憶胞MC例如係將高電阻狀態作為穩定狀態(重置狀態)，若為2值資料記憶，則藉由使重置狀態變化為低電阻狀態之設置動作而進行資料之寫入。
記憶胞MC之讀取動作係藉由對可變電阻元件VR賦予0.4V(若包含二極體Di之電壓下降部分，則實際上為1.4V左右)之電壓，並利用感測放大器來監控經由可變電阻元件VR而流動之電流來進行。藉此判定可變電阻元件VR為低電阻狀態抑或為高電阻狀態。再者，當1個記憶胞MC中可保持2位元之資料時，感測放大器生成3種不同之參考電壓，並將該參考電壓與胞信號加以比較。
如圖1B之表1所示，於電阻變化記憶體裝置之動作時，在記憶胞陣列100之位元線BL及字元線WL上有4種電壓施加狀態。藉此，記憶胞MC中亦存在有4種電壓施加狀態。以下，對記憶胞MC之電壓施加狀態以設置動作時為例進行說明。圖1A中，選擇位元線BL及選擇字元線WL為位元線BL10及字元線WL10，分別被施加電壓Vset及電壓0V。非選擇位元線BL及非選擇字元線WL為位元線BL00、BL20及字元線WL00、WL20，分別被施加電壓0V及電壓Vset。
以下，將連接於圖1A所示之選擇位元線BL10與選擇字元線WL10之交叉部的記憶胞MC設為選擇狀態，以狀態C0表示。對處於選擇狀態C0之記憶胞MC，自位元線BL10(電壓Vset)向字元線WL10(電壓0V)於二極體Di之順方向施加設置電壓Vset。藉此，選擇記憶胞MC中被施加電位差Vset，從而可變電阻元件VR自高電阻狀態變化為低電阻狀態，設置動作完成。
以下，將連接於圖1A所示之選擇位元線BL10與非選擇字元線WL00、WL20之交叉部的記憶胞MC設為非選擇狀態，以狀態C1表示。同樣地，以下，將連接於選擇字元線WL10與非選擇位元線BL00、BL20之交叉部的記憶胞MC設為非選擇狀態，以狀態C2表示。非選擇字元線WL00、WL20上，施加有與選擇位元線BL10相同之電壓(電壓Vset)。同樣地，非選擇位元線BL00、BL20上，施加有與選擇字元線WL10相同之電壓(電壓0V)。因此，非選擇狀態C1、C2之記憶胞MC中無電位差，不存在電流之流動。
以下，將連接於圖1A所示之非選擇字元線WL00、WL20與非選擇元線BL00、BL20之交叉部的記憶胞MC亦設為非選擇狀態，以狀態C3表示。對處於非選擇狀態C3之記憶胞MC，自非選擇字元線WL(電壓Vset)向非選擇位元線BL(電壓0V)於二極體Di之逆向偏壓方向施加電壓，從而成為於非選擇記憶胞MC中流動有逆向洩漏電流Irev(0.1nA左右)之狀態。於記憶胞陣列100之位元線方向(y方向)及字元線方向(x方向)上分別配置有103 個記憶胞MC，故流動有逆向洩漏電流Irev之處於非選擇狀態C3之記憶胞MC的總數約為103 ×103 =106 個。因此，逆向洩漏電流Irev共計為100μA左右。
如此一來，當非選擇狀態C3之記憶胞MC中流動有逆向洩漏電流Irev之情況下，必需使記憶胞MC動作所必要之特定量以上之電流在位元線BL、二極體Di、可變電阻元件VR、及字元線WL之路徑中流動。因此，由位元線BL及字元線WL之寄生電阻所引起的電壓下降變大，記憶胞陣列100之大小受到限制。換言之，位元線BL及字元線WL之電壓下降成為決定動作容限之要素。又，在使連接於相同字元線WL之複數個記憶胞MC同時動作之情況下，流入至字元線WL中之電流會進一步增加，字元線WL之電壓下降變大。因此，可同時動作之記憶胞數目因信號線所具有之寄生電阻而受到限制。
又，於電阻變化記憶體裝置中，必需對與選擇位元線BL交叉之所有的非選擇字元線WL施加非選擇電壓。因此，連接於複數個非選擇字元線WL之所有的非選擇狀態之記憶胞MC之二極體Di被施加有逆向偏壓電壓，特別是在與重置動作等相比而需要高電壓之設置動作中，若設置電壓高於外部之電源電壓，則藉由使用升壓電路對非選擇字元線WL施加電壓，會使升壓電路之消耗電流顯著變大。即，必需考慮所容許之消耗電流來決定記憶胞陣列100之大小或同時動作之胞數。
亦即，若二極體Di之逆向洩漏電流特性較差，則記憶胞陣列100之大小及可同時動作之記憶胞數目亦變差。由於同時動作之記憶胞之數目亦會對動作速度(例如重置動作速度等)造成影響，故必需改善二極體之逆向洩漏特性。
圖2A係表示本發明第1實施形態之電阻變化記憶體裝置之記憶胞陣列100上之另一電壓施加狀態的示圖。於圖2A中，對於具有與圖1A相同構成之部位，附以相同符號，省略其說明。圖2A所示之記憶胞陣列100中，施加於非選擇位元線BL及非選擇字元線WL上之電壓與圖1A所示之先前之示例的記憶胞陣列100不同。
如圖2B之表2所示，於設置動作時或重置動作時，使施加於非選擇字元線WL上之電壓自電壓Vset或電壓Vreset變更為電壓Vset-Vα、Vreset-Vα。此處，電壓Vα例如為0~0.5V左右之電壓。又，在設置動作時或重置動作時，非選擇位元線BL上施加有0~0.5V左右之電壓Vβ。
在對非選擇字元線WL及非選擇位元線BL施加上述電壓之情況下，對處於非選擇狀態C1之記憶胞MC自位元線BL10(電壓Vset)至字元線WL00、WL20(電壓Vset-Vα)於二極體Di之順方向施加電壓Vα。然後，於非選擇狀態C1之記憶胞MC中流動有順向電流Ifwd1(例如0.1nA左右)。同樣地，對處於非選擇狀態C2之記憶胞MC自位元線BL00、BL20(電壓Vβ)至字元線WL10(電壓0V)於二極體Di之順方向施加電壓Vβ，從而於非選擇狀態C2之記憶胞MC中流動有順向電流Ifwd2(例如0.1nA左右)。又，對處於非選擇狀態C3之記憶胞MC，自非選擇字元線WL(電壓Vset-Vα)至位元線BL(電壓Vβ)於二極體Di之逆向偏壓方向施加電壓。該逆向偏壓方向之電壓比圖1B所示之狀態僅緩和電壓Vα+Vβ(例如1V左右)。因此，流動於非選擇狀態C3之記憶胞MC中之逆向洩漏電流Irev例如為0.1pA左右。
於記憶胞陣列100之位元線方向(y方向)及字元線方向(x方向)上分別配置有103 個記憶胞，故流動有順向電流Ifwd1、Ifwd2之處於非選擇狀態C1、C2之記憶胞的總數約為2×103 個。因此，順向電流Ifwd1、Ifwd2共計為0.2μA左右。又，流動有逆向洩漏電流Irev之處於非選擇狀態C3之記憶胞MC的總數約為103 ×103 =106 個，故逆向洩漏電流Irev共計為0.1μA左右。因此，流動於全體記憶胞陣列100中之順向電流Ifwd1、Ifwd2及逆向洩漏電流Irev共計為0.3μA左右。根據圖2B所示之電壓施加方法，與圖1B所示之示例相比，可減少流動於全體記憶胞陣列100中之電流量。
上述電壓施加方法中，若不減少二極體之逆向洩漏電流，則只會增加無用的消耗電流，故必需著眼於綜合的洩漏電流減少之效果而決定電壓Vα、Vβ之值。當二極體之逆向洩漏電流與上述之示例不同之時，可將電壓Vα、Vβ之值分別設為0並採用圖1B所示之電壓施加方法。本實施形態之電阻變化記憶體中，亦可採用圖1B所示之電壓施加方法及圖2B所示之電壓施加方法之任一者。
此處，說明關於將電阻變化記憶體裝置之記憶胞陣列100進行三維積層所得之結構。圖3係表示於三維方向(圖3所示之z方向)上積層之記憶胞陣列100之構成的示例圖。圖3之記憶胞陣列100係將圖1A或圖2A所示之記憶胞陣列100積層二層所得者。
第1層之記憶胞陣列100係由設置於最下層之第1佈線層之字元線WL00~WL20、設置於第2佈線層之位元線BL00~BL20、及配置於字元線WL00~WL20與位元線BL00~BL20之交叉部上的記憶胞MC所構成。第2層之記憶胞陣列100係由位元線BL00~BL20、設置於第3佈線層之字元線WL01~WL21、及配置於位元線BL00~BL20與字元線WL01~WL21之交叉部上的記憶胞MC所構成。於圖3所示之記憶胞陣列100中，在上下2層之間形成共有位元線BL00~BL20之情形。與圖1A及圖2A所示之記憶胞陣列100同樣地，在使胞電流Icell自選擇位元線BL流向選擇字元線WL而進行各種動作時，二極體Di之朝向在第1層之記憶胞陣列100與第2層之記憶胞陣列100中為相反。於該示例中，選擇位元線BL及選擇字元線WL亦為位元線BL10及字元線WL10，且於設置動作時分別施加電壓Vset及電壓0V。又，將施加於非選擇字元線WL之電壓設為電壓Vset-Vα，並於非選擇位元線BL上施加電壓Vβ。
圖3中表示於縱向(z方向)上形成有2層記憶胞陣列100之示例。在進一步增加積層數目時，可將設置於第3佈線層上之字元線WL作為上層之記憶胞陣列100之字元線WL而共有，亦可構成為夾隔層間絕緣膜而進一步堆積與圖3相同之記憶胞陣列100。或者，亦可將圖2A所示之1層之記憶胞陣列100經由層間絕緣膜而堆積於上方。
此處，與上下積層之記憶胞陣列100間之位元線BL或字元線WL共有之方法對應地，隨附於其之記憶胞MC之數目會增加，且上述之二極體Di之逆向洩漏電流Irev會增加。圖3表示積層有2層之記憶胞陣列100之示例，由於共有位元線BL，故流動有逆向洩漏電流Irev之處於非選擇狀態C3之記憶胞MC之數目相較圖2A之示例約為2倍。然而，根據圖2B所示之電壓施加方法，可減少處於該非選擇狀態C3之記憶胞MC之逆向洩漏電流Irev。又，於記憶胞陣列積層之示例中，亦可根據二極體之逆向洩漏電流之特性而採用圖1B所示之電壓施加方法。
其次，使用圖4~圖7，對電阻變化裝置之設置動作、重置動作、讀取(讀出)動作時之選擇狀態之記憶胞MC產生的電壓及電流進行說明。
圖4係配置於一條位元線BL與一條位元線WL之交叉部上的一個記憶胞MC之電流路徑之簡略圖。位元線BL之一端連接有位元線選擇電晶體4，字元線WL之一端連接有字元線選擇電晶體5。再者，圖4中所示之電阻RBL、RWL為位元線BL、字元線WL之寄生電阻。位元線選擇電晶體4之另一端經由寄生電阻R1而連接於與資料控制電路(未圖示)連接之佈線節點DSA。又，字元線選擇電晶體5之另一端經由寄生電阻R2、未圖示之接地用電晶體之導通電阻而與接地端子VSS連接。
此處，將記憶胞MC之一端之節點O1的電位Vw作為基準(Vw=0V)，將可變電阻元件VR與二極體Di之間的節點O2之電位設為Vcell，將二極體Di之陽極側之節點O3之電位設為Vb1，圖5表示設置、重置、及讀取動作之動作點解析圖。圖5中，對於可變電阻元件VR之重置狀態(高電阻狀態Roff)與設置狀態(低電阻狀態Ron)之電壓-電流特性(V=IR)，以二極體Di之負載曲線L10、L11、L12重疊來表示。又，圖5之橫軸為電壓Vcell，縱軸為胞電流Icell。
首先，於設置動作中，使節點O3之電位Vbl=Vset，並繪製流動於記憶胞MC中之電流，則動作點為P_set。該動作點係用以使高電阻狀態Roff(「1」資料)之記憶胞變為低電阻狀態Ron(「0」資料)之動作點，且係設置動作完成前之動作點。動作點P_set必需能在超出可設置所有的記憶胞MC之電壓(V_set_max)之部分進行設定。
其次，於重置動作中，使節點O3之電位Vbl=Vreset，則動作點為圖5所示之點P_rst。該動作點P_rst係用以使低電阻狀態Ron(「0」資料)之記憶胞變為高電阻狀態Roff(「1」資料)之動作點，必需能在超出可復位所有的記憶胞MC之電流(I_reset_max)之部分進行設定。
再者，於讀取動作中，使節點O3之電位Vbl=Vread，則動作點為Pr0或者為Pr1。因此，可使用對此時所流動之胞電流Ion(「0」胞)與Ioff(「1」胞)加以區別之判定電流Ith來判定資料為「0」或者為「1」。
其次，使用圖6與圖7來說明重置動作、設置動作中各自之問題。
圖6中，表示設置動作時之設置動作完成前後之動作點。在記憶胞MC之可變電阻元件VR為高電阻狀態Roff時，動作點位於Pset之位置。其後，設置動作完成而變化為低電阻狀態Ron後，以使動作點不為點P_err_rst而變化為點Pset'之方式，控制流動於記憶胞MC中之電流。其原因在於，動作點P_err_rst位於超出電流I_reset_min之部分，當該動作點之動作繼續之情況下，有可能會在設置完成後緊接著再次出錯而被重置(被誤重置)。因此，為了使設置動作後之動作點不為動作點P_err_rst，而於供給設置電壓Vset之電路中插入電流箝位電路，使記憶胞中不會流動有箝位電流Iclamp以上之電流。該箝位電流Iclamp若設定為比記憶胞MC之重置動作所必要之電流I_reset_min小，則被誤重置之可能性會變得非常小。
其次，圖7中，表示重置動作中之重置動作完成前後之動作點。於重置動作中，動作點在自低電阻狀態Ron(復位完成前)之Prst變化為高電阻狀態Roff(復位完成後)之後，移動至Prst'。此處，為了進行重置動作，而進行超出復位所需之電流I_reset_max之動作點設定，故必需對位元線BL施加Vreset。此時，若重置電流所流過之全體電流路徑之寄生電阻較大，則流動於二極體Di中之電流之特性以負載曲線L11'表示。負載曲線L11係重置電流所流過之全體電流路徑之寄生電阻較小時的負載曲線。實際上，必需將比Vreset高的電壓Vreset'作為電流路徑之最大電位差而賦予。如此一來，復位完成後之動作點成為P_err_rst。由於該動作點P_err_rst超出記憶胞之用於設置動作之電壓V_set_min，故有可能會在重置動作完成後緊接著記憶胞MC出錯而被再次設置(被誤設置)。
以下，對於有效抑制上述記憶胞之重置動作後發生誤設置之電阻變化記憶體裝置的實施形態進行說明。
圖8中顯示本實施形態之電阻變化記憶體裝置之周邊電路之構成。此處，代表性地表示出排列有上述記憶胞MC之2個記憶胞陣列(以下，稱作存儲矩陣MAT)MATa、MATb。本實施形態中，可僅對一個存儲矩陣MATa進行動作，亦可使複數個存儲矩陣MATa、MATb同時動作。或者，亦可於一次位置指定或動作起動之後，以特定之順序使複數個存儲矩陣MATa、MATb依序動作。
周邊電路包含資料控制電路20、行解碼器60、非選擇位元線驅動電路70、全域列解碼器80、局域列解碼器90、非選擇字元線驅動電路110、矩陣解碼器120、鎖存資料檢查電路130、位址暫存器140、資料輸入輸出緩衝器150、控制電路160、電壓發生電路170、及狀態電路180。再者，於圖8中，行解碼器60或局域解碼器90之類的每個存儲矩陣MAT所必要之構成以後綴a、b加以區別。
位元線BL係經由位元線選擇電晶體4-1~4-3而連接於資料控制電路20。如後所述，資料控制電路20包括：檢測所讀出之資料的感測放大器電路SA；暫時保持所讀出之資料及寫入資料的鎖存電路LT；及復位脈衝控制電路RSTCTL。位元線BL亦連接於非選擇電壓供給電晶體6-1~6-3。當位元線BL為非選擇之情形時，位元線BL係經由非選擇電壓供給電晶體6-1~6-3而連接於非選擇位元線驅動電路70，並根據動作而供給特定之非選擇位元線電壓。
又，字元線WL係經由字元線選擇電晶體5-1~5-3而連接於局域列解碼器90。字元線WL亦連接於非選擇電壓供給電晶體7-1~7-3。當字元線WL為非選擇之情形時，字元線WL係經由非選擇電壓供給電晶體7-1~7-3而連接於非選擇字元線驅動電路110，並根據動作而供給特定之非選擇字元線電壓。
於該圖8中，列解碼器形成為全域列解碼器80與隨附於各存儲矩陣MATa、MATb之局域列解碼器90之階層結構，並藉由該階層結構之列解碼器而進行字元線選擇。再者，於該圖8之列解碼器中，字元線選擇電晶體5-1~5-3與非選擇電壓供給電晶體7-1~7-3兩者均係由NMOS電晶體所構成。於該情形時，全域列解碼器80之輸出信號之圖示省略，但將其作為用於各個電晶體之閘極驅動之相輔信號。同樣地，位元線選擇電晶體4-1~4-3與非選擇電壓供給電晶體6-1~6-3之任一者亦均為NMOS電晶體，從行解碼器60輸出控制各個閘極之2條相輔信號。
再者，位元線選擇電晶體4-1~4-3及非選擇電壓供給電晶體7-1~7-3亦可形成為PMOS電晶體。於該情形時，從行解碼器60及全域列解碼器80輸出之解碼信號亦可不為相輔信號而為單一之信號。於位元線選擇部及字元線選擇部可否使用PMOS電晶體，係藉由所傳送之必要之電壓是否充分高於PMOS電晶體之臨限值電壓而決定。
於位元線選擇部，使位元線選擇電晶體4-1~4-3為PMOS電晶體之情形時，輸出至位元線之電壓必需為PMOS電晶體之臨限值電壓Vth加上容限後所得的值以上。讀出時之選擇位元線電壓最低為讀出動作時之Vread。例如，將PMOS電晶體之臨限值電壓Vth(-0.7~-1V左右)加上作為容限之例如0.4V後成為1.4V以上，於其讀出時之動作設定中若無問題，則可實現PMOS電晶體化。
又，於字元線選擇部，可使非選擇電壓供給電晶體7-1~7-3形成為PMOS電晶體。輸出至非選擇字元線WL之電壓之最小值為讀出動作時之Vread。施加於非選擇字元線WL之電壓亦可比施加於選擇位元線BL之讀出電壓Vread高，故非選擇電壓供給電晶體7-1~7-3之PMOS電晶體化相較位元線選擇部更容易。以下，於本實施形態中，將位元線選擇電晶體4-1~4-3、非選擇電壓供給電晶體7-1~7-3作為NMOS電晶體進行說明，但並不限定於此。
矩陣解碼器120係用以選擇存儲矩陣MAT之解碼器。於非選擇之存儲矩陣MAT中，若鄰接之存儲矩陣MAT與位元線BL及字元線WL並未共有，則可使位元線BL、字元線WL均為0V。當存儲矩陣MATa被選擇，而存儲矩陣MATb為非選擇時，矩陣解碼器120a輸出選擇狀態之解碼信號MATSEL=H，矩陣解碼器120b輸出非選擇狀態之解碼信號MATSEL=L。藉此，於選擇之存儲矩陣MATa側之位元線BL或字元線WL上，進行讀出及設置動作或重置動作之資料覆寫所必要之上述電壓控制。
另一方面，於非選擇之存儲矩陣MATb側，若鄰接之存儲矩陣MAT與位元線BL及字元線WL並未共有，則接收矩陣解碼器120b之輸出信號後，局域列解碼器90b之輸出全部為0V，非選擇字元線驅動電路110b之輸出亦全部為0V。而且，以使資料控制電路20b之輸出信號(節點DSA之電位)亦為0V、且非選擇位元線驅動電路70b之輸出亦全部為0V之方式受到控制。當然，亦可使存儲矩陣MATa、MATb同時成為選擇狀態。
行解碼器60、全域列解碼器80、局域列解碼器90、及矩陣解碼器120係根據由位址暫存器140所供給之位址資料而動作。此處，未顯示詳細情況，在位址暫存器140與各種解碼器之間，與其他一般的記憶體裝置相同，可適當併入預解碼器電路或暫時鎖存位址之緩衝器等的符合實施態樣之電路。
資料輸入輸出緩衝器150中繼晶片外部與到達資料控制電路20之鎖存電路LT之晶片內部之電路之間的資料交換，並視需要而暫時保持資料。如NAND型快閃記憶體般，亦可為將指令或位址等亦經由該資料輸入輸出緩衝器150而取入到晶片內部之電路構成。又，資料之覆寫、讀出等之動作係藉由控制電路160輸出之各種控制信號、或電壓發生電路170輸出之電壓而受到控制。作為其等動作控制中發揮輔助作用之電路，設置有鎖存資料檢查電路130、及狀態電路180。該等具有如下功能：檢測出資料控制電路內之資料鎖存中所保持之資料是否成為特定之狀態，並反饋至控制電路160，或者可將資料覆寫動作之Pass/Fail結果輸出至晶片外部。
其次，參照圖9來說明資料控制電路20之詳細情況。如上所述，資料控制電路20係由感測放大器電路SA、鎖存電路LT、及復位脈衝控制電路RSTCTL而大致構成。
感測放大器電路SA包括箝位電晶體21與差動放大器22。箝位電晶體21之一端連接於節點DSA，另一端連接於差動放大器22之反轉輸入端子(感測器節點NSEN)。節點DSA於圖9中省略圖示，其經由上述位元線選擇電晶體4而連接於位元線BL。差動放大器22之非反轉輸入端子上，供給有參考電位VREF_R。
再者，在節點DSA與接地端子(或者VUB端子(施加有0V~二極體之順向電壓Vf(~0.6V左右)之端子))之間，連接有電容35、及NMOS電晶體36。NMOS電晶體36具有如下功能：藉由向閘極輸入下述的短路信號G_GND而對節點DSA放電至接地電位(或者VUB端子之電位)。
又，於感測器節點NSEN上，連接有包含NMOS電晶體32a、32b及PMOS電晶體33a、34a、33b、34b之電流鏡電路CM。利用PMOS電晶體33a、34a、33b、34b而構成具有開關控制功能之電流鏡電路，並且NMOS電晶體32a、32b並聯連接於PMOS電晶體34a與接地端子之間，藉此向電流鏡電路供給電流。NMOS電晶體32a係在節點DSA中輸入有參考電流之情況時根據信號G_IREF_R而導通，NMOS電晶體32b係在如下所述對選擇位元線BL進行預充電之情形時根據信號PRECHG而導通。
感測放大器電路SA之基本動作如下所述。一面利用箝位電晶體21對位元線BL之電位進行箝位，一面使胞電流Icell於選擇記憶胞MC中流動。於感測器節點NSEN上，自電流鏡電路CM流入有參考電流。利用差動放大器22來判定由該胞電流Icell與參考電流之差分引起的感測器節點NSEN之電位之變化。
差動放大器22之輸出係作為感測放大器電路SA之輸出而被取入至鎖存電路LT。鎖存電路LT係交叉耦合連接拍頻倒相器27a與27b而構成。再者，將拍頻倒相器27a之輸入端子定義為節點DC，將輸出端子定義為節點DCn。鎖存電路LT之節點DC、DCn上連接有NMOS電晶體28a、28b，鎖存電路LT之資料係藉由向電晶體28a、28b之閘極輸入之信號DTS而被輸出至資料線DQ、DQn。
NMOS電晶體26a藉由閘極信號RST_U而將節點DC設置為「H」位準。相反，電晶體26b藉由閘極信號SEL_ALL而將節點DC設置為「L」位準。
進而，由於將差動放大器22之輸出取入至鎖存電路LT，故節點DC上連接有串聯連接之兩個PMOS電晶體24、25。於PMOS電晶體24之間極GP中，經由資料傳送電路23而輸入有差動放大器22之輸出信號。PMOS電晶體25連接於PMOS電晶體24之源極與電源端子(與鎖存電路LT之電源端子共通)之間，當閘極信號STRBn變為「L」位準時，可使節點DC變化為「H」位準。即，若節點GP為「L」位準，則可將節點DC變更為「H」位準，若節點GP為「H」位準，則節點DC保持先前之狀態。
其次，對用以使鎖存電路LT之狀態反映於位元線BL之控制之電壓控制電路CTRL的構成進行說明。電壓控制電路CTRL包括：NOR閘極29a、反相器29b、NAND閘極29c、NOR閘極29d、反相器29e、位準轉換器30、NAND閘極31a、反相器31b、反相器53a、NAND閘極53b、及位準轉換器54。NOR閘極29a、反相器29b係在信號RVFY為「H」位準時(即，讀取動作進行時、驗證動作進行時(以下，稱為「讀取系列動作」))，作為不讓鎖存電路LT之輸出影響位元線BL之控制的邏輯閘極部而發揮功能。即，成為如下構成：NOR閘極29a之1個輸入端子上連接有節點DCn，但藉由使信號RVFY為「H」位準而可忽略該節點DCn之狀態。即，於讀取系列動作中，可進行根據信號RVFY所決定之由特定之資料控制電路20執行之讀出動作，而不依存於鎖存電路LT中保持之資料。
如圖8所示，該半導體記憶裝置係由複數個資料控制電路20構成，例如可將根據位址或資料輸入輸出端子I/O等而對各個資料控制電路20之信號RVFY進行分組後之信號設為(例如RVFY_a、RVFY_b)。若使該等信號於所有的資料控制電路20中均相同，則所有的資料控制電路20被激活而進行讀取系列動作。例如，若分別控制信號RVFY_a與信號RVFY_b，則僅輸入有信號RVFY_a之資料控制電路20被激活、而信號RVFY_b並不被動作等，可僅使輸入有特定信號之資料控制電路20被激活。其原因在於，宜使驗證動作與讀取動作儘可能在相同條件下動作。又，關於信號RVFY之分組，係為了能限制激活之資料控制電路20之數目，同時可調整自位元線流入至字元線之電流量。然而，另一方面，若不使信號RVFY為「H」，則該信號RVFY之控制亦可作為基於鎖存電路LT之資料之動作。
反相器29b之輸出信號DCOUTn與信號MATSEL一起被輸入至NAND閘極29c。信號MATSEL係於等待狀態或存儲矩陣MAT非選擇時成為「L」位準之信號。若信號MATSEL為「L」位準，則經由位準轉換器30後，信號G_PCM1及G_PCM2成為「H」位準，藉此PMOS電晶體33a、33b及43a、43b斷開，對節點DSA充電之路徑被截斷。又，經由NAND閘極31a及反相器31b後，信號G_GND成為「H」，NMOS電晶體36為導通狀態，從而成為對節點DSA進行放電直至達到接地電位或者VUB端子之電位為止的狀態。
又，NAND閘極29c之輸出信號CTL_P及NAND閘極53b之輸出信號CTL_P2成為NAND閘極31a之輸入信號。NAND閘極31a之輸出信號進而被輸入至反相器31b，反相器31b輸出上述信號G_GND。當信號CTL_P與信號CTL_P2兩者為「H」位準之情形時，藉由NAND閘極29e之輸出信號而使控制節點DSA之放電動作之信號G_GND受到控制。
再者，位準轉換器30例如係如圖9所示連接NMOS電晶體30a、30c、PMOS電晶體30d、30e及反相器30b所構成之電路。在電源端子與接地端子之間分別連接電晶體30a與30d、電晶體30c與30e，並交叉連接電晶體30d與30e之閘極及汲極而構成。電晶體30a之閘極被作為位準轉換器30之輸入端子。電晶體30c之閘極經由反相器30b而連接於輸入端子。
自該位準轉換器30之輸出端子OUT輸出之輸出信號G_PCM1之振幅為位準轉換後之電壓V_BST。位準轉換前之電源此處未圖示，但與反相器30b之電源相同(例如Vdd)。於位準轉換器30之輸入端子IN中，輸入有上述信號CTL_P，信號V_SEL對應於上述電壓V_BST。位準轉換器54亦成為與位準轉換器30相同之電路構成。位準轉換器54之輸出G_PCM2控制作為下述復位脈衝控制電路RSTCTL之充電通路之開關的P通道電晶體。
其次，參照圖10，對資料控制電路20之復位脈衝控制電路RSTCTL之電路構成之詳細情況進行說明。復位脈衝控制電路RSTCTL係由重置電壓設定電路VRSTC、電流保持電路IMEM及信號輸出電路SOUT構成。復位脈衝控制電路RSTCTL作為全體具有如下功能：對連接有實行重置動作之選擇記憶胞MC之節點DSA，施加具有重置動作所必要之特定電流及特定電壓之復位脈衝。
(重置電壓設定電路VRSTC之構成)
重置電壓設定電路VRSTC係將連接於節點DSA之位元線BL之電壓設定為重置電壓Vreset之電路。重置電壓設定電路VRSTC包括於反轉輸入端子上供給有重置電壓Vreset之差動放大器41。差動放大器41之非反轉輸入端子上連接有節點DSA，被供給位元線BL之電位。差動放大器41之輸出節點OUTamp上，連接有包含PMOS電晶體44a、44b、43a、43b之電流鏡電路。如圖10所示，於電流鏡連接之PMOS電晶體44a、44b之閘極上連接有輸出節點OUTamp。PMOS電晶體43a、43b係復位脈衝之輸出開關，根據圖9中所說明之鎖存電路LT之資料而於最初受到導通/斷開控制。在變化為於導通狀態下對記憶胞MC施加復位脈衝後之高電阻狀態Roff之情況下，基於下述電流檢測結果之閘極信號G_PCM2變為「H」位準，PMOS電晶體43a、43b為斷開狀態。當信號G_PCM2為「L」位準時，PMOS電晶體43a、43b導通從而繼續施加重置電壓。重置電壓設定電路VRSTC係將重置電壓Vreset作為參考電壓並根據電源電壓VSELH而將節點DSA之電位保持於電壓Vreset。
此處，於重置動作時流動於位元線BL之電流Ireset+Ifwd成為由使選擇記憶胞MC進行重置動作之重置電流Ireset與圖2A及圖3所示之非選擇記憶胞MC中流動之順向電流Ifwd相加所得者。
於重置電壓設定電路VRSTC中，連接於輸出節點OUTamp之PMOS電晶體42係在重置電壓設定電路VRSTC停止期間將輸出節點OUTamp保持為特定電壓之上拉電晶體。又，在電流鏡電路之PMOS電晶體44a與接地端子之間，串聯連接有NMOS電晶體45a、45b。NMOS電晶體45a、45b藉由將信號RESET_P及為了進行特定之定電流控制所準備之信號IREF_BLD輸入至閘極而導通，電流Ibld流向接地端子，使輸出至節點DSA之重置電壓Vreset穩定。如上所述，信號RESET_P係重置動作執行時上升為「H」位準之信號。
此處，在對節點DSA施加重置電壓Vreset時，流動於NMOS電晶體44a之電流成為由經由節點DSA而流向位元線BL之電流Ireset+Ifwd、與經由NMOS電晶體45a、45b而流向接地端子之Ibld相加所得者。藉由包含PMOS電晶體44a、44b之電流鏡電路，該重置動作時之電流被鏡反射至節點CM1側。即，在連接於PMOS電晶體44b之汲極端子之節點CM1中，流動有將節點DSA設定為重置電壓Vreset時所流過之電流Ibld+(Ireset+Ifwd)。
(電流保持電路IMEM之構成)
電流保持電路IMEM連接於節點CM1。NMOS電晶體46a、46b並聯連接於節點CM1，電晶體46b之源極連接於電晶體46a之閘極端子GBK。又，電晶體46b之源極連接於NMOS電晶體46c之汲極，電晶體46c之源極接地。作為電容而發揮功能之NMOS電晶體46d之閘極連接於閘極端子GBK，源極及汲極均接地。
在電晶體46c因信號GRST而成為斷開狀態時，電晶體46a在藉由電晶體46b而傳送至閘極端子GBK之電壓作用下成為流動有來自節點CM1之電流之電流通路。
於電晶體46b之閘極中，輸入有信號GTRN。當信號GTRN之電壓充分高於電壓VCM1(節點CM1之電位)+Vtn(考慮到電壓VCM1之基板偏壓效果之電晶體46b的臨限值電壓)時，閘極端子GBK之電位成為與節點CM1相同電位。此時，電晶體46a成為電性二極體連接之狀態。又，在對閘極端子GBK傳送特定時序之節點CM1之電位後，亦可藉由將電晶體46c保持為斷開狀態，而使得於上述特定時序經由電晶體46a而從節點CM1流向接地端子之電流繼續流動。即，電晶體46a~46d成為於特定之時序暫時儲存流動於節點CM1之電流、並於其後亦繼續流動之電路。藉由使用該電流保持電路IMEM，可使對選擇記憶胞MC施加重置電壓VRESET之前流動於節點CM1之電流在其後之重置動作時亦繼續流動。
(信號輸出電路SOUT之構成)
又，信號輸出電路SOUT亦連接於節點CM1。NMOS電晶體47a、47b係共通地藉由信號DET1所控制之開關。另外，電晶體48a、48b係將流動於電晶體48a側之電流鏡反射至連接於電晶體47b之節點CM2側的電流鏡電路。
節於點CM2上，連接有包含PMOS電晶體49a、49b之電流鏡電路。此處，電晶體49b側之閘極與汲極共通地二極體連接，電晶體49b之汲極上串聯連接有NMOS電晶體50a、50b。電晶體50a係由信號DET1控制之開關，電晶體50b係對用於判定流動於位元線BL中之重置電流Ireset之變化之參考電流Irefrst進行設定的電晶體。電晶體50b根據信號GIrefrst而導通。信號GIrefrst係電晶體50b以電晶體尺寸而可流過參考電流Irefrst之特定之電壓。
於信號輸出電路SOUT中，若電晶體47a、47b、50a因信號DET1而成為導通狀態，則於包含電晶體47a、48a之電流通路上會流動有流過節點CM1之電流，該電流被鏡反射至節點CM2。又，於電晶體50a、50b中，流動有參考電流Irefrst。節點CM2係用以對用於該重置動作判定之參考電流Irefrst與流動於節點DSA之電流進行比較的節點。於NAND閘極51a判定流動於節點CM2之電流，並自反相器51b輸出信號FLGRST。
於NAND閘極51a中輸入有信號DET2作為賦能信號。信號FLGRST表示於「H」位準時復位完成之狀態。信號FLGRST經由反相器53a而被輸入至控制節點DSA電壓之NAND閘極53b。與此同時，於NAND閘極53a中，輸入有信號DCOUTn、信號MATSEL及信號RESET_P。當NAND閘極53b之輸出信號CTL_P2為「L」位準時，經由位準轉換器54而使信號G_PCM2為「L」位準，從而可對節點DSA施加重置電壓。相反，當信號CTL_P2為「H」位準時，使信號G_PCM2為「H」位準以截止PMOS電晶體43a及43b，並且經由NAND閘極31a、反相器31b而使G_GND為「H」位準，藉由電晶體36對節點DSA進行放電。
(復位脈衝控制電路RSTCTL之動作)
該復位脈衝控制電路RSTCTL係於重置動作時對位元線施加重置電壓Vreset之電路，其具有如下功能：根據流動於選擇位元線BL中之電流之變化而檢測出記憶胞之重置已完成，並自動停止進行重置電壓施加。
記憶胞MC於重置動作前處於流動有數μA以上之電流之狀態，但在重置動作完成而變化為高電阻狀態時，可變電阻元件VR之電阻值變化為100MΩ左右，幾乎無電流之流動。然而，無電流之流動的僅為選擇記憶胞MC，當採用圖2A所示之緩和二極體之逆向洩漏電流Irev之電壓施加方式時，存儲矩陣MAT中會流動有固定的順向電流Ifwd。又，本實施形態之復位脈衝控制電路RSTCTL為了使重置電壓Vreset穩定，設法使電流Ibld從節點DSA流向接地端子。如此一來，即便選擇位元線BL中包含除流動於選擇記憶胞MC之電流以外之背景電流，本實施形態之復位脈衝控制電路RSTCTL亦可檢測出選擇記憶胞之電流變化。
在以圖2A所示之電壓施加方法所進行之記憶胞MC之重置動作中，首先對所有的字元線WL施加電壓Vreset-Vα。其後，對選擇位元線施加重置電壓Vreset。該狀態下，於非選擇狀態之記憶胞中流動有順向電流Ifwd。此處，電流保持電路IMEM之NMOS電晶體46a之電流通路係繼續流動有使電晶體47a之電流通路激活前之電流的電流通路。在非選擇狀態之記憶胞中流動有順向電流Ifwd的期間，將信號DET1設為「L」位準，以使信號輸出電路SOUT為斷開狀態。此時於NMOS電晶體46a之電流通路上，經由位元線BL而流動有於選擇記憶胞MC以外之非選擇記憶胞中所流動之順向電流Ifwd、及自電晶體45a、45b洩漏之電流Ibld。其中，亦可採用圖1B所示之電壓施加方法而作為不流動順向電流Ifwd之動作。
此後，使選擇字元線WL之電位下降至0V為止，對選擇記憶胞MC進行重置動作。此處，使信號DET1為「H」位準，以於電晶體47a、48a之電流通路中流動有流過節點CM1之電流。
此時，使信號GTRN為「L」位準。此處，電晶體46a之尺寸通常與電流鏡電路中使用之電晶體之大小同樣地，以可充分抑制通道長調變效果為佳。即，在決定閘極電壓後，可遍布較廣範圍之汲極電壓區域而減小流動於電晶體46a中之電流量之變化。因此，即便將信號GTRN設為「L」位準，節點GBK之電位亦可藉由作為電容之電晶體46d而保持，NMOS電晶體46a中可繼續流動有電流Ifwd+Ibld。因此，電晶體47a、48a之電流通路作為流動有如下電流之電流通路而發揮功能：於重置動作時經由節點DSA而流動於位元線BL之電流Ibld+(Ireset+Ifwd)中的流動於選擇記憶胞MC之重置電流Ireset。
亦即，將選擇記憶胞MC中重置電流未流動之狀態之電流儲存於電流保持電路IMEM之電晶體46a側之電流通路中。其後，於選擇記憶胞MC中開始流動重置電流Ireset，藉此可僅使流動於選擇記憶胞MC之重置電流Ireset於信號輸出電路SOUT之電晶體47a側之電流通路中流動。
藉由本實施形態之復位脈衝控制電路RSTCTL，於重置動作時自重置電壓設定電路VRSTC鏡反射至節點CM1之電流中，僅選擇記憶胞MC之重置動作中使用之重置電流Ireset流動於信號輸出電路SOUT側。根據該重置電流Ireset，信號輸出電路SOUT可檢測出記憶胞MC之電阻狀態，並控制復位脈衝控制電路RSTCTL之動作。即，在重置電流Ireset流動之情況下，信號CTL_P2及信號G_PCM2為「L」位準，對選擇記憶胞MC繼續施加重置電壓Vreset。另一方面，在重置電流Ireset不流動之情況下，使對選擇記憶胞MC之重置動作完成，信號CTL_P2及信號G_PCM2成為「H」位準，重置電壓Vreset之施加停止。
(第1實施形態之半導體記憶裝置之各動作)
其次，參照圖11A~圖14B，對本實施形態之電阻變化記憶體裝置之讀取動作、設置動作及重置動作進行說明。
(電阻變化記憶體裝置之讀取動作)
圖11A係電阻變化記憶體裝置之讀取動作時之時序圖，圖11B所示之表3係表示於讀取動作時之特定時序之若干個節點的狀態。於讀出動作中，如圖2B之表2所示，對選擇位元線BL施加讀出電壓Vread。如此一來，與記憶胞MC之電阻狀態對應而流動有基於圖5中所示之二個動作點Pr0、Pr1之胞電流Ion、Ioff。因此，讀出該中間電流作為判定電流Ith而進行感測動作。本實施形態中，將藉由感測動作所讀出之資料保持於鎖存電路LT之前的動作作為讀出動作。
首先，於進行讀出動作之前將鎖存電路LT設為用於讀出動作之初始狀態。即，將信號SEL_ALL設為「H」位準，將鎖存電路LT之節點DC設為「L」位準(參照圖11B之表3)。又，將表示讀出動作執行之信號RVFY_P設為「H」位準而進行讀取動作。
如圖11A所示，首先，於時刻r0，於包含選擇記憶胞MC之存儲矩陣MAT中，對選擇字元線WL與非選擇字元線WL一併施加讀出電壓Vread。
其次，於時刻r1，對選擇位元線BL預充電至讀出電壓Vread。又，連接於選擇位元線之感測器節點NSEN亦與選擇位元線BL同時被預充電。此處，非選擇記憶胞MC因未連接於選擇位元線BL而未被預充電(參照圖11B之表3)。連接於圖9所示之節點DSA之位元線BL的電壓係由施加於NMOS電晶體21之閘極之箝位電壓BLCLAMP而控制。因此，於時刻r1，將信號RVFY_P設為「H」位準，使電晶體36為非導通狀態，與此同時，使箝位電壓BLCLAMP為Vread+Vtn。此處，電壓Vtn係與考慮到讀出電壓Vread之基板偏壓效果之電晶體21之臨限值電壓相當的電壓。
其次，於時刻r1~r2之間，將信號PRECHG設為「H」位準。藉此，可使NMOS電晶體32b導通，並使經由箝位電晶體21而對感測器節點NSEN預充電之供給電流增加，從而可更快地對選擇位元線BL進行預充電。此時，於NMOS電晶體32a側，流動有讀出判定所必要之參考電流IREF_R。
其次，於時刻r2，停止預充電信號PRECHG，對選擇字元線WL放電至0V。藉此，字元線WL及位元線BL之狀態成為如圖2B之表2所示。自選擇位元線BL向選擇字元線WL流動有與胞之電阻狀態相對應的電流。此處，當選擇記憶胞MC為高電阻狀態(Roff)時，選擇位元線BL之電位保持為Vread。另一方面，當選擇記憶胞MC為低電阻狀態(Ron)時，選擇記憶胞MC中流動有胞電流Icell，並且選擇位元線BL之電位稍有下降。
自時刻r2至r3為止的時間實質上為資料讀出時間。感測器節點NSEN因參考電流IREF_R與胞中流動之胞電流Icell之差而逐漸放電，電位下降。資料之讀出係藉由以下方法而進行：判定在時刻r2充電於感測器節點NSEN之電容(電容35及寄生電容)中的電荷是否在至時刻r3期間實施放電直至成為特定之電位(參考電位VREF_R)為止。例如，當感測器節點NSEN之寄生電容為100fF、參考電流IREF_R為0.2μA、時序r2~r3之時間為500ns、感測器節點NSEN之預充電電位Vread為2.5V、參考電位VREF_R為1.5V時，資料之讀出成為使判定電流Ith為0.4μA之判定動作。
如圖9所示，在感測器節點NSEN之電位藉由差動放大器22而放大後，經由資料傳送電路23被輸入至PMOS電晶體24之節點GP。於讀取動作時，資料傳送電路23成為激活反相器23a、23b並驅動節點GP者。因此，例如，當感測器節點NSEN之電位高於VREF_R時，換言之，當記憶胞MC處於高電阻狀態且胞電流Icell小於0.4μA時，節點GP成為「L」位準。另一方面，當感測器節點NSEN之電位低於VREF_R時，換言之，當記憶胞MC處於低電阻狀態且胞電流Icell大於0.4μA時，節點GP成為「H」位準。
其次，於時刻r3，將信號STRBn設為「L」位準而使PMOS電晶體25導通，將感測放大器電路SA之輸出取入至鎖存電路LT。鎖存電路LT之節點藉由最初之資料復位而設定為節點DC=「L」位準。因此，當節點GP為「H」位準時，不變更鎖存電路LT之資料，節點DC為「L」位準，當節點GP為「L」位準時，節點DC變更為「H」位準(參照圖12B之表3)。由於鎖存電路LT之節點DC之狀態發生變化，故在經過必要充分之時間後，於時刻r4使信號STRBn成為「H」位準。
接下來，於時刻r5將信號RVFY_P設為「L」位準，經由NMOS電晶體36而對選擇位元線BL進行放電。然後，於時刻r6對非選擇字元線WL進行放電，從而自記憶胞MC向鎖存電路LT中讀出資料之讀取動作結束。
在將資料讀出對晶片外部時，於特定之時序使信號DTS為「H」位準，連接資料輸入輸出信號線DQ、DQn與鎖存電路LT。當節點DC為與外部輸出引腳同相之信號時，低電阻狀態被作為資料「0」位準而輸出，高電阻狀態被作為資料「1」位準而輸出。
(電阻變化記憶體裝置之設置動作)
圖12A、圖12B係電阻變化記憶體裝置之設置動作時之時序圖，圖12C所示之表4係表示於設置動作時之特定時序之若干個節點的狀態。
首先，於設置動作開始前，使信號RST_U為「H」位準，並使作為設置動作之對象之記憶胞陣列中所設之所有的鎖存電路LT之節點DC為「H」位準。其後，於特定之時序使鎖存電路LT之信號DTS為「H」位準，自晶片外部將資料輸入至鎖存電路LT。對於將要進行置位脈衝施加之資料控制電路，於節點DC設置「L」位準之資料，對於不將進行置位脈衝施加之資料控制電路，於節點DC設置「H」位準之資料。
由記憶胞之電阻狀態引起之資料之變化如圖12C之表4所示，存在有「1」→「0」、「0」→「0」、「1」→「1」、「0」→「1」之4種。寫入有「0」資料之鎖存電路LT之節點DC自「H」位準被覆寫為「L」位準，寫入有「1」資料之鎖存電路LT之節點DC維持「H」位準之狀態。以下，根據圖12A所示之時序圖對設置動作進行說明。
首先，於時刻s0，開始進行置位脈衝施加動作。對非選擇字元線WL施加非選擇字元線電壓Vset-Vα。
其次，於時刻s1使信號SET_P為「H」位準並對選擇位元線BL施加設置電壓Vset。此處，選擇位元線BL之電壓在時刻s0之後的時刻s1上升，此係由於非選擇記憶胞MC出錯而未施加設置電壓Vset。於圖12A之時序圖中，將施加於節點DSA之電壓、與經由圖4之寄生電阻R1而施加於選擇位元線BL之節點O3之電壓該雙方重疊表示。以下之時序圖中亦相同。又，亦可作為對選擇位元線BL及非選擇位元線BL施加電壓Vβ之動作。
於時刻s1，如圖9所示，經由PMOS電晶體34b、33b、箝位電晶體21而對選擇位元線供給電壓Vset。此處，於箝位電晶體21之閘極上，施加有電壓Vset+Vtn。此處，Vtn係與考慮到Vset之基板偏壓效果之NMOS電晶體之臨限值相當的電壓。藉此，經由箝位電晶體21而施加於節點DSA之置位脈衝之電壓成為電壓Vset。
又，於設置動作時，如上所述，若不對電流進行箝位，則於設置動作完成後會發生誤重置。因此，為了不讓記憶胞MC誤重置，將流動於PMOS電晶體34b中之電流抑制為箝位電流Iclamp並進行脈衝施加。因此，使NMOS電晶體32b成為斷開狀態，將NMOS電晶體32a之閘極信號G_IREF_R之電壓設定為可流動有電流Iclamp之程度之電壓。由於PMOS電晶體34a與34b為電流鏡電路連接，故流過PMOS電晶體34b之電流成為PMOS電晶體34a中流動之電流Iclamp。該電流Iclamp經由箝位電晶體21而流向節點DSA。此處，設置電壓Vset於通常之動作中為最高電壓，圖2B所示之電壓施加方法雖有效，但必需將順向電流Ifwd設定為充分低於用以防止誤重置之箝位電流Iclamp。
又，PMOS電晶體33b作為是否輸入置位脈衝之開關而發揮功能。施加於電晶體33b之閘極信號G_PCM1係由鎖存電路LT之資料所控制。如圖12C之表4所示，當寫入資料為「0」時，鎖存電路LT之節點DC成為「L」位準。於該情形時，信號G_PCM1=「L」位準，PMOS電晶體33b導通，將施加於PMOS電晶體34b之源極之電源電壓V_SEL施加到感測器節點NSEN。另一方面，當寫入資料為「1」時，鎖存電路LT之節點DC成為「H」位準。於該情形時，信號G_PCM1成為「H」位準，PMOS電晶體33a、33b斷開，並且信號G_GND成為「H」位準，節點DSA接地。亦即，設定為節點DC=「H」位準之資料控制電路並未對位元線BL施加置位脈衝。
圖12A之時刻s1~s2之期間成為設置動作時間Tset。於設置動作時間Tset內，在記憶胞MC之狀態自高電阻狀態變化為低電阻狀態時，其轉變快者如Fast所示，慢者如Slow所示，選擇位元線BL之電壓會發生變化。此處，Fast表示記憶胞較快地轉變為低電阻狀態之情形，Slow表示記憶胞較慢地轉變為低電阻狀態之情形。即，在記憶胞MC自高電阻狀態變化為低電阻狀態時，使記憶胞MC中流動有電流。此時，箝位電流Iclamp被固定，故記憶胞MC與二極體Di之電壓下降之總計會降低。因此，於電阻狀態之變化完成時，選擇位元線之電位如圖12A所示由Vset變化為Vset'。關於與至時刻s2為止的期間狀態未轉變之記憶胞MC連接之位元線BL之電位，於圖12A中以虛線表示。
在設置動作時間Tset經過之後，於時刻s2使信號SET_P為「L」位準，經由NMOS電晶體37對位元線BL進行放電。然後，於時刻s3對非選擇字元線WL進行放電，從而置位脈衝施加動作結束。
此處，於圖12A所示之置位脈衝施加動作中，於流動有箝位電流Iclamp之狀態下進行選擇位元線BL之充電，故如圖12A所示可能導致上升時間非常慢。
因此，圖12B所示之時序圖表示如下示例：於時刻s1'~s2'之期間，將選擇位元線BL充電至設置電壓Vset，並將自時刻s2'選擇字元線WL放電至時刻s3'為止的期間作為設置動作時間Tset。該情形時，於時刻s2'之前並未對選擇記憶胞MC施加設置電壓Vset，故不進行電流箝位而可使選擇位元線BL之電位上升，其可藉由以下方法而執行：於時刻s1'~s2'期間將信號PRECHG設為「H」位準，並且使PMOS電晶體34b中流動之電流大於用以防止誤重置之電流Iclamp。
(電阻變化記憶體裝置之重置動作)
圖13、圖14A係電阻變化記憶體裝置之重置動作時之時序圖，圖14B所示之表5係表示於重置動作時之特定時序之若干個節點之狀態。此處，圖13係比較例之復位脈衝施加動作之時序圖。首先，使用圖13來說明比較例之復位脈衝施加動作。
首先，於時刻rs0'對非選擇字元線WL施加電壓Vreset-Vα，同時對非選擇位元線BL施加0V或者Vβ。
其次，於時刻rs1'，使信號RESET_P為「H」位準，對選擇位元線BL施加重置電壓Vreset。
此處，圖13之時刻rs1'~rs2'之期間成為重置動作時間Treset。於重置動作時間Treset內，在記憶胞MC之狀態自低電阻狀態變化為高電阻狀態時，其轉變快者如Fast所示，慢者如Slow所示，選擇位元線BL之電壓會發生變化。此處，Fast表示記憶胞較快地轉變為高電阻狀態之情形，Slow表示記憶胞較慢地轉變為高電阻狀態之情形。關於與至時刻rs2'為止的期間狀態未轉變之記憶胞MC連接之位元線BL之電位，於圖13中以虛線表示。在記憶胞MC自低電阻狀態變化為高電阻狀態時，如圖7之重置動作時之動作點所示，賦予記憶胞MC之電壓會變大。因此，於電阻狀態之變化完成時，選擇位元線BL之節點O3之電位如圖13所示會上升。
於重置動作時，當記憶胞MC為低電阻狀態時，二極體Di或者由佈線部之寄生電阻引起之電壓下降較大，但成為高電阻狀態時，大部分電壓會集中於記憶胞MC。若使重置動作時間Treset相對於所有記憶胞為相同之預先決定之特定時間，則如圖13所示之波形，對於電阻狀態越快地發生變更者，越會被長時間施加復位完成後上升之施加電壓，故誤設置之危險變高。
圖14A係本實施形態之復位脈衝控制電路RSTCTL之復位脈衝施加動作之時序圖。使用該圖14A來說明本實施形態之復位脈衝施加動作。
首先，於重置動作開始前，使信號RST_U為「H」位準，並使作為重置動作之對象之存儲矩陣MAT中所設之所有的鎖存電路LT之節點DC為「H」位準。其後，於特定之時序使鎖存電路LT之信號DTS為「H」位準，自晶片外部將資料輸入至鎖存電路LT。對於將要進行復位脈衝施加之資料控制電路，於節點DC設置「L」位準之資料，對於不將進行復位脈衝施加之資料控制電路，於節點DC設置「H」位準之資料。
由記憶胞MC之電阻狀態引起之資料之變化圖14B之表5所示，存在有「1」→「0」、「0」→「0」、「1」→「1」、「0」→「1」之4種。於重置動作時，寫入有「1」資料之鎖存電路LT之節點DC自「H」位準被覆寫為「L」位準，寫入有「0」資料之鎖存電路LT之節點DC維持「H」位準之狀態(參照圖14B之表5)。
上述設置動作中，於該狀態下已開始置位脈衝施加動作，但於重置動作中，在進行復位脈衝施加動作之前，進行預讀取動作。
首先，當記憶胞MC之狀態變化相當於「1」→「0」、「0」→「0」之2狀態時，無需對記憶胞MC施加復位脈衝。因此，於預讀取動作中感測器節點NSEN未被預充電。於資料控制電路中，由於節點DC已成為「H」位準，故即便使信號STRBn為「L」位準而取入感測器資料，鎖存電路LT之資料亦不會變化。
其次，當記憶胞MC之狀態變化為「1」→「1」時，於讀取動作中，感測器節點NSEN被預充電。資料傳送電路23中，反相器23a、23b被激活，已為高電阻狀態之記憶胞MC中，首先感測器節點NSEN成為「H」位準，差動放大器之輸出成為「L」位準，故節點GP成為「L」位準。在使信號STRBn為「L」位準而取入感測器資料時，使節點DC自「L」位準變更為「H」位準。
然後，當記憶胞MC之狀態變化為「0」→「1」時，亦於讀取動作中對感測器節點NSEN進行預充電。於低電阻狀態之記憶胞MC中，首先感測器節點NSEN成為「L」位準，差動放大器之輸出成為「H」位準，故節點GP成為「H」位準。即便使信號STRBn為「L」位準而取入感測器資料，DC亦維持為「L」位準之狀態。因此，僅選擇記憶胞MC狀態自「0」變更為「1」(使選擇記憶胞MC自低電阻狀態變為高電阻狀態)之資料控制電路之節點DC成為「L」位準。對於該選擇記憶胞MC，重置電壓Vreset被輸出至位元線BL。
以下，關於輸出重置電壓Vreset之動作，按照圖14A進行說明。
首先，於時刻rs0對選擇字元線WL、及非選擇字元線WL施加電壓Vreset-Vα。又，使信號GRST為「H」位準而使閘極端子GBK為「L」位準。
其次，於時刻rs1開始對選擇位元線BL施加重置電壓Vreset。電壓Vreset自圖10所示之復位脈衝控制電路RSTCTL輸出。又，至此時為止，使「H」位準之信號GRST為「L」位準。藉此，NMOS電晶體46a之閘極端子GBK不會成為接地狀態。
其次，於時刻rs2對閘極端子GTRN施加特定之「H」位準之電壓，向閘極端子GBK傳送節點CM1之電位，並電性二極體連接NMOS電晶體46a。又，至時刻rs2為止對選擇位元線BL進行重置電壓Vreset之充電結束，非選擇記憶胞MC中開始流動有順向電流Ifwd。
於時刻rs2~rs3之期間，信號DET1為「L」位準，故流動於NMOS電晶體46a中之電流成為設法於選擇位元線BL中流動之順向電流Ifwd、與為了使復位脈衝控制電路RSTCTL之電壓位準穩定而流動之電流Ibld之和。如上所述，電流保持電路IMEM於信號GRST為「L」位準之期間繼續流動有該電流Ifwd+Ibld。其中，若以圖1B所示之電壓施加方法進行重置動作，則不存在流動於選擇位元線BL中之順向電流Ifwd。
其次，於時刻rs3，使信號GTRN為「L」位準。如上所述，對電晶體46a而言，即便將信號GTRN設為「L」位準，節點GBK之電位Vgbk亦可藉由作為電容之電晶體46d而保持。因此，NMOS電晶體46a中可繼續流動有於時刻rs2~rs3之期間所流動之電流Ifwd+Ibld。
其次，於時刻rs4對選擇字元線WL放電至0V，並開始對選擇記憶胞MC施加復位脈衝。藉此，選擇位元線BL中除上述電流Ifwd+Ibld以外，重置電流Ireset開始流動。又，於時刻rs4，將信號DET1設為「H」位準，並開始進行於節點CM2之電流比較。然後，於時刻rs5，使信號DET2為「H」位準，藉此自信號輸出電路SOUT輸出與節點CM2之判定相對應的輸出信號FLGRST。
於圖14A中，於時刻rs4至rs6為止流動有重置電流之時間內，對記憶胞MC之電阻狀態之轉變完成之時序較快的記憶胞之選擇位元線電壓波形附以(fast)表示，對未完成轉變之記憶胞MC之選擇位元線電壓波形附以(slow)表示。關於流動於選擇記憶胞MC中之重置電流波形，僅對電阻狀態之變化較快的記憶胞MC以Ireset(fast)表示。又，關於順向電流波形，僅對連接有電阻狀態之變化較快之記憶胞的位元線BL中流動之順向電流以Ifwd(fast)表示。
如圖10所示，流動於選擇記憶胞MC之重置電流Ireset被鏡反射至節點CM2側，並於節點CM2處與參考電流Irefrst加以比較。若於圖14A之時序Trstfast中選擇記憶胞MC之狀態發生變化後Ireset(fast)減少，則其不久會變得比參考電流Irefrst小，節點CM2之動作點發生變化，藉此信號FLGRST成為「H」位準。在信號FLGRST成為「H」位準時，信號CTL_P2成為「H」位準，並且信號G_PCM2亦成為位準偏移後的「H」位準，重置電壓設定電路VRSTC之PMOS電晶體43a、43b成為斷開狀態。又，信號G_GND亦成為「H」位準，故NMOS電晶體36導通，節點DSA及選擇位元線BL接地，復位脈衝施加動作完成。
又，在記憶胞MC向重置狀態之轉變尚未完成之情況時，於特定之時刻rs6使信號RESET_P為「L」位準，經由NMOS電晶體37對位元線BL進行放電，復位脈衝施加動作完成。
最後，於時刻rs7對非選擇字元線WL或非選擇位元線BL進行放電，進而使信號GRST為「H」位準，對閘極端子GBK進行放電，從而完成重置動作。
(第1實施形態之半導體記憶裝置之效果)
根據本實施形態之復位脈衝控制電路RSTCTL，於重置動作時，在選擇記憶胞MC之電阻狀態發生變化後，可自動停止進行重置電壓施加。該重置電壓施加之停止可對應每條位元線BL進行控制。
在對複數個記憶胞MC同時進行重置動作之情形時，若記憶胞MC之性能存在不均，則會引起電阻狀態變化之時序發生偏移。若對複數個記憶胞MC僅於相同時間進行施加復位脈衝之動作，則較快完成了重置動作之記憶胞MC可能會出錯而被執行設置動作。本實施形態之復位脈衝控制電路RSTCTL係對應每條位元線BL而自動停止進行重置電壓之施加，故發生誤設置之可能性變低。
又，包括電流保持電路IMEM，其根據如圖2A所示之對存儲矩陣MAT之電壓施加方法，即便於位元線BL中流動有重置電流Ireset以外之電流(例如順向電流Ifwd等)之情況下，亦儲存該等電流。因此，於重置動作實行時流動於位元線BL之電流中，可僅檢測選擇記憶胞MC之重置動作所使用之電流Ireset，並正確地進行復位脈衝之控制。本實施形態之電阻變化記憶體裝置可有效抑制記憶胞MC之重置動作後發生誤設置。
本實施形態之電阻變化記憶體裝置中，電流保持電路IMEM所儲存之電流係由順向電流Ifwd與流動於重置電壓設定電路VRSTC之電流Ibld相加而成者。然而，在重置電壓設定電路VRSTC中未流動有電流Ibld之情況下，電流保持電路IMEM所保持之電流可僅為順向電流Ifwd。又，根據圖1B所示之電壓施加方法，在未流動有順向電流Ifwd之情況下，電流保持電路IMEM所保持之電流亦可僅為流動於重置電壓設定電路VRSTC中之電流Ibld。
[第2實施形態]
(第2實施形態之半導體記憶裝置之構成)
接下來，對本發明之第2實施形態進行說明。本實施形態之電阻變化記憶體裝置中，存儲矩陣MAT、資料控制電路20等之構成與上述第1實施形態之電阻變化記憶體裝置相同。本實施形態之電阻變化記憶體裝置中，復位脈衝控制電路RSTCTL之構成與第1實施形態之電阻變化記憶體裝置不同。以下，參照圖15，對本實施形態之資料控制電路20之復位脈衝控制電路RSTCTL進行說明。
復位脈衝控制電路RSTCTL係由重置電壓設定電路VRSTC、電流保持電路IMEM及信號輸出電路SOUT構成。
(重置電壓設定電路VRSTC之構成)
本實施形態之重置電壓設定電路VRSTC係將連接於節點DSA之位元線BL之電壓設定為重置電壓Vreset'之電路。重置電壓設定電路VRSTC係由經電流鏡連接之PMOS電晶體44a、44b、以及該電流鏡電路之輸出開關即PMOS電晶體43a、43b所構成。電晶體43a、43b之開關動作與第1實施形態相同。
本實施形態之重置電壓設定電路VRSTC中，輸出至節點DSA之重置電壓Vreset'係由施加於PMOS電晶體43a之電源電壓VSELH減去電晶體44a之臨限值電壓(Vtp)所得之電壓，該方面與第1實施形態不同。
本實施之形態中，於施加重置電壓Vreset'時，流動於電流鏡電路之PMOS電晶體43a之電流成為由使選擇記憶胞MC進行重置動作之重置電流Ireset與非選擇記憶胞MC中流動之順向電流Ifwd相加所得者。藉由包含PMOS電晶體44a、44b之電流鏡電路，對位元線BL施加重置電壓Vreset'時之電流被鏡反射至節點CM1側。即，在連接於PMOS電晶體44b之汲極端子之節點CM1中，流動有將節點DSA設定為重置電壓Vreset'時所流過之電流Ireset+Ifwd。
(電流保持電路IMEM之構成)
電流保持電路IMEM連接於節點CM1。構成電流保持電路IMEM之NMOS電晶體46a~46d之構成、及電流保持電路IMEM之功能係與第1實施形態相同。即，電晶體46a~46d成為於特定之時序暫時儲存流動於節點CM1之電流，並於其後亦繼續流動之電路，藉由使用該電流保持電路IMEM，可使對選擇記憶胞MC施加重置電壓VRESET之前流動於節點CM1之電流在其後之重置動作時亦繼續流動。此處，因不存在第1實施形態之電流Ibld，故流動於電晶體46a之電流通路之電流僅為Ifwd。
(信號輸出電路SOUT之構成)
信號輸出電路SOUT包括差動放大器41，其非反轉輸入端子上連接有節點DSA，且反轉輸入端子上連接有節點CM1。此處於節點CM1上，串聯連接有NMOS電晶體50a、50b。與第1實施形態同樣地，電晶體50b係對判定重置電流Ireset之變化之參考電流Irefrst進行設定的電晶體。
差動放大器41對流動於選擇位元線BL之電流Ireset+Ifwd、與流動於位元線BL之順向電流Ifwd及參考電流Irefrst之和進行比較。差動放大41之輸出節點OUTamp連接於NAND閘極51a。NAND閘極51a之輸出端子經由反相器51b、51c而輸入至由NAND閘極51f、51d所構成之SR正反器電路。NAND閘極51a及SR正反器電路中，輸入有信號DET2作為賦能信號。自該SR正反器電路經由反相器51e而輸出有信號LTFLG。
若電晶體50a因信號DET1而成為導通狀態，則電晶體50a、50b中流動有參考電流Irefrst。如上所述，差動放大器41對流動於選擇位元線BL之電流Ireset+Ifwd、與流動於位元線BL之順向電流Ifwd及參考電流Irefrst之和進行比較。此結果經由NAND閘極51a及SR正反器電路而輸出。
在重置動作完成時流動於記憶胞MC之電流Ireset會減少，輸出信號LTFLG變為「H」位準。信號LTFLG替代信號FLGRST而經由反相器53a被輸入至控制節點DSA電壓之NAND閘極53b。當NAND閘極53b之輸出信號CTL_P2為「L」位準時，經由位準轉換器54而使信號G_PCM2為「L」，從而可對節點DSA施加重置電壓。相反，當信號CTL_P2為「H」位準時，使信號G_PCM2為「H」位準以截止PMOS電晶體43a及43b，並且經由NAND閘極31a、反相器31b而使信號G_GND為「H」位準，藉由電晶體36對節點DSA進行放電。此處，電流比較結果之輸出信號係由SR正反器電路輸出，故即便以NMOS電晶體36對位元線BL進行了急遽放電之情形時，信號LTFLG亦不會再次反轉。
(復位脈衝控制電路RSTCTL之動作)
本實施形態之復位脈衝控制電路RSTCTL亦具有如下功能：於重置動作時，根據流動於選擇位元線BL之電流之變化而檢測出記憶胞MC之重置已完成，並自動停止進行重置電壓施加。
於記憶胞MC之重置動作中，首先對所有的字元線WL施加電壓Vreset-Vα，其後，對選擇位元線BL施加重置電壓Vreset。該狀態下，於非選擇狀態之記憶胞MC中流動有順向電流Ifwd。
此處，電流保持電路IMEM之NMOS電晶體46a之電流通路係繼續流動有對選擇記憶胞實行重置動作前之電流的電流通路。在非選擇狀態之記憶胞MC中流動有順向電流Ifwd的期間，將信號DET1、DET2設為「L」位準，以使信號輸出電路SOUT為斷開狀態。此時於NMOS電晶體46a之電流通路上，經由位元線BL而流動有於選擇記憶胞MC以外所流動之順向電流Ifwd。此後，使選擇字元線WL之電位下降至0V為止，對選擇記憶胞MC實行重置動作。
根據本實施形態之復位脈衝控制電路RSTCTL，對重置動作時自重置電壓設定電路VRSTC鏡反射至節點CM1之電流Ireset+Ifwd、與順向電流Ifwd及參考電流Irefrst之和進行比較。根據該比較結果，信號輸出電路SOUT可檢測出記憶胞MC之電阻狀態，並控制復位脈衝控制電路RSTCTL之動作。即，於重置電流Ireset流動之情況時，信號CTL_P2及信號G_PCM2成為「L」位準，對選擇記憶胞MC繼續施加重置電壓Vreset。另一方面，於重置電流Ireset未流動之情況時，使對選擇記憶胞MC之重置動作完成，信號CTL_P2及信號G_PCM2成為「H」位準，停止進行重置電壓Vreset之施加。
(第2實施形態之半導體記憶裝置之重置動作)
接下來，參照圖16，對本實施形態之電阻變化記憶體裝置之重置動作進行說明。
圖16係本實施形態之復位脈衝控制電路RSTCTL之復位脈衝施加動作之時序圖。於復位脈衝施加動作前對鎖存電路LT之資料輸入動作、預讀取動作係與第1實施形態相同。
本實施形態中，於時刻rs1之後施加於選擇位元線BL之電壓Vreset'之值與圖14A所示之第1實施形態不同。重置電壓Vreset'係由施加於PMOS電晶體43a之電源電壓VSELH減去電晶體44a之臨限值電壓(Vtp)所得之電壓。又，電壓Vreset'係根據流動於位元線BL之電流而使電壓值變化。因此，於時刻rs4，對選擇字元線WL放電而於選擇記憶胞MC中開始流動有電流時，經由節點DSA而施加於位元線BL之電壓值會減少。於此方面，亦與第1實施形態不同。
於圖16所示之時序圖上，除上述選擇位元線BL電壓之變化以外，施加於位元線BL及字元線WL之電壓之時序、信號之施加時序、電流波形均與第1實施形態相同。
(第2實施形態之半導體記憶裝置之效果)
根據本實施形態之復位脈衝控制電路RSTCTL，於重置動作實行時，在選擇記憶胞MC之電阻狀態發生變化後，可自動停止進行重置電壓施加。該重置電壓施加之停止可對應每條位元線BL進行控制，故可降低發生誤設置之可能性。
又，包括電流保持電路IMEM，其根據對記憶胞陣列之電壓施加狀態，即便於位元線BL中流動有重置電流Ireset以外之電流(例如順向電流Ifwd等)之情況時，亦儲存該等電流。因此，於重置動作實行時流動於位元線BL之電流中，可對選擇記憶胞MC之重置動作所使用之電流Ireset與參考電流Irefrst加以正確比較而進行復位脈衝之控制。又，本實施形態之復位脈衝控制電路RSTCTL比第1實施形態之復位脈衝控制電路RSTCTL所消耗之電流小。本實施形態之電阻變化記憶體裝置可有效抑制記憶胞MC之重置動作後發生誤設置。
於本實施形態中，輸出至位元線BL之電壓受到PMOS電晶體44a之臨限值之影響，故在必需補償該影響之情況下，可使用考慮到臨限值電壓Vtp之變動量的電源電壓VSELH。又，製造製程之電晶體44a之臨限值電壓Vtp之偏移可藉由微調而最適化。
[第3實施形態]
(第3實施形態之半導體記憶裝置之構成)
其次，對本發明之第3實施形態進行說明。於本實施形態之電阻變化記憶體裝置中，存儲矩陣MAT、資料控制電路20等之構成與上述第1實施形態之半導體記憶裝置相同。本實施形態中，說明對複數個記憶胞MC之自動設置動作、自動重置動作。
(鎖存資料檢查電路之構成)
圖17係本實施形態之電阻變化記憶體裝置之鎖存資料檢查電路130。此處，圖17所示之節點DSA、感測放大器電路SA及鎖存電路LT之構成係與圖9所示之資料控制電路20之對應部位相同。
鎖存資料檢查電路130具有包含使鎖存電路LT之節點DCn連接於閘極之NMOS電晶體55b、及連接於電晶體55b之汲極與節點COM之間之NMOS電晶體55a的放電電路。電晶體55b之源極端子接地，根據節點DCn之狀態及信號LTCHK，放電電路中節點COM接地。
本實施形態中，同時實行對複數個記憶胞MC之動作。對存儲矩陣MAT上之複數個記憶胞MC施加電壓之位元線BL分別經由節點DSA而連接於資料控制電路20之感測放大器電路SA及鎖存電路LT。藉由判定該複數個鎖存電路LT之狀態而可把握連接於複數條位元線BL之選擇記憶胞MC之狀態。
包含電晶體55a、55b之放電電路相對於總括進行狀態判定之複數個鎖存電路LT而分別設置。節點COM共通連接於該等放電電路之電晶體55a之汲極。圖17中，在連接於節點DSA0~DSA7之鎖存電路LT各自所隨附之放電電路中，連接有節點COM。
又，鎖存資料檢查電路130具有檢測電路55，其連接於節點COM，並判定節點COM之電位。檢測電路55係由以下部分構成：根據信號LTCHK而對節點COM進行預充電之PMOS電晶體55c、輔助節點COM之電位保持之電容55d、及判定節點COM電位之邏輯閘極55e、55f、55g。NAND閘極55f中輸入有作為賦能信號之信號BLKSEL，檢測電路55輸出基於節點COM電位之信號FLGFAIL。
(鎖存資料檢查電路之動作)
其次，說明本實施形態之鎖存資料檢查電路130之動作。
首先，將信號LTCHK設為「L」位準而使PMOS電晶體55c導通。藉此，對節點COM充電至電源電壓Vdd。其次，在使信號LTCHK為「H」位準時，PMOS電晶體55c會斷開，節點COM之充電停止，並且各放電電路之NMOS電晶體55a會導通。當與共通連接於節點COM之放電電路相連接之鎖存電路LT中存在有一個節點DCn為「H」位準者之情況時，節點COM會被放電。於該狀態下，在信號BLKSEL成為「H」位準時，信號FLGFAIL會成為「H」位準。
另一方面，當所有的節點DCn為「L」位準時，節點COM不會被放電，而是保持充電後之電位。於該情形時，在信號BLKSEL成為「H」位準時，信號FLGFAIL會成為「L」位準。
因此，該檢測電路55可總括檢測出檢測對象全部的鎖存電路LT之保持資料是否成為節點DCn為「L」位準之資料。
(第3實施形態之半導體記憶裝置之動作)
其次，參照圖18~圖20，對本實施形態之電阻變化記憶體裝置之自動設置動作及自動重置動作進行說明。此處，所謂自動設置動作及自動重置動作，係指於總括處理之複數個記憶胞MC之設置(重置)動作完成之前，自動反覆地執行設置(重置)脈衝施加動作與設置(重置)驗證動作之動作。關於對各別記憶胞MC之設置動作、重置動作，係與第1實施形態相同之電壓施加動作。
(電阻變化記憶體裝置之自動設置動作)
圖18係電阻變化記憶體裝置之自動設置動作時之時序圖。於圖18中，對連接於向設置狀態之轉變完成快的記憶胞MC之選擇位元線BL附以(case1)表示，對連接於向設置狀態之轉變完成慢的記憶胞MC之選擇位元線BL附以(case2)表示。圖18所示之自動設置動作波形為向設置狀態之轉變時間不同之複數個記憶胞MC同時進行自動設置動作之情形，其表示為了完成2位元之記憶胞MC之設置動作而需要3週期之置位脈衝施加動作之示例。又，於1週期之脈衝施加動作中，時刻s0'至s4'為止的期間為實質的置位脈衝施加時間，時刻r0至r6為止的期間為設置驗證動作時間。又，時刻d0~d1之期間為鎖存資料檢查時間。於自動設置動作中，在置位脈衝施加後實行設置驗證動作‧鎖存資料檢查動作，檢測出複數個記憶胞MC之狀態。電阻變化記憶體裝置在複數個記憶胞MC中之任一者之電阻狀態未變化為設置狀態之情況下，繼續進行自動設置動作。
首先，於時刻s0'，開始進行自動設置動作。時刻s0'至s4'為止的脈衝施加時間中之設置動作波形係與上述第1實施形態之設置動作波形相同，時刻s0'~s4'係與圖12B所示之時刻s0'~s4'相對應。此處，連接於選擇位元線BL(case1)之記憶胞MC於第1週期之設置脈衝施加動作之作用下，自高電阻狀態轉變為低電阻狀態。另一方面，連接於選擇位元線BL(case2)之記憶胞MC即便於第1週期之置位脈衝施加動作之作用下，電阻狀態亦未轉變。
於時刻r0開始進行設置驗證動作。設置驗證動作係藉由實行與上述第1實施形態之讀取動作相同之動作而進行。
時刻r0至r6為止的設置驗證動作時間中之動作波形係與第1實施形態之讀取動作波形相同，時刻r0~r6係與圖11A所示之時刻r0~r6相對應。於時刻r6，自記憶胞MC讀出之資料被保持於鎖存電路LT中。此處，本實施形態之設置驗證動作中，為了確認記憶胞MC之電阻狀態是否充分變化為低電阻狀態，而流動有比通常讀出動作之判定電流(Ith)大出特定值的設置驗證電流(Ivfys)(參照圖19)。即，將判定電流作為設置驗證電流Ivfys而進行感測動作，並將資料取入至鎖存電路LT中。
連接於選擇位元線BL(case1)之選擇記憶胞MC在第1週期之設置脈衝施加動作後，電阻狀態變化為低電阻狀態Ron。因此，胞電流Icell變得比設置驗證電流Ivfys大，感測到感測器節點NSEN之差動放大器22之輸出成為「H」位準。於設置驗證動作中，圖9之資料傳送電路23中之反相器23c被激活，故節點GP成為「L」位準。其後，在信號STRBn變為「L」位準時，鎖存電路LT之節點DC之狀態自「L」位準反轉為「H」位準。連接於選擇位元線BL(case1)之鎖存電路LT在第1週期之設置驗證動作後，節點DC變為「H」位準，節點DCn變為「L」位準。於該情形時，自下一週期起不會由資料控制電路輸出置位脈衝。
另一方面，連接於選擇位元線BL(case2)之選擇記憶胞MC在第1週期之置位脈衝施加動作後電阻狀態亦不變化。於該情形時，胞電流Icell小於設置驗證電流Ivfys，節點GP成為「H」位準，從而無法使鎖存電路LT之資料反轉。連接於選擇位元線BL(case2)之鎖存電路之節點DC保持為「L」位準，節點DCn保持為「H」位準。再者，設置驗證動作時之各節點之狀態顯示於圖12C所示之表4中。
其次，於時刻d0，將鎖存資料檢查電路130之信號LTCHK設為「H」位準，開始進行鎖存資料檢查電路130之資料檢查。如上所述，連接於複數個記憶胞MC之鎖存電路LT之節點DCn之狀態係由鎖存資料檢查電路130總括地檢測出。
連接於選擇位元線BL(case1)之鎖存電路LT中，節點DC成為「H」位準，節點DCn成為「L」位準。另一方面，連接於選擇位元線BL(case2)之鎖存電路之節點DC保持為「L」位準，節點DCn保持為「H」位準。鎖存資料檢查電路當存在有一個節點DCn為「H」位準者之情況時會輸出信號FLGFAIL=「H」位準，故於時刻d1，鎖存資料檢查電路130之輸出信號FLGFAIL成為「H」位準。
以下，在鎖存資料檢查電路之輸出信號FLGFAIL成為「L」位準之前，反覆執行自動設置動作之週期。於第3週期之置位脈衝施加動作之作用下，連接於選擇位元線BL(case2)之記憶胞MC自高電阻狀態轉變為低電阻狀態。
於該情形時，於第3週期之時刻d4~d5之資料檢查中，鎖存資料檢查電路130之輸出信號FLGFAIL成為「L」位準，將對所有的記憶胞MC之設置動作已完成之信息輸出至晶片外部之電路。藉此，自動設置動作結束。
此處，各自動設置動作之週期中之設置電壓Vset可隨著反覆執行自動設置動作而增加。例如圖18所示，能以使第2週期之設置電壓Vset(1)相對於第1週期之設置電壓Vset(0)而增加之方式，每經過週期而增加特定量dVset。
又，於複數個週期反覆執行自動設置動作後，亦可停止設置電壓之增加。例如圖18所示，使第3週期之設置電壓Vset(2)=Vset(1)，在達到特定之週期數時可停止Vset之增加。採用上述設置電壓施加方法時，自儘可能低的值的設置電壓Vset開始，且減小增加電壓dVset，藉此可精細地控制設置動作中設定之記憶胞MC之狀態分布。又，之所以於特定之週期數停止設置電壓Vset之段階性的增加(升壓)，主要係由於對電晶體之施加電壓限於耐壓補償範圍內。
又，反覆執行自動設置動作之週期數必需指定並限制特定次數。即便達到其上限之週期數，當存在有設置動作未完成之記憶胞MC時，亦可根據鎖存資料檢查電路130之信號FLGFAIL而由圖8之狀態電路180向晶片外部顯示設置動作已失效。
(電阻變化記憶體裝置之自動重置動作)
圖20係電阻變化記憶體裝置之自動重置動作時之時序圖。於圖20中，對連接於向重置狀態之轉變完成快的記憶胞MC之選擇位元線BL附以(case1)表示，對連接於向設置狀態之轉變完成慢的記憶胞MC之選擇位元線BL附以(case2)表示。圖20所示之自動重置動作波形為向重置狀態之轉變時間不同之複數個記憶胞MC同時進行自動重置動作之情形，其表示為了完成2位元之記憶胞MC之重置動作而需要3週期之復位脈衝施加動作之示例。又，於1週期之脈衝施加動作中，時刻rs0至rs7為止的期間為實質的復位脈衝施加時間，時刻r0至r6為止的期間為復位驗證動作時間。又，時刻d0~d1之期間為鎖存資料檢查時間。於自動重置動作中，在復位脈衝施加後實行復位驗證動作‧鎖存資料檢查動作，檢測出複數個記憶胞MC之狀態。電阻變化記憶體裝置在複數個記憶胞MC中之任一者之電阻狀態未變化為重置狀態之情況下，繼續進行自動重置動作。
關於自動重置動作，與上述自動設置動作不同，在實行最初的自動重置動作之週期之前，於期間preread執行與上述重置動作相同之預讀取動作。根據該預讀取動作之結果，僅對低電阻狀態之記憶胞MC進行復位脈衝施加動作。
首先，於時刻rs0，開始進行自動重置動作。時刻rs0至rs7為止的脈衝施加時間中之重置動作波形係與上述第1實施形態之重置動作波形相同，時刻rs0~rs7係與圖14A所示之時刻rs0~rs7相對應。此處，連接於選擇位元線BL(case1)之記憶胞MC於第1週期之復位脈衝施加動作之作用下，自低電阻狀態轉變為高電阻狀態。另一方面，連接於選擇位元線BL(case2)之記憶胞MC即便於第1週期之置位脈衝施加動作之作用下，電阻狀態亦未轉變。
於時刻r0開始進行復位驗證動作。復位驗證動作係藉由實行與上述第1實施形態之讀取動作相同之動作而進行。
時刻r0至r6為止的復位驗證動作時間中之動作波形係與第1實施形態之讀取動作波形相同，時刻r0~r6係與圖11A所示之時刻r0~r6相對應。於時刻r6，自記憶胞MC讀出之資料被保持於鎖存電路LT中。此處，本實施形態之復位驗證動作中，為了確認記憶胞MC之電阻狀態是否充分變化為高電阻狀態，而流動有比通常讀出動作之判定電流(Ith)小了特定值的復位驗證電流(Ivfyrs)(參照圖19)。即，將判定電流作為復位驗證電流Ivfyrs而進行感測動作，並將資料取入至鎖存電路LT中。
連接於選擇位元線BL(case1)之選擇記憶胞MC在第1週期之復位脈衝施加動作後，電阻狀態變化為高電阻狀態Roff。因此，胞電流Icell變得比復位驗證電流Ivfyrs小，感測到感測器節點NSEN之差動放大器22之輸出成為「L」位準。於復位驗證動作中，圖9之資料傳送電路23中之反相器23a、23b被激活，故節點GP成為「L」位準。其後，在信號STRBn變為「L」位準時，鎖存電路LT之節點DC之狀態自「L」位準反轉為「H」位準。連接於選擇位元線BL(case1)之鎖存電路LT在第1週期之復位驗證動作後，節點DC變為「H」位準，節點DCn變為「L」位準。於該情形時，自下一週期起不會由資料控制電路輸出復位脈衝。
另一方面，連接於選擇位元線BL(case2)之選擇記憶胞MC在第1週期之復位脈衝施加動作後電阻狀態亦不變化。於該情形時，胞電流Icell大於復位驗證電流Ivfyrs，節點GP成為「H」位準，從而無法使鎖存電路LT之資料反轉。連接於選擇位元線BL(case2)之鎖存電路之節點DC保持為「L」位準，節點DCn保持為「H」位準。再者，復位驗證動作時之各節點之狀態顯示於圖14B所示之表5中。
其次，於時刻d2，將鎖存資料檢查電路130之信號LTCHK設為「H」位準，開始進行鎖存資料檢查電路130之資料檢查。如上所述，連接於複數個記憶胞MC之鎖存電路LT之節點DCn之狀態係由鎖存資料檢查電路130總括地檢測出。
連接於選擇位元線BL(case1)之鎖存電路LT中，節點DC成為「H」位準，節點DCn成為「L」位準。另一方面，連接於選擇位元線BL(case2)之鎖存電路之節點DC保持為「L」位準，節點DCn保持為「H」位準。鎖存資料檢查電路當存在有一個節點DCn為「H」位準者之情況時會輸出信號FLGFAIL=「H」位準，故於時刻d1，鎖存資料檢查電路130之輸出信號FLGFAIL成為「H」位準。
以下，在鎖存資料檢查電路之輸出信號FLGFAIL成為「L」位準之前，反覆執行自動重置動作之週期。於第3週期之復位脈衝施加動作之作用下，連接於選擇位元線BL(case2)之記憶胞MC自低電阻狀態轉變為高電阻狀態。
於該情形時，於第3週期之時刻d6~d7之資料檢查中，鎖存資料檢查電路130之輸出信號FLGFAIL成為「L」位準，將對所有的記憶胞MC之重置動作已完成之信息輸出至晶片外部之電路。藉此，自動重置動作結束。
此處，本實施形態之復位脈衝控制電路RSTCTL亦與第1及第2實施形態同樣地，於重置動作時，在選擇記憶胞MC之電阻狀態發生變化後，可自動停止進行重置電壓施加。該重置電壓施加之停止可對應每條位元線BL進行控制。因此，對選擇位元線BL(case1)之復位脈衝施加動作係在第1週期之復位脈衝施加時間中之時序Tsrt1結束。同樣地，對選擇位元線BL(case2)之復位脈衝施加動作係在第3週期之復位脈衝施加時間中之時序Tsrt2結束。
又，於自動重置動作中，重置電壓Vreset之升壓、重置電壓Vreset之上限設定、週期數之限制、以及自動重置動作全體之狀態處理等係與自動設置動作相同。
(第3實施形態之半導體記憶裝置之效果)
根據本實施形態之復位脈衝控制電路RSTCTL，於重置動作時，在選擇記憶胞MC之電阻狀態發生變化後，可自動停止進行重置電壓施加。該重置電壓施加之停止可對應每條位元線BL而進行控制。
在對複數個記憶胞MC同時進行重置動作之情形時，若記憶胞MC之特性存在不均，則會引起電阻狀態變化之時序發生偏移。若對複數個記憶胞MC僅於特定之固定的時間進行施加復位脈衝之動作，則較快完成了重置動作之記憶胞MC可能會被誤設置。本實施形態之復位脈衝控制電路RSTCTL係對應每條位元線BL而自動停止進行重置電壓之施加，故可降低被誤設置之可能性。
又，由於重置電壓施加之停止可對應每條位元線BL進行控制，故並未對一次重置動作結束後電阻狀態發生了變化之記憶胞MC再次施加復位脈衝。因此，即便反覆執行復位脈衝施加動作，亦可避免被誤設置之危險。本實施形態之電阻變化記憶體裝置可有效抑制記憶胞MC之重置動作後發生誤設置。
以上說明了本發明之實施形態，但本發明並非限定於該等，於不脫離發明宗旨之範圍內可進行各種變更、追加等。
4-1~4-3、5-1~5-3、6-1~6-3、7-1~7-3、24、25、26a、26b、28a、28b、30a、30c、30d、30e、32a、32b、33a、33b、34a、34b、36、42、43a、43b、44a、44b、45a、45b、46a~46d、47a、47b、48a、48b、49a、49b、50a、50b、55a、55b、55c．．．電晶體
20、20b．．．資料控制電路
21．．．箝位電晶體
22、41．．．差動放大器
23．．．資料傳送電路
27a、27b．．．拍頻倒相器
29a、29d．．．NOR閘極
29b、29e、30b、31b、51b、51e、53a．．．反相器
29c、29e、31a、51a、53a、53b、55f．．．NAND閘極
30、54．．．位準轉換器
35、55d．．．電容
55．．．檢測電路
55e、55f、55g．．．邏輯閘極
60．．．行解碼器
70、70b．．．位元線驅動電路
80．．．全域列解碼器
90、90b．．．局域列解碼器
100．．．記憶胞陣列
110、110b．．．字元線驅動電路
120、120a、120b．．．矩陣解碼器
130．．．鎖存資料檢查電路
140．．．位址暫存器
150．．．資料輸入輸出緩衝器
160．．．控制電路
170．．．電壓發生電路
180．．．狀態電路
BL、BL00~BL20．．．位元線
BLCLAMP．．．箝位電壓
BLKSEL、CTL_P、CTL_P2、DTS、DCOUTn、DET1、DET2、FLGRST、FLGFAIL、GIrefrst、GTRN、GRST、G_PCM2、G_PCM1、G_GND、G_IREF_R、IREF_BLD、LTCHK、LTFLG、MATSEL、PRECHG、RESET_P、RVFY、RVFY_a、RVFY_b、RST_U、SET_P、SEL_ALL、STRBn．．．信號
C0．．．選擇狀態
C1、C2、C3．．．非選擇狀態
CM．．．電流鏡電路
CM1、CM2、COM、DC、DCn、DSA、DSA0~DSA7、GP、O3．．．節點
CTRL．．．電壓控制電路
Di．．．二極體
DQ、DQn．．．資料線
dVset．．．增加電壓
d0~d5、s1~s3、s1'~s4'、r0~r6、rs0'、rs0~rs7、rs1、rs1'~rs2'．．．時刻
GBK．．．閘極端子
Ibld、I_reset_min．．．電流
Icell、Ion、Ioff．．．胞電流
Iclamp．．．箝位電流
Ifwd、Ifwd1、Ifwd2．．．順向電流
IMEM．．．電流保持電路
IN．．．輸入輸出端子
IREF_R、Irefrst．．．參考電流
Ireset．．．重置電流
Irev．．．逆向洩漏電流
Ith．．．判定電流
Ivfys．．．設置驗證電流
I_reset_max．．．電流
LT．．．鎖存電路
L10、L11、L11'、L12．．．負載曲線
MAT、MATa、MATb．．．存儲矩陣
MC．．．記憶胞
NSEN．．．感測器節點
OUTamp．．．輸出節點
OUT．．．輸出端子
PRECHG．．．預充電信號
preread．．．期間
P_set、Pset'、P_rst、Pr0、Pr1、P_err_rst、Prst、Prst'．．．動作點
RBL、RWL．．．電阻
Roff．．．高電阻狀態
Ron．．．低電阻狀態
RSTCTL．．．復位脈衝控制電路
SOUT．．．信號輸出電路
SA．．．感測放大器電路
Tsrt1、Tsrt2．．．時序
Tset．．．設置動作時間
VR．．．可變電阻元件
Vset、Vset'．．．設置電壓
Vtp．．．臨限值電壓
VREF_R．．．參考電位
Vread．．．預充電電位
Vreset、Vreset'．．．重置電壓
Vth．．．臨限值電壓
VRSTC．．．重置電壓設定電路
VSELH、V_SEL、Vdd．．．電源電壓
Vα、Vβ、V_BST、Vw、VCM1、Vtn、Vcell、Vbl、V_set_max、V_set_min．．．電壓
WL、WL00~WL21．．．字元線
圖1A係表示本發明實施形態之電阻變化記憶體裝置之記憶胞陣列的示圖；
圖1B係表示施加於本發明實施形態之電阻變化記憶體裝置之位元線及字元線之電壓施加狀態的表；
圖2A係表示本發明實施形態之電阻變化記憶體裝置之記憶胞陣列上之電壓施加狀態的示圖；
圖2B係表示施加於本發明實施形態之電阻變化記憶體裝置之位元線及字元線之電壓施加狀態的表；
圖3係表示本發明實施形態之電阻變化記憶體裝置之記憶胞陣列的示圖；
圖4係說明本發明實施形態之電阻變化記憶體裝置之記憶胞之動作的示圖；
圖5係對設置動作、重置動作、讀取(讀出)動作中記憶胞MC所產生之電壓及電流進行說明的示圖；
圖6係對設置動作、重置動作、讀取(讀出)動作中記憶胞MC所產生之電壓及電流進行說明的示圖；
圖7係對設置動作、重置動作、讀取(讀出)動作中記憶胞MC所產生之電壓及電流進行說明的示圖；
圖8係表示本發明之第1實施形態之電阻變化記憶體裝置之周邊電路之構成的電路圖；
圖9係說明第1實施形態之資料控制電路之詳細情況的電路圖；
圖10係說明第1實施形態之資料控制電路之詳細情況的電路圖；
圖11A係說明第1實施形態之電阻變化記憶體裝置之讀取動作的時序圖；
圖11B係說明第1實施形態之電阻變化記憶體裝置之讀取動作的示圖；
圖12A係說明第1實施形態之電阻變化記憶體裝置之設置動作的時序圖；
圖12B係說明第1實施形態之電阻變化記憶體裝置之設置動作的時序圖；
圖12C係說明第1實施形態之電阻變化記憶體裝置之設置動作的示圖；
圖13係說明比較例之電阻變化記憶體裝置之重置動作的時序圖；
圖14A係說明第1實施形態之電阻變化記憶體裝置之重置動作的時序圖；
圖14B係說明第1實施形態之電阻變化記憶體裝置之重置動作的示圖；
圖15係說明第2實施形態之資料控制電路20之詳細情況的電路圖；
圖16係說明第2實施形態之電阻變化記憶體裝置之重置動作的時序圖；
圖17係說明第3實施形態之鎖存資料檢查電路之詳細情況的電路圖；
圖18係說明第3實施形態之電阻變化記憶體裝置之自動設置動作的時序圖；
圖19係說明第3實施形態之電阻變化記憶體裝置之驗證電流的示圖；及
圖20係說明第3實施形態之電阻變化記憶體裝置之自動重置動作的時序圖。
41．．．差動放大器
42、43a、43b、44a、44b、45a、45b、46a~46d、47a、47b、48a、48b、49a、49b、50a、50b．．．電晶體
51a．．．NAND閘極
51b．．．反相器

Claims (20)

  1. 一種半導體記憶裝置，其特徵在於包括：記憶胞陣列，其係將整流元件與可變電阻元件串聯連接所成之記憶胞配置於複數條第1佈線與複數條第2佈線之交叉部上；及控制電路，其係為了對在已選擇之上述第1佈線與已選擇之上述第2佈線之交叉部上所配置之選擇記憶胞施加第1電位差，而對已選擇之上述第1佈線施加第1電壓並對已選擇之上述第2佈線施加第2電壓；上述控制電路包括：信號輸出電路，其係根據經由已選擇之上述第1佈線及已選擇之上述第2佈線而流動於上述選擇記憶胞中之第1電流與參考電流來輸出第1信號；及電流保持電路，其係保持於特定之期間流動於上述第1佈線或者與上述第1佈線電性連接之佈線中之第2電流；上述信號輸出電路根據由上述電流保持電路所保持之上述第2電流來決定上述第1電流；上述控制電路根據上述第1信號而停止對上述第1佈線施加上述第1電壓。
  2. 如請求項1之半導體記憶裝置，其中上述信號輸出電路係藉由自流動於上述第1佈線及與上述第1佈線電性連接之佈線中之電流而引出上述第2電流來決定上述第1電流，並且藉由將上述第1電流與上述參考電流加以比較而輸出上述第1信號。
  3. 如請求項1之半導體記憶裝置，其中上述信號輸出電路係藉由將流動於上述第1佈線中之電流、及將上述第2電流與上述參考電流相加所得之電流進行比較而輸出上述第1信號。
  4. 如請求項1之半導體記憶裝置，其中上述控制電路係在對已選擇之上述第1佈線及已選擇之上述第2佈線開始施加上述第1電壓及上述第2電壓之前讀出上述選擇記憶胞之狀態，並根據所讀出之上述選擇記憶胞之狀態來控制對上述第1佈線及上述第2佈線施加上述第1電壓及上述第2電壓。
  5. 如請求項1之半導體記憶裝置，其中上述可變電阻元件因上述第1電位差而自低電阻狀態變化為高電阻狀態。
  6. 如請求項1之半導體記憶裝置，其中上述電流保持電路包括：第1電晶體，於上述特定之期間對閘極端子施加特定之電壓而成為流動有上述第2電流之電流通路；及電壓保持元件，其連接於上述第1電晶體之閘極端子，在上述第1電晶體中流動有上述第2電流之期間保持上述閘極端子之電壓。
  7. 如請求項1之半導體記憶裝置，其中上述控制電路係為了對非選擇之上述第1佈線與非選擇之上述第2佈線之交叉部上所配置之非選擇記憶胞施加比上述第1電位差小的第2電位差之逆向偏壓，而對非選擇之上述第1佈線施加比上述第2電壓大且比上述第1電壓小的偏壓電壓。
  8. 如請求項1之半導體記憶裝置，其中上述控制電路係為了對非選擇之上述第1佈線與非選擇之上述第2佈線之交叉部上所配置之非選擇記憶胞施加比上述第1電位差小的第2電位差之逆向偏壓，而對非選擇之上述第2佈線施加比上述第2電壓大且比上述第1電壓小的偏壓電壓。
  9. 如請求項1之半導體記憶裝置，其中上述控制電路係為了對非選擇之上述第1佈線與非選擇之上述第2佈線之交叉部上所配置之非選擇記憶胞施加比上述第1電位差小的第2電位差之逆向偏壓，而對非選擇之上述第1佈線施加比上述第2電壓大且比上述第1電壓小的偏壓電壓，並對非選擇之上述第2佈線施加比上述第1電壓小且比上述偏壓電壓大的第3電壓。
  10. 如請求項9之半導體記憶裝置，其中上述第2電流係因上述偏壓電壓及上述第3電壓而流動於上述非選擇記憶胞中之順向洩漏電流。
  11. 如請求項1之半導體記憶裝置，其中與上述第1佈線電性連接之佈線在上述第1佈線中流動有上述第1電流時，會使特定電流值之定電流流向接地端子；上述第2電流係流動於上述佈線中之定電流。
  12. 一種半導體記憶裝置，其特徵在於包括：記憶胞陣列，其係將整流元件與可變電阻元件串聯連接所成之記憶胞配置於複數條第1佈線與複數條第2佈線之交叉部上；及控制電路，其係為了對已選擇之複數條上述第1佈線與已選擇之上述第2佈線之交叉部上所配置之複數個選擇記憶胞施加第1電位差，而對已選擇之複數條上述第1佈線施加第1電壓並對已選擇之上述第2佈線施加第2電壓；上述控制電路包括：信號輸出電路，其係根據經由一條已選擇之上述第1佈線及一條已選擇之上述第2佈線而流動於上述選擇記憶胞中之第1電流與參考電流來輸出第1信號；及電流保持電路，其係保持於特定之期間流動於上述第1佈線或者與第1佈線電性連接之佈線中之第2電流；上述信號輸出電路根據由上述電流保持電路所保持之上述第2電流來決定上述第1電流；上述控制電路根據上述第1信號而停止對一個選擇記憶胞施加電壓，另一方面，根據上述第1信號而繼續對其他的選擇記憶胞施加電壓。
  13. 如請求項12之半導體記憶裝置，其中上述控制電路係在對已選擇之複數條上述第1佈線及已選擇之上述第2佈線開始施加上述第1電壓及上述第2電壓之前讀出複數個上述選擇記憶胞之狀態，並根據所讀出之上述選擇記憶胞之狀態來控制對上述第1佈線及上述第2佈線施加上述第1電壓及上述第2電壓。
  14. 如請求項12之半導體記憶裝置，其中上述控制電路使施加於繼續進行電壓施加之選擇記憶胞上之電位差大於上述第1電位差。
  15. 如請求項12之半導體記憶裝置，其中上述可變電阻元件因上述第1電位差而自低電阻狀態變化為高電阻狀態。
  16. 如請求項12之半導體記憶裝置，其中上述控制電路係為了對非選擇之上述第1佈線與非選擇之上述第2佈線之交叉部上所配置之非選擇記憶胞施加比上述第1電位差小的第2電位差之逆向偏壓，而對非選擇之上述第1佈線施加比上述第2電壓大且比上述第1電壓小的偏壓電壓。
  17. 如請求項12之半導體記憶裝置，其中上述控制電路係為了對非選擇之上述第1佈線與非選擇之上述第2佈線之交叉部上所配置之非選擇記憶胞施加比上述第1電位差小的第2電位差之逆向偏壓，而對非選擇之上述第2佈線施加比上述第2電壓大且比上述第1電壓小的偏壓電壓。
  18. 如請求項12之半導體記憶裝置，其中上述控制電路係為了對非選擇之上述第1佈線與非選擇之上述第2佈線之交叉部上所配置之非選擇記憶胞施加比上述第1電位差小的第2電位差之逆向偏壓，而對非選擇之上述第1佈線施加比上述第2電壓大且比上述第1電壓小的偏壓電壓，並對非選擇之上述第2佈線施加比上述第1電壓小且比上述偏壓電壓大的第3電壓。
  19. 一種半導體記憶裝置，其特徵在於包括：記憶胞陣列，其係將整流元件與可變電阻元件串聯連接所成之記憶胞配置於複數條第1佈線與複數條第2佈線之交叉部上；及控制電路，其係為了對在已選擇之複數條上述第1佈線與已選擇之上述第2佈線之交叉部上所配置之複數個選擇記憶胞施加第1電位差，而對已選擇之複數條上述第1佈線施加第1電壓並對已選擇之上述第2佈線施加第2電壓；上述控制電路包括：信號輸出電路，其係根據經由一條已選擇之上述第1佈線及一條已選擇之上述第2佈線而流動於上述選擇記憶胞中之第1電流與參考電流來輸出第1信號；電流保持電路，其係保持於特定之期間流動於上述第1佈線或者與第1佈線電性連接之佈線中之第2電流；及檢測電路，其係在對已選擇之複數條上述第1佈線及已選擇之上述第2佈線施加上述第1電壓及上述第2電壓之後，讀出複數個上述選擇記憶胞之狀態，並檢測所讀出的上述選擇記憶胞之電阻狀態是否發生變化；上述信號輸出電路根據由上述電流保持電路所保持之上述第2電流來決定上述第1電流；上述控制電路根據上述第1信號而停止對一個選擇記憶胞施加電壓，另一方面，根據上述第1信號而繼續對其他的選擇記憶胞施加電壓，並對上述第1佈線及上述第2佈線反覆施加上述第1電壓及上述第2電壓，直至上述檢測電路檢測到所有的上述選擇記憶胞之電阻狀態發生變化為止。
  20. 如請求項19之半導體記憶裝置，其中上述控制電路係在對已選擇之複數條上述第1佈線及已選擇之上述第2佈線開始施加上述第1電壓及上述第2電壓之前讀出複數個上述選擇記憶胞之狀態，並根據所讀出之上述選擇記憶胞之狀態來控制對上述第1佈線及上述第2佈線施加上述第1電壓及上述第2電壓。
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