JP2002190537A - 広く分布したメタルビット線を有するメモリセルのための対称アーキテクチャ - Google Patents

広く分布したメタルビット線を有するメモリセルのための対称アーキテクチャ

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JP2002190537A JP2001294333A JP2001294333A JP2002190537A JP 2002190537 A JP2002190537 A JP 2002190537A JP 2001294333 A JP2001294333 A JP 2001294333A JP 2001294333 A JP2001294333 A JP 2001294333A JP 2002190537 A JP2002190537 A JP 2002190537A
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エデュアード・マアヤン
Boaz Eitan
ボアズ・エイタン
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Abstract

(57)【要約】 【課題】 メモリセルのための対称アーキテクチャを提
供すること。 【解決手段】 メモリアレイは、第１の複数の金属ビッ
ト線と、第２の複数の拡散ビット線と、第３の複数の選
択トランジスタとを備える。金属ビット線当たり３つ以
上の拡散ビット線が存在する。

Description

【発明の詳細な説明】
【０００１】発明の属する技術分野 本発明は、全般にメモリアレイアーキテクチャに関し、
詳細には対称メモリアレイアーキテクチャに関する。
【０００２】従来の技術 メモリアレイは当分野においてよく知られており、行お
よび列に編成されるメモリセルのマトリクスを含む。各
メモリセルはソース、ドレインおよびゲートを備えてお
り、セルがアクセスされるためには、ソース、ドレイン
およびゲートにそれぞれ電圧が印加さなければならな
い。ソースの列およびドレインの列はビット線によって
共に接続され、一方、ゲートの行はワード線によって共
に接続される。セルを起動するために、１つのドレイン
ビット線、１つのソースビット線および１つのワード線
に電圧が供給されなければならない。
【０００３】スタンダードメモリアレイアーキテクチャ
は、各列上に存在し、コンタクトを介して下側のビット
線に周期的に接続される１つの金属配線からなる。コン
タクトは典型的には大きく、メモリアレイ領域内に存在
する。ワード線は典型的には低抵抗であり、そのコンタ
クトはメモリアレイ領域の外側に配置される。典型的に
は、複数のメモリセルのための共通のソース線が存在す
る。さらに金属配線は、それ自体が非常に太い。典型的
には、ビット線間の距離は、金属配線およびコンタクト
のいずれか、あるいは両方の幅によって規定される。コ
ンタクトは典型的には金属配線より幅が広い。
【０００４】コンタクトおよび／または金属配線の数を
低減することによりメモリアレイ領域のサイズを低減す
る、種々のメモリアレイアーキテクチャが知られてい
る。仮想グランドアーキテクチャでは、共通のグランド
線が排除される。代わりに、１つのセルのドレインが隣
接するセルのためのソースとして機能する。ビット線は
連続的な拡散体であり、抵抗を低減するためにＸ（８、
１６、２４、３２、６４、１２８等）毎に金属配線に対
するコンタクトを有する。領域内のゲインは、コンタク
トの数を低減し、共通のソース線を排除することに起因
して、最大で４０％ある。
【０００５】アレイサイズをさらに低減するために、米
国特許第５，２０４，８３５号に記載される別の金属仮
想グランドアーキテクチャ（ＡＧＭ）は、金属配線当た
り２つのビット線を有する。典型的には、ＡＭＧアーキ
テクチャでは、そのセルサイズは、そのセルに対して実
現可能な最小機構サイズに近いか、等しい。
【０００６】標準的な仮想グランドアーキテクチャは、
対称に全てのセルにアクセスする（すなわち、全てのビ
ット線は金属配線から直接的に電圧を印加される）。Ａ
ＭＧアーキテクチャは、標準的な仮想グランドアーキテ
クチャよりもコンパクトであり、金属被覆されたビット
線に直接電圧を供給するが、セグメント化され、金属被
覆されていないビット線には間接的に電圧を供給する。
結果として、アクティブにされた金属被覆されていない
ビット線上の電圧（ｎチャネル選択トランジスタによっ
て供給される）は、同時にアクティブにされた金属被覆
されたビット線上の電圧より低くなる。さらに、ｎチャ
ネルトランジスタは、プログラミングのために必要とさ
れる高い電圧を通すことに向いていない。
【０００７】ＡＭＧアーキテクチャの非対称性によっ
て、各窒化物リードオンリーメモリ（nitride read onl
y memory：ＮＲＯＭ）セル内に２ビットを格納するＮＲ
ＯＭアレイでＡＭＧアーキテクチャを用いることが難し
くなる。そのようなセルは米国特許第６，０１１，７２
５号に記載されており、その開示は、参照して本明細書
に援用する。セル内の２ビットは、セルのそれぞれの側
に配置され、各ビットは、そのセルの２つの隣接するビ
ット線上の電圧によってアクセスされる。したがって、
そのセルでは、その２つの隣接するビット線に同等のレ
ベルの電圧が印加され、それにより両方のビットを等し
く（同時にではないが）読み取ることが必要とされる。
【０００８】アーキテクチャの中には、ビット線をセグ
メント化するものもある。セグメント化されたビット線
の各行は「ブロック」と呼ばれ、各ブロックは典型的に
は、一時点で１つのブロックのみを起動するためにブロ
ック選択トランジスタを備える。これは、プログラミン
グおよび消去動作中にビット線に沿って高い電圧を伝達
する、フラッシュ電気的消去可能プログラマブルリード
オンリーメモリ（フラッシュＥＥＰＲＯＭ）アレイの場
合に特に重要である。プログラミング中、ビット線電圧
は選択されていないセルを妨害する。
【０００９】プログラミング電圧がセルを妨害する全時
間を低減するために、ビット線は小さなブロックにセグ
メント化される。
【００１０】発明の要約 本発明の目的は、メモリセルのための対称アーキテクチ
ャを提供することである。
【００１１】一実施形態では、メモリアレイは、複数の
拡散ビット線と、複数の選択トランジスタと、偶数およ
び奇数タイプの金属ビット線とを備える。拡散ビット線
当たり１つの選択トランジスタが存在し、選択トランジ
スタは第１、第２、第３、第４、第５、第６、第７およ
び第８のタイプからなる。奇数金属ビット線は、第１、
第３、第５および第７の選択トランジスタタイプに接続
可能であり、偶数金属ビット線は、第２、第４、第６お
よび第８の選択トランジスタタイプに接続可能である。
【００１２】さらに、本発明の好ましい実施形態によれ
ば、拡散ビット線は第１および第２の端部を有し、第
２、第４、第６および第８のタイプの選択トランジスタ
は、関連する拡散ビット線の第２の端部で接続され、第
１、第３、第５および第７のタイプの選択トランジスタ
は、関連する拡散ビット線の第１の端部に接続される。
【００１３】さらに、本発明の好ましい実施形態によれ
ば、そのアレイは、偶数および奇数タイプの金属ビット
線にそれぞれ接続可能な偶数および奇数コンタクトビッ
ト線を備えており、第２、第４、第６および第８のタイ
プの選択トランジスタは、偶数コンタクトビット線に接
続され、第１、第３、第５および第７のタイプの選択ト
ランジスタは、奇数コンタクトビット線に接続される。
【００１４】またさらに、本発明の好ましい実施形態に
よれば、メモリアレイは、８個の拡散ビット線のセグメ
ントにアクセスするように構成されるセグメント用選択
トランジスタの対を備えており、１つのセグメントの第
１のセグメント用選択トランジスタは、１つのセグメン
トの選択トランジスタと第１の金属ビット線との間に接
続され、そのセグメントの第２のセグメント用選択トラ
ンジスタは、そのセグメントの選択トランジスタと、第
１の金属ビット線に対して隣接する金属ビット線との間
に接続される。
【００１５】本発明の好ましい実施形態によれば、メモ
リアレイは窒化物リードオンリーメモリ（ＮＲＯＭ）セ
ルを備える。本発明のさらに別の好ましい実施形態によ
れば、選択トランジスタとして、低閾値電圧素子が用い
られる場合がある。別法では、選択トランジスタは、あ
るプロセスの標準的なチャネル長より短いチャネル長を
有する場合がある。
【００１６】また、本発明の好ましい実施形態によれ
ば、第１の複数の金属ビット線と、第２の複数の拡散ビ
ット線と、第３の複数の選択トランジスタとを備えるメ
モリアレイも提供され、そのメモリアレイでは、金属ビ
ット線当たり３つ以上の拡散ビット線が存在する。
【００１７】さらに、本発明の好ましい実施形態によれ
ば、拡散ビット線より多くの選択トランジスタが存在す
る。さらに、本発明の好ましい実施形態によれば、金属
ビット線当たり４つ、あるいは８つの拡散ビット線を存
在させることができる。
【００１８】別の実施形態では、その第２の複数は２の
倍数ではなく、その複数として奇数を用いることができ
る。
【００１９】実施例 本発明は、添付の図面とともに取り上げられる以下に記
載される詳細な説明から、さらに完全に理解され、評価
されるであろう。
【００２０】ここで図１を参照すると、本発明のメモリ
アレイ内のビット線の配列が概略的に示される。そのメ
モリアレイは、セル領域および選択領域に交互に分割さ
れており、セル領域はセルビット線を有し、選択領域は
コンタクトビット線を有する。Ａ、Ｂ、ＣおよびＤを付
された４つのセル領域が示される。典型的なメモリ領域
は、図示されるセル領域より多くのセル領域を有するで
あろう。
【００２１】セルビット線はグループに編成され、各グ
ループは４つの列を有する。２つのグループｉおよびｉ
＋１が示されており、それぞれ１、２、３および４を付
された列を有する。コンタクトビット線には２種類、す
なわち偶数および奇数（それぞれＥおよびＯを付され
る）があり、選択領域に交互に現れる。セルビット線の
全グループは、１つの偶数コンタクトビット線と１つの
奇数コンタクトビット線とに関連付けられる。したがっ
て、図１は、セル領域ＡとＢとの間と、セル領域ＣとＤ
との間にある偶数選択領域を示す。いずれの偶数選択領
域も２つの偶数コンタクトビット線ＥiおよびＥi+1を有
する。図１は、セル領域ＢとＣとの間にあり、２つの奇
数コンタクトビット線ＯiおよびＯi+1を有する１つの奇
数選択領域を示す。
【００２２】図に見られるように、選択領域当たり４つ
のセルビット線からなるグループ１つ当たりに１つのコ
ンタクトビット線が存在し、２つのタイプの選択領域が
存在する。図１は、偶数コンタクトビット線Ｅが各グル
ープの列３に関連付けられ、一方、奇数コンタクトビッ
ト線が各グループの列２に関連付けられることを示す。
図４ないし図７、および図８のレイアウトにおいて示さ
れるように、コンタクトビット線は、必ずしも列２ある
いは３内に形成される必要はなく、選択領域の４列部分
の中に形成される。
【００２３】図２を参照すると示されるように、１つの
コンタクトが各コンタクトビット線上に形成され、アポ
ストロフィ（’）を付される。たとえば、コンタクトビ
ット線ＥiのコンタクトはＥi’を付される。４つのセル
ビット線当たり１つしかコンタクトビット線が存在しな
いため、コンタクトは、概して、セルビット線間の距離
に影響を及ぼすことなく、必要なだけ大きくすることが
できる。
【００２４】セルビット線からなるグループ当たり２つ
の金属配線ＭＯおよびＭＥが存在し、偶数金属配線ＭＥ
はともに、そのグループの偶数コンタクトに接続され、
奇数金属配線ＭＯはともに、そのグループの奇数コンタ
クトに接続される。
【００２５】４つの選択トランジスタが各コンタクトビ
ット線ＯおよびＥに接続され、各タイプの選択トランジ
スタはそれ自体の選択線ＳＥＬによって制御される。各
トランジスタはそのコンタクトビット線が隣接の１つの
セルビット線に接続されている。したがって、４つの選
択トランジスタのうちの２つは、コンタクトビット線の
上側セルビット線のグループ内のセルビット線のうちの
２つに接続される。同様に、４つの選択トランジスタの
うちの残りの２つは下側グループ内の４つのセルビット
線のうちの２つに接続される。
【００２６】本発明の好ましい実施形態によれば、各奇
数コンタクトビット線Ｏに関連する選択トランジスタは
奇数列にのみ接続され、各偶数コンタクトビット線Ｅに
関連する選択トランジスタは偶数列にのみ接続される。
したがって、各コンタクトビット線Ｅの４つの選択トラ
ンジスタ２Ｕ、４Ｕ、２Ｌ、４Ｌは、ビット線の上側グ
ループの列２および４と、ビット線の下側グループの列
２および４とにそれぞれ接続される。これら４つの選択
トランジスタは、それぞれ選択線ＳＥＬ ２Ｕ、ＳＥＬ
４Ｕ、ＳＥＬ ２ＬおよびＳＥＬ ４Ｌによって起動
される。同様に、コンタクトビット線Ｏの４つの選択ト
ランジスタ１Ｕ、３Ｕ、１Ｌおよび３Ｌは、ビット線の
上側のグループの列１および３と、ビット線の下側グル
ープの列１および３とにそれぞれ接続される。それらの
選択トランジスタは、それぞれＳＥＬ １Ｕ、ＳＥＬ
３Ｕ、ＳＥＬ １ＬおよびＳＥＬ ３Ｌによって起動さ
れる。
【００２７】４つのセルビット線からなるグループ当た
り２つのコンタクトビット線しか存在しない場合であっ
ても、ビット線の４つの全列に電源が供給されることは
理解されよう。さらに、各セルビット線は１つの選択ト
ランジスタによってのみアクセスされることは理解され
よう。
【００２８】図２は、メモリセルが隣接するセルビット
線間に配置され、その行が１つのワード線ＷＬを用いて
アクセスされることを示す。明瞭に示すために、セル
Ｐ、Ｑ、ＲおよびＳのみが、そのワード線ＷＬＢととも
に示される。メモリセルには、たとえば、ＲＯＭ、ＥＰ
ＲＯＮ、ＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭセ
ルのような任意のタイプのメモリセルを用いることがで
きる。
【００２９】本アーキテクチャは、対称にアクセスする
ことが好ましいメモリセルに特に適している。たとえ
ば、本出願人の同時係属出願で、本出願と同じ譲受人で
あるＳａｉｆｕｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ社に
譲渡され、参照して本明細書に援用している、「Non-Vo
latile Electrically Erasable And Programmable Semi
conductor Memory Cell Utilizing Asymmetrical Charg
e Trapping」というタイトルの１９９７年７月３０日出
願の米国特許出願第０８／９０２，８９０号に記載され
るＮＲＯＭセルは、ある方向に読み出され、別の方向に
プログラミングされる。このセルは、ここでは図２に示
されるような対称アーキテクチャを必要とする。さら
に、米国特許第６，０１１，７２５号に記載されるデュ
アルビットＮＲＯＭセルは、図３に関して以下に記載さ
れており、そのセルの両方のビットを読み出すために対
称なアーキテクチャを必要とする。以下の説明では、特
に言及されない限り、１つのビットセルを想定するであ
ろう。
【００３０】ここでより詳細に記載されるように、各メ
モリセルは、その「上側」にある１つの選択トランジス
タと、その「下側」にある１つの選択トランジスタとに
よってアクセスされ、それにより、２つのアクティブコ
ンタクトからの電流経路が全メモリセルの場合に等しく
なり、ひいては各メモリセルへの電流経路に関連する抵
抗が概ね等しくなるようにすることができる。
【００３１】行Ｂ内の４つの典型的なセルはＰ、Ｑ、Ｒ
およびＳを付されており、セルＰはセルビット線１Ｂi
と２Ｂiとの間に位置し、セルＱはセルビット線２Ｂiと
３Ｂiとの間に位置し、セルＲはセルビット線３Ｂiと４
Ｂiとの間に位置し、セルＳはセルビット線４Ｂiと１Ｂ
i+1との間に位置する。セルＱを通る典型的な電流経路
は、セルビット線２Ｂiからセルビット線３Ｂiに、ある
いはその逆方向に移動する。いずれの場合でも、セルビ
ット線２Ｂiと３Ｂiは、その各金属配線ＭＥiおよびＭ
Ｏiから電源が供給されなければならない。偶数金属配
線ＭＥiは、選択トランジスタ２Ｌを介して、偶数セル
ビット線２Ｂiに接続される偶数コンタクトＥi’に第１
の電圧を供給する。こうして、選択線ＳＥＬ ２Ｌがア
クティブにされなければならない。奇数金属配線ＭＯi
は、選択トランジスタ３Ｕを介して奇数セルビット線３
Ｂiに接続される奇数コンタクトＯi’に電源を供給す
る。こうして、選択線ＳＥＬ ３Ｕがアクティブにされ
なければならない。
【００３２】セルＱに電流を供給するために２つの選択
トランジスタが必要とされ、その一方が「上側」選択ト
ランジスタであり、もう一方が「下側」選択トランジス
タであることに留意されたい。これは、アレイ内の全て
のメモリセルに当てはまる。所与のセルのための２つの
隣接するビット線は逆方向からアクセスされ、それゆ
え、全てのセルを通る電流経路の長さは概ね一定であ
る。その結果、各メモリセルに関連する電流経路のため
の抵抗は一定になる。
【００３３】さらに、各セルビット線は１つのみの選択
トランジスタによってアクセスされるため、各メモリセ
ルは対称にアクセスされる。１つのビットメモリセルに
アクセスするために、そのワード線ＷＬ、メモリセルの
セルビット線に接続される選択トランジスタに関連する
２つの選択線、および起動された選択トランジスタに関
連するコンタクトに接続される金属配線がアクティブに
されなければならない。たとえば、セルＱは、ワード線
ＷＬＢ、コンタクトＥi’に接続される選択トランジス
タ２ＬおよびＯi’に接続される選択トランジスタ３Ｕ
をそれぞれ起動する選択線ＳＥＬ ２ＬおよびＳＥＬ
３Ｕ、ならびに金属配線ＭＥiおよびＭＯi（それぞれコ
ンタクトＥi’およびＯi’に電源を供給する）をアクテ
ィブにすることによりアクセスされる。
【００３４】以下の表は、図２の各セルＰ、Ｑ、Ｒおよ
びＳにアクセスするために電源を供給されなければなら
ないセルビット線を掲載する。またその表は、掲載され
るセルビット線に電源を供給するために必要とされる金
属配線および選択トランジスタも掲載する。選択トラン
ジスタは、関連する線をアクティブにすることにより起
動される。メモリセルＰ、Ｑ、ＲおよびＳは１つのワー
ド線ＷＬＢ上にあるため、そのワード線は、同じくアク
ティブにされなければならないが、掲載されていない。
【００３５】
【表１】
【００３６】セルＰ、Ｑ、ＲおよびＳは４つの異なるセ
ルのタイプを規定することに留意されたい。これらの各
セルは、そのビット線に電源を供給する２つの金属配線
によって、かつそのビット線を包囲する２つの上側選択
線および２つの下側選択線によってアクセスされる。
【００３７】大部分のメモリセルの場合、左側のセルビ
ット線に関連する金属配線は、読み出し、プログラミン
グ（セルがプログラマブルである場合）および消去（セ
ルが電気的に消去可能である場合）を行うために、ソー
ス電圧を供給されるであろう。読み出される方向と反対
の方向にプログラミングされるＮＲＯＭセルの場合、左
側のセルビット線に関連する金属配線は、読出し中には
ソース電圧を、プログラミング中にはドレイン電圧を供
給されるであろう。本発明のアーキテクチャの対称性に
よって、ＮＲＯＭセルは、読出し中（順方向）およびプ
ログラミング中（逆方向）に完全にアクセス可能であろ
う。
【００３８】また本発明のアーキテクチャは、セルの一
方の側に１ビットを有するタイプのデュアルセルのため
に利用することもできる。そのようなデュアルビットセ
ルは、米国特許第６，０１１，７２５号に記載される。
ここで図３を参照すると、１９９７年８月１日出願の米
国特許出願第０８／９０５，２８６号のデュアルビット
セルが概略的に示される。そのセルは、２つのビット線
１０２と１０４との間に１つのチャネル１００を有する
が、分離され、個別に充電可能な２つの領域１０６およ
び１０８を有する。各領域は１ビットを規定する。図３
のデュアルビットセルの場合、個別に充電可能な領域１
０６および１０８は、ポリシリコン層１１２の下側にあ
る酸化物−窒化物−酸化物の積層構造体（層１０９、１
１０および１１１）内に形成される窒化物層１１０内に
見られる。
【００３９】領域１０６に格納される第１のビットを読
み出すために、ビット線１０４はドレインであり、ビッ
ト線１０２はソースである。そのセルは、この状況にお
いて、領域１０６内の電荷のみがチャネル１００内の電
流に作用することを確実にするように設計される。領域
１０８に格納される第２のビットを読み出すために、セ
ルは反対の方向に読み出される。したがって、ビット線
１０２がドレインであり、ビット線１０４がソースであ
る。
【００４０】セルがデュアルビットセルであると仮定し
た場合の、セルＰ、Ｑ、ＲおよびＳのビットを読み出す
ための真理値表が以下の表２に示される。典型的な電圧
は、ワード線ＷＬ（表２には掲載されない）上では２．
７〜３Ｖ、ドレイン金属配線上では１．６〜２Ｖ，ソー
ス金属配線上では０Ｖ、選択線上では標準的なチップ電
圧Ｖｃｃになるであろう。下付文字１は図３のセル内の
左側ビット１０６を示し、下付文字２は右側ビット１０
８を示す。
【００４１】
【表２】
【００４２】米国特許第６，０１１，７２５号に記載さ
れるデュアルビットＮＲＯＭセルは、図３と同様に、２
ビットを格納する。しかしながら、デュアルビットＮＲ
ＯＭセルは、読み出される方向とは反対の方向にプログ
ラミングされる。したがって、第１のビットがある方向
に読み出される場合には、反対の方向にプログラミング
される。
【００４３】セルがデュアルビットＮＲＯＭセルである
と仮定した場合の、セルＰ、Ｑ、ＲおよびＳのビットを
プログラミングするための真理値表が以下の表３に示さ
れる。典型的な電圧は、ワード線ＷＬ（表３には掲載さ
れない）上では６〜１０Ｖ、ドレイン金属配線上では
５．５〜６．５Ｖ、ソース金属配線上では０Ｖ、選択線
上では１０Ｖになるであろう。
【００４４】
【表３】
【００４５】セル、ドレイン金属配線、ソース金属配
線、選択線 ＮＲＯＭセル内のデータを消去する場合、対象のワード
線（ワード線のうちの１つのブロック、あるいは複数の
ブロック、あるいはワード線の全アレイ）が選択されな
ければならない。さらに、任意の１組のワード線の場
合、そのアレイのセルビット線の全てが選択され、一
方、対象のワード線の各ブロックを包囲する４つの選択
線のみが選択されなければならない。典型的には、ワー
ド線は０Ｖあるいは-５〜‐８Ｖを供給され、ビット線
は５．５〜６．５Ｖを供給され、選択線は１０Ｖを供給
される。
【００４６】ここで図４、図５、図６および図７を参照
すると、図２のアーキテクチャのための典型的なレイア
ウトが与えられる。図４は、選択トランジスタの１つの
セクションの周囲をなし、それを含む領域のための分離
層およびビット線層を拡大図で示しており、図５は、選
択線を加えて同じ領域を示しており、図６は金属層を加
えて同じ領域を示しており、図７は金属配線を加えて、
アレイの２つのブロックと、３つの選択トランジスタセ
クションとを示す。
【００４７】ここに示されるレイアウトを用いる製造プ
ロセスには、任意の適当な製造プロセスを用いることが
できる。たとえば、その開示内容を参照して本明細書に
援用する米国特許第５，９６６，６０３号に記載される
プロセスを用いることができる。
【００４８】分離層１２０は、白色で示されており、典
型的には製造の初期段階で成長させるフィールド酸化層
であり、隣接する選択トランジスタ間を分離することが
できる。
【００４９】分離層１２０が生成された後、ビット線マ
スク１２２が敷設され、ビット線注入が実行され、ビッ
ト線マスク１２２でも、分離層１２０でもない全ての場
所にビット線が形成される。図に見られるように、選択
領域のエッジでは（およびセル領域のエッジに注目する
と）、ビット線マスク１２２は、複数のＵ字部（これら
は、参照番号１２２Ａを付されている）を有する。セル
ビット線はＵ字部内およびＵ字部間に延在する。図４
は、選択領域の上側にある列３Ａi、４Ａiおよび１Ａ
i+1〜４Ａi+1、選択領域の下側にある列３Ｂi、４Ｂiお
よび１Ｂi+1〜４Ｂi +1を示している。選択領域の中に
は、偶数列が延在する（奇数列は、図４に示される選択
領域の上側および下側にある隣接する選択領域内に延在
する）ことに留意されたい。
【００５０】また、ビット線マスク１２２は、１２２
Ｂ、１２２Ｃ、１２２Ｄおよび１２２Ｅを付された、水
平な選択トランジスタマーカも有する。これらのマーカ
は、４つの選択トランジスタのチャネルを画定する。図
に示されるように、列２Ａi+1はトランジスタマーカ１
２２Ｂまで延在し、列４Ａi+1はトランジスタマーカ１
２２Ｃまで延在し、列４Ｂi+1はトランジスタマーカ１
２２Ｄまで延在し、列２Ｂi+1はトランジスタマーカ１
２２Ｅまで延在する。これらの列は、それぞれ４つの選
択トランジスタ２Ｕ、４Ｕ、４Ｌおよび２Ｌのためのソ
ースを形成する。
【００５１】残りのビット線領域（１２４を付され、Ｅ
字形に形成される）はコンタクトビット線であり、以下
のように、４つの選択トランジスタのためのドレインを
形成する。Ｅの上側の棒は、１２４Ａを付されており、
２Ｕトランジスタ（列２Ａi+ 1の向かい側にある）のド
レインを形成し、Ｅの下側の棒は、１２４Ｂを付されて
おり、２Ｌトランジスタ（列２Ｂi+1の向かい側にあ
る）のドレインを形成し、Ｅの中央の棒は、１２４Ｃを
付されており、４Ｕおよび４Ｌトランジスタ（それぞれ
列４Ａi+1および列４Ｂi+1の向かい側にある）のドレイ
ンを形成する。図に示されるように、コンタクト
Ｅi+1’は、中央の棒１２４Ｃ内に形成される。また、
図４はコンタクトＥi’も示す。
【００５２】図５に示されるように、選択線は、選択ト
ランジスタのチャネル１２２Ｂ〜１２２Ｅ上の行内にポ
リシリコンの層から形成される。図５は、選択線を形成
するマスクではなく、１２６を付された選択線自体を示
す。各選択線は１つのタイプの選択トランジスタのみを
制御する。
【００５３】図に示されるように、コンタクトビット線
１２４の垂直な線は、図５において１２７を付され、種
々のドレインを接続するために選択線の下側にある「フ
ィードスルー」を形成する。さらに、コンタクトビット
線１２４および選択トランジスタは、４つのセルビット
線（グループｉ＋１の列１、２、３および４）のピッチ
内に存在する。コンタクトＥi+1’は列３と整列する
が、コンタクトビット線１２４のフィードスルーは整列
しない。１２７’を付される素子は、選択線の下側のセ
ルビット線のフィードスルーである。
【００５４】図６は図５と類似であるが、金属配線を示
しており、金属配線ＭＥi、ＭＯi+1およびＭＥi+1のみ
が示されている。金属配線ＭＥiおよびＭＥi+1のみが、
その各コンタクトＥi’およびＥi+1’に接続される。他
の金属配線ＭＯi+1は、隣接する選択領域まで（図７に
見ることができるように）内部に延在している。図７は
６つのコンタクト、すなわち第１の選択領域１３０内の
Ｏi’およびＯi+1’、第２の選択領域１３２内のＥi’
およびＥi+1’、および第３の選択領域１３４内のＯi’
およびＯi+1’を示す。
【００５５】選択領域１３０および１３４は、異なるコ
ンタクトに接続されるため、（図４、図５および図６に
示される）選択領域１３２とはわずかに異なることに留
意されたい。しかしながら、ここで説明される原理は全
ての選択領域の場合に同じである。
【００５６】ここで図８が簡単に参照され、ビット線が
２つの注入物で形成される点を除いて、図４、図５およ
び図６のレイアウトに類似のレイアウトが示される。図
８においてハッチングで特徴付けられる第１の注入物
は、ビット線の直線部分１４０を形成するためにセル領
域内に設けられ、選択領域内には、フィードスルー１２
７および１２７’の領域内にのみ設けられる。選択領域
の残りの部分はマスクされる。図８では、フィードスル
ー１２７は、コンタクトビット線Ｅiの部分に接続さ
れ、フィードスルー１２７’は、各グループの列４の部
分に接続される。奇数コンタクトビット線Ｏiの場合、
フィードスルーは、奇数コンタクトビット線の部分と、
各グループの列３の部分とに接続される。
【００５７】第１のマスクは図８には完全には示されな
い。代わりに、Ｕ字部１２２Ａが示されているが、明瞭
に示すために、選択領域内のマスクの形状は示されな
い。ビット線およびフィードスルーが注入された後、Ｃ
ＭＯＳ周辺素子および選択素子のためのゲート酸化膜
を、熱酸化を用いて成長させる。酸化の後、選択線ＳＥ
Ｌが、選択領域内に堆積され、その後、第２の、ｎ＋注
入物が、選択領域にのみ注入される。この第２の注入物
は、図８では点々の模様で示される。第２の注入物は、
セルビット線とコンタクトビット線との間のコンタクト
を確保するために、ごく僅かではあるが、セル領域に重
複することに留意されたい。
【００５８】第２の注入物は、選択線ＳＥＬが堆積され
た後に実行されるので、第２の注入物は選択線に自己整
列される。さらに、第１の注入物はフィードスルー１２
７および１２７’の領域内にのみ存在したため、選択線
下側の領域の大部分はｎ＋注入物を含まず、それゆえ、
選択線は選択トランジスタのチャネルを画定する。これ
は、選択線ＳＥＬの下側に電気的なフィードスルーを与
えるフィードスルー１２７および１２７’の領域には当
てはまらない。
【００５９】第１および第２の注入物の組み合わせは、
セルおよびコンタクトビット線を形成する。たとえば、
第１の注入物によって生成される列２Ａi+1および２Ｂ
i+1の直線部分１４０は、それぞれ選択線ＳＥＬ ２Ｕ
および２Ｌの一方に存在する第２の注入物の、１４２を
付された「Ｔ」部分と電気的に接続される。選択線ＳＥ
Ｌ ２Ｕおよび２Ｌの他方には、フィードスルー１２７
を介して、コンタクトビット線Ｅi+1の中央部分１２４
Ｃに電気的に接続される部分１４４が存在する。
【００６０】同様に、列４Ａi+1および４Ｂi+1の直線部
分１４０は、第１の注入物によって形成され、フィード
スルー１２７’に起因して、それぞれ選択線ＳＥＬ ２
ＵおよびＳＥＬ ２Ｌの下側に電気的に延在し、第２の
注入物の「Ｌ」部分１４６と電気的に接続される。選択
線ＳＥＬ ４Ｕおよび４Ｌの他方は、コンタクトビット
線Ｅi+1の中央部分１２４Ｃである。
【００６１】図８に示されるように、コンタクトビット
線（点々模様で示される）は、フィールド分離部１２０
で覆われていない選択領域の部分に配置されるため、上
記と同じ形状をする。しかしながら、選択トランジスタ
のチャネルはここでは、上記の実施形態のようなビット
線マスクによってではなく、選択線ＳＥＬの幅および位
置によって画定される。これにより、チャネルを、上記
の実施形態の場合よりも薄くできるようになり、選択ト
ランジスタに対する自己整列を提供する。
【００６２】ここで図９を簡単に参照すると、選択領域
のための別のレイアウトが示される。この実施形態で
は、選択トランジスタマーカ１２２Ｂ〜１２２Ｅは垂直
である。それに応じて、ビットおよび選択線は変更され
る。セクション１２４Ｄ、１２４Ｅおよび１２４Ｆは、
１つの連続したコンタクトビット線１２４を形成する。
【００６３】図２と同じ接続を有するアーキテクチャを
生成する任意のレイアウトが本発明に組み込まれるこ
と、および図４ないし図７、図８および図９のレイアウ
トは例示にすぎないことは理解されよう。
【００６４】図１０を参照すると、プログラミング中の
本発明のアレイ内のセルの１つを通る典型的な電流経路
が示される。図に示されるように、セルＲをプログラミ
ングするために、電流が、電源から、列マルチプレクサ
（ＹＭＵＸ）内の一連のトランジスタ（最後のトランジ
スタ１４０のみが示される）を通って、金属ビット線Ｍ
ＯＩに流れ込む。そこから、電流は、コンタクトＯi’
および選択トランジスタ３Ｕを通って、拡散ビット線３
Ｂiに流れ込む。そこから、電流はセルＲを通って拡散
ビット線４Ｂiに流れ込み、その後、選択トランジスタ
４ＬおよびコンタクトＥi’を通り、金属ビット線ＭＥi
に流れる。ＹＭＵＸ内の第２の一連のトランジスタ（最
初のトランジスタ１４のみが示される）は、金属ビット
線ＭＥiをグランドに接続する。読出し動作中に、電流
は類似の経路を通ってアレイ内を流れる。
【００６５】電流経路の各素子は固有抵抗を有している
ため、アレイに流れ込む電流および流れ出る電流によっ
て電圧降下が生じる。これにより、アレイセルＲ内のド
レイン電圧は低下し、かつソース電圧は上昇する。それ
ゆえ、アレイセルＲの適切な動作のために、特定のドレ
イン‐ソース電圧ＶDSが必要とされる場合には、電流経
路に沿った全電圧降下が大きくなるほど、必要とされる
外部電源も大きくなる。
【００６６】さらに、読出しおよびプログラミングモー
ド両方において、アレイセルＲは、ゲート電圧を制御し
て飽和状態で動作する。それゆえ、ソース電圧が上昇す
ると、流れる電流は小さくなるであろう。ゲート電圧が
変化しないものと仮定すると、読出しアクセス時間およ
びプログラミング時間の両方が増加する。
【００６７】さらに、ＮＲＯＭセルをプログラミング中
に、ソース電圧が上昇すると、セルの耐久性が低下す
る。したがって、アレイに流れ込む、あるいはアレイか
ら流れ出る電流経路に沿った電圧降下を最小にすること
が望ましい。
【００６８】アレイに対するアクセス経路に沿ったトラ
ンジスタ上の電圧降下を低減するために、トランジスタ
のコンダクタンスを改善することができる。この目的を
果たすための明らかな方法は、トランジスタのチャネル
幅を増加することである。しかしながら、これにより、
２つの望ましくない結果が生じる。
【００６９】１．アクセス時間の低下：これは、アレイ
に対するアクセス経路に沿った寄生キャパシタンスが上
昇することに起因する。 ２．ダイ面積の拡大：アレイに対するアクセス経路内の
全てのトランジスタの中で、選択トランジスタは、ダイ
サイズに最も大きな影響を与える。これは、ブロック当
たりの拡散ビット線当たりに１つの選択トランジスタＳ
ＥＬが存在するためである。金属ビット線ＭＥあるいは
ＭＯ当たり１つのそのようなトランジスタが存在するた
め、ＹＭＵＸ経路内のエッジトランジスタ１４０（すな
わち、ＹＭＵＸを金属ビット線ＭＥあるいはＭＯに接続
するトランジスタ）もダイサイズに著しい影響を与え
る。ＹＭＵＸ経路内の他のトランジスタは、それぞれ多
数のビット線を制御し、それゆえそれらのうちの少数で
あるため、ダイサイズに与える影響は小さい。
【００７０】したがって、上記の面積およびタイミング
への不利な条件が生じることなく、電流経路内のトラン
ジスタの抵抗を低減するための別の方法が好ましい。本
発明の一実施形態では、選択トランジスタＳＥＬは低閾
値電圧（ＶT）素子として実装される。トランジスタの
抵抗は１／（Ｖgs−ＶT）（ただし、Ｖgsはゲート‐ソ
ース電圧で、固定値である）に比例するため、低ＶT素
子は、標準的なトランジスタと比べて、本質的に低い抵
抗を有する。
【００７１】しかしながら、低閾値電圧素子は所望の低
抵抗を与えるが、そのような装置を生成するためには、
プロセスステップを追加する必要があり、ダイコストが
上昇する。
【００７２】本発明の別の実施形態では、選択トランジ
スタＳＥＬは、標準的なトランジスタのための最低限許
容される設計ルールよりも短いチャネル長で形成され
る。すなわちＬSEL＜Ｌminである。チャネル長が短くな
ると、より低抵抗の素子が提供される。
【００７３】本出願人は、仮想グランドアレイが米国特
許第６，１３４，１５６号および米国特許第６，１２
８，２２６号に記載されるように動作する場合には、選
択トランジスタは常に「パストランジスタ」として動作
すること、すなわち、これらのトランジスタがオンした
り、あるいは大きなＶDSで動作したりする状況はないこ
とを理解している。図１１、図１２Ａおよび図１２Ｂを
参照して説明される、この固有の動作モードによっての
み、選択トランジスタＳＥＬのチャネル長を、標準的な
トランジスタのための最低限許容される設計ルールより
短くすることができる。
【００７４】ここで図１１を参照すると、図１０に類似
ではあるが、メモリアレイの初期状態が示される。ここ
では全アレイが最初にグランドに接地され、放電されて
おり、その後、これから読出しあるいはプログラミング
動作を行うために、アレイセルにアクセスするために２
つの選択トランジスタＳＥＬ（たとえば、ＳＥＬ ３Ｕ
および４Ｌ）が選択される。こうして、そのトランジス
タは、０ＶのＶDS,SELで起動される。選択トランジスタ
ＳＥＬが起動された後、アクセスされるセルのドレイン
に関連する、ＭＯiのような金属ビット線に電源が供給
され、一方、アクセスされるセルのソースに関連する、
ＭＥiのような金属ビット線はグランド近くに保持され
る。残りの金属ビット線は浮動状態を許容される。
【００７５】ここで図１２Ａおよび図１２Ｂを参照する
と、セルのドレインに接続される選択された金属ビット
線および拡散ビット線（それぞれ曲線１４４および１４
６）、およびセルのソースに接続される選択された金属
ビット線および拡散ビット線（それぞれ曲線１５０およ
び１４８）における、セルのアクセス中の電圧レベルが
示される。一旦、金属ビット線、この例ではＭＯiおよ
びＭＥiが選択されたなら、それらに（実行されること
になる動作に応じて）電源が供給される。たとえば、Ｍ
Ｏiがプログラミングのための約６Ｖまでハイレベルに
駆動され（曲線１４４）、ＭＥiがグランドあるいは約
２００ｍＶに駆動される（曲線１５０）ものと仮定す
る。金属ビット線ＭＯi上の電圧は、曲線１４４によっ
て示されるように、グランドレベルから上昇する。
【００７６】選択トランジスタＳＥＬ ３Ｕは既にオン
されているため、拡散ビット線３Ｂ iはＭＯiの上昇に追
従する。これが曲線１４６に示される。こうして、図１
２Ａに示されるように、常に、選択トランジスタＳＥＬ
３Ｕ間の電圧降下Ｖdsは小さくなる。２つの時間ｔ1
およびｔ2が示されており、これらの時点における電圧
降下Ｖds1およびＶds2が小さい（約０．２Ｖ）ことを見
ることができる。図１２Ｂに示されるように、メモリセ
ルＲの他方では、メモリセルＲが電流を流し始めると直
ぐに、類似の状況が生じる（一般に、金属ビット線がハ
イレベルに駆動される前に、ワード線ＷＬＢはハイレベ
ルである）。しかしながら、ここでは、拡散ビット線４
Ｂiが最初に上昇し（曲線１４８）、その後、金属ビッ
ト線ＭＥiが上昇する（曲線１５０）。上記の場合のよ
うに、選択トランジスタＳＥＬ ４Ｌ間のドレイン‐ソ
ース電圧ＶDSは小さい（約０．１Ｖ）。
【００７７】一般に、選択トランジスタＳＥＬは、その
端子において、消去およびプログラミング動作時に必要
とされる高電圧に耐えることができなければならない。
したがって、選択トランジスタには高電圧素子が用いら
れることになる。しかしながら、本発明のアレイでは、
選択トランジスタＳＥＬは常にパストランジスタとして
動作するため、高いドレイン‐ソース電圧ＶDSで生じる
「スナップバック」作用を受けることはなく、それゆ
え、そのチャネル長は、より小さな抵抗を与えるため
に、最低限許容される設計ルールよりも短くすることが
できる。
【００７８】選択トランジスタをどのくらい短くできる
かは、トランジスタのパンチスルーおよび漏れ特性によ
る。たとえば、アレイセルＲがアクセスされ、拡散ビッ
ト線３Ｂiがハイレベルに駆動され、その後もし選択ト
ランジスタＳＥＬ ２Ｌに漏れが生じる場合には、金属
ビット線ＭＯiから金属ビット線ＭＥiへの付加的な経路
が存在する場合がある（拡散ビット線３Ｂiから、セル
Ｑを通り、拡散ビット線２Ｂiを通り、漏れのある選択
素子ＳＥＬ ２Ｌを通る）。したがって、短いＳＥＬ素
子の漏れ特性は確実に抑制されるべきである。
【００７９】例として、高電圧素子の標準的な最小チャ
ネル長がＬmin＝０．８μｍである場合には、より短い
ＳＥＬ素子の典型的なチャネル長はＬSEL＝０．５μｍ
である。
【００８０】アレイへのアクセス経路内の他のトランジ
スタ（たとえば、ＹＭＵＸトランジスタ１４０）はパス
トランジスタとしても動作することに留意されたい。し
たがって、本発明の好ましい実施形態によれば、ＹＭＵ
Ｘトランジスタ１４０も、短いチャネル長を有すること
ができる。別法では、あるいはそれに加えて、ＹＭＵＸ
トランジスタ１４０は、上記のように、その抵抗を低減
するために、低閾値電圧を有することができる。
【００８１】大きなアレイの場合、隣接する金属ビット
線ＭＥとＭＯとの間に望ましくない結合が存在する。こ
れが図１３に示され、ここで参照される。図１３は、セ
ルの複数の金属ビット線ＭＢＬ（Ｎ−２）〜ＭＢＬ（Ｎ
＋３）と、１つの行ＷＬとを示す。図１３は、選択トラ
ンジスタＳＥＬ１、ＳＥＬ２、ＳＥＬ３およびＳＥＬ４
も示す。以下の説明は、ＮＲＯＭセルの場合に用いら
れ、米国特許第６，１３４，１５６号および米国特許第
６，１２８，２２６号に記載される読出し動作のよう
な、グランドに近い読出し動作を想定する。しかしなが
ら、本発明は、他のグランドに近くないタイプの読出し
動作に、および他のタイプのメモリセルのアレイにも適
用することができる。
【００８２】図１３では、セルＦの右側のビットが、読
出しのためにアクセスされている。それを達成するため
に、選択トランジスタＳＥＬ１およびＳＥＬ４のみが起
動される。金属ビット線ＭＢＬ（Ｎ＋１）はその選択ト
ランジスタＳＥＬ１を通してドレイン電圧をドライブ
し、ＭＢＬ（Ｎ）はその選択トランジスタＳＥＬ４を通
してソース（すなわち、グランド電位に近い）信号を搬
送する。ＳＥＬ２およびＳＥＬ３はオフされている。
【００８３】１つの結合のタイプは直接結合である（矢
印２００で示される）。ドレイン線ＭＢＬ（Ｎ＋１）上
の電圧遷移の存在は、ソース線ＭＢＬ（Ｎ）の電圧レベ
ルに作用する。直接結合は典型的には、検出前に十分な
放電時間が加えられなければ、読み出されている信号に
雑音を付加する。
【００８４】矢印２０２で示される、別の結合のタイプ
は、ドレイン線ＭＢＬ（Ｎ＋１）と、浮動状態にあるそ
の他の隣接する金属ビット線ＭＢＬ（Ｎ＋２）との間で
生じる。結合に起因して、浮動状態の金属ビット線ＭＢ
Ｌ（Ｎ＋２）も同様に電圧上昇を受けるであろう。浮動
状態の金属ビット線ＭＢＬ（Ｎ＋２）は、起動されたＳ
ＥＬ４のタイプの選択トランジスタの１つにも接続され
るため、浮動状態の金属ビット線ＭＢＬ（Ｎ＋２）上の
電圧上昇は、拡散ビット線ＤＢＬ１に伝達される（矢印
２０４および２０６）。ワード線ＷＬはハイレベルであ
るため、これによって、ある電流は、起動された一連の
セルを通って、拡散ビット線ＤＢＬ２に流れるようにな
るであろう（矢印２０８）。拡散ビット線ＤＢＬ２は、
選択トランジスタＳＥＬ４を介して金属ビット線ＭＢＬ
（Ｎ）に接続される（矢印２１０）。金属ビット線ＭＢ
Ｌ（Ｎ）はソースとして動作しており、センス増幅器２
１２に接続されるため、この余分な電流は、作り出され
ている読出し信号に寄与することになる。
【００８５】余分な電流の作用の範囲は、起動される一
連のセル内のセルの導電率の関数であることは理解され
よう。また、セルＦのように、このタイプの結合が生じ
るセルのみが、電流が、金属ビット線を介して、センス
増幅器２１２に接続される拡散ビット線に到達するセル
であるということも理解されよう。その拡散ビット線は
いずれもセンス増幅器２１２に接続されないため、セル
Ｅ、ＧおよびＨは、このタイプの作用から悪影響を受け
ない。
【００８６】さらに、ドレインビット線（上のソースビ
ット線と反対側にある）から読出しを行う仮想グランド
アレイでは、類似の結合作用を特定できることは理解さ
れよう。
【００８７】雑音の問題を与えると、読み出されること
になる信号が注入される雑音レベルより著しく大きくな
るように、あるいは過渡的な雑音の作用を抑圧するため
に、検出前に十分に長い時間を与えるように、アクセス
時間に関する要件が緩和される。結合作用を解決する別
の解決策は、その結合が小さくなるように、金属ビット
線間の空間を広げることである。しかしながら、これ
は、そのようなアーキテクチャおよび／または小さなビ
ット線ピッチを有するアレイの場合には不可能である。
【００８８】小さな金属ビット線ピッチを有する大きな
アレイにおける別の問題は、主に金属配線上の点欠陥に
起因して、高密度パターンの金属ビット線の歩留まりが
劣化することである。これは典型的には、冗長性をもた
せるためにアレイに余分なセクションを設けることによ
り解決される。ただし、この解決策はチップ上の余分な
領域にコストがかかり、通常、アクセス時間が劣化する
という問題がある。
【００８９】さらに、上記の実施形態のアレイでは、１
バイトをプログラミングするために行にアクセスする際
に、同じ行の隣接セルもオンし、過渡電流が流れる。こ
の電流によって、「プログラミング妨害」として当業者
に知られているように、隣接セルが不要にわずかにプロ
グラミングされるようになる。
【００９０】長いアレイにおいて発生するさらに別の問
題は、その金属ビット線が対応して長くなり、金属ビッ
ト線が長くなると、その抵抗が大きくなることである。
あらゆる場所の抵抗が線の電圧レベルに作用し、アクセ
スされるセルのドレイン側に到達する電圧が金属ビット
線に本来供給される電圧より低くなり、アクセスされる
セルのソース側の電圧が本来供給されるグランド電位よ
り高くなる。したがって、電源は、通常時には過大な電
源になるが、これらの予想される電圧変化を補償するよ
うに設計されなければならない。
【００９１】ここで図１４を参照すると、少なくとも結
合および隣接セルの問題を低減し、歩留まりの問題を改
善する別のアーキテクチャが示される。この実施形態で
は、８つの拡散ビット線のために２つの金属ビット線が
存在する。選択トランジスタは、それらが制御する拡散
ビット線（１〜８）に応じて、かつそれが一部をなすセ
クタ（Ａ、Ｂ、Ｃ等）に応じて番号を付される。
【００９２】上記の実施形態の場合と同様に、偶数およ
び奇数金属ビット線ＭＥIおよびＭＯIが存在する。しか
しながら、この実施形態では、各金属ビット線は、上記
の実施形態の場合のような２つではなく、４つの異なる
拡散ビット線のために動作する。たとえば、各奇数金属
ビット線ＭＯIは選択トランジスタＳＥＬ １Ｘ、３
Ｘ、５Ｘおよび７Ｘ（それゆえ、拡散ビット線１、３、
５および７）に電源を供給し、一方、各偶数金属ビット
線ＭＥIは選択トランジスタＳＥＬ ２Ｘ、４Ｘ、６Ｘ
および８Ｘ（それゆえ、拡散ビット線２、４、６および
８）に電源を供給する。明瞭に示すために、図１４は選
択線ＳＥＬ １Ｘ〜ＳＥＬ ８Ｘを示しているが、配線
自体を示していないことに留意されたい。また、「Ｘ」
は関連するセクタＡ、Ｂ等を表すことにも留意された
い。
【００９３】上記の実施形態の場合と同様に、各金属ビ
ット線ＭＥIおよびＭＯIは、コンタクトＥＸI’および
ＯＸI’を介して、各コンタクトビット線ＥＸIおよびＯ
ＸIに接続される。
【００９４】２つの金属ビット線ＭＥIおよびＭＯIはと
もに８つのタイプの拡散ビット線のために動作するの
で、金属ビット線は、上記の実施形態の場合よりも大き
く分離される。図１４は、偶数金属配線ＭＥIが６を付
される第６の拡散ビット線の近くの経路を通り、一方、
奇数金属配線ＭＯIが３を付される第３の拡散ビット線
の近くの経路を通ることを示す。規則的に、あるいは不
規則に配置される金属ビット線を用いる場合のような他
の構成も実現可能であり、本発明に含まれる。
【００９５】図１４の実施形態は、金属ビット線間にさ
らに大きな間隔を設け、その間の結合を低減し、歩留ま
りを改善することは理解されよう。より大きな間隔にす
ることによって、金属ビット線の幅を広げ、その抵抗を
低減することもできる。
【００９６】さらに、この実施形態では、上記の実施形
態の場合の４つとは異なり、同じタイプの金属ビット線
間に８つのセルが存在する。このさらに長い経路は、プ
ログラミング妨害を低減する。
【００９７】ここで図１５を参照すると、それぞれ２つ
の金属ビット線が、１６の異なるタイプの拡散ビット線
のために動作する、本発明のさらに別の実施形態が示さ
れる。アーキテクチャの複雑さに起因して、図１５は、
１つのセクタＡの選択トランジスタを全部示している
が、セクタＢの場合にはそのうちのいくつかのみが示さ
れる。さらに、明瞭に示すために図１５には２つしか示
されていないが、各セクタは典型的には複数のワード線
ＷＬを備える。
【００９８】本実施形態の構造は、以前の実施形態の構
造と類似であり、８つのタイプの拡散ビット線、選択ト
ランジスタおよび選択線が存在する。しかしながら、こ
の実施形態では、８つの拡散ビット線からなるグループ
は、共通のノードＯＬＸI、ＯＲＸI、ＥＬＸIあるいは
ＥＲＸIに接続され、その共通ノードをその各奇数ある
いは偶数金属ビット線ＭＯあるいはＭＥに接続するセグ
メント用選択トランジスタＯＬＸ、ＯＲＸ、ＥＬＸある
いはＥＲＸが存在する。セグメント用選択トランジスタ
は、順に、それぞれセグメント用選択線ＳＥＬ ＯＬ
Ｘ、ＳＥＬ ＯＲＸ、ＳＥＬ ＥＬＸおよびＳＥＬ Ｅ
ＲＸによって制御される。
【００９９】図に示されるように、２つのセグメント用
選択トランジスタ（１つの奇数と１つの偶数）および２
つの選択トランジスタ（１つの奇数と１つの偶数）が、
セルにアクセスするために起動されなければならない。
したがって、セルＡにアクセスするために、金属配線Ｍ
ＥIおよびＭＯIに電源が供給され、セグメント用選択ト
ランジスタＥＲＡおよびＯＲＡならびに選択トランジス
タ４Ａおよび５Ａが起動され、関連するワード線に同様
に電源が供給されなければならない。セルＢにアクセス
するためには、金属配線ＭＥIおよびＭＯI+1に電源が供
給され、セグメント用選択トランジスタＥＲＡおよびＯ
ＲＡならびに選択トランジスタ８Ａおよび１Ａが起動さ
れ、関連するワード線に同様に電源が供給されなければ
ならない。
【０１００】セグメント用選択トランジスタに起因し
て、各金属ビット線は、図１４に示される実施形態にお
けるセクタ当たり４つの選択トランジスタと比較する
と、セクタ当たり２つのセグメント用選択トランジスタ
によって負荷をかけられることは理解されよう。結果と
して、多くのセクタが存在するとき、図１４のアーキテ
クチャの全ビット線キャパシタンスは著しく低減され
る。
【０１０１】さらに、図１５の実施形態は以前の実施形
態より、金属ビット線間の間隔がさらに広くなり、それ
によりさらに結合を低減し、ビット線幅を広げることに
よって抵抗を低減することができることは理解されよ
う。本実施形態では、プログラミング妨害もさらに低減
される。
【０１０２】図１５の実施形態は、セクタ毎の金属ビッ
ト線当たり２つの選択トランジスタ、すなわち１つのＳ
ＥＬ ＯＬＸおよび１つのＳＥＬ ＯＲＸか、あるいは
１つのＳＥＬ ＥＬＸおよび１つのＳＥＬ ＥＲＸを有
する。ここで図１６を参照すると、セクタ毎の金属ビッ
ト線当たり１つのみのセグメント用選択トランジスタを
有するアレイが示される。この実施形態では、図１２の
実施形態の場合と同様に、８つの拡散ビット線からなる
組当たり２つの金属ビット線が存在する。
【０１０３】図１６では、偶数金属ビット線ＭＥはそれ
ぞれ、接続されるセクタ当たり１つのセグメント用選択
トランジスタＥＸを有し、そのビット線は偶数共通ノー
ドＥＸIに接続される。奇数金属ビット線はそれぞれ、
接続されるセクタ当たり１つのセグメント用選択トラン
ジスタＯＸを有し、そのビット線は奇数共通ノードＯＸ
Iに接続される。以前の実施形態の場合と同様に、どの
セルがアクセスされるかは、どの金属配線、すなわち１
つの偶数および１つの奇数金属ビット線がアクセスされ
るか、ならびにどの選択およびセグメント用選択トラン
ジスタ（同様に１つの偶数および１つの奇数）が起動さ
れるかによる。
【０１０４】図１６の実施形態は図１４の実施形態と同
様に動作することは理解されよう。しかしながら、その
金属ビット線キャパシタンスは、図１４のキャパシタン
スに比べて著しく低減される。
【０１０５】図１４〜図１６の実施形態は、図１０〜図
１２に関して上に説明されたような短いチャネルの選択
トランジスタを用いることができることは理解されよ
う。さらに、金属ビット線当たりの拡散ビット線の数
は、ここに記載されるように、２の倍数である必要はな
いことは理解されよう。むしろ、本発明の原理は、拡散
および金属ビット線の他の組み合わせにも当てはまる。
これが、ここで手短に参照される図１７に示される。図
１７では、奇数個（たとえば５つ）のタイプの拡散ビッ
ト線が存在する。各セクタ（Ａ、Ｂ、Ｃ等）では、偶数
選択トランジスタＳＥＬ ２Ｘおよび４Ｘが拡散ビット
線の一方にあり（図１７においてセクタの下に示され
る）、奇数選択トランジスタＳＥＬ １Ｘ、３Ｘおよび
５Ｘがその拡散ビット線の他方にある（図１７において
セクタの上に示される）。
【０１０６】さらに、この実施形態では、金属ビット線
ＭＢＬ（Ｎ）は偶数および奇数金属ビット線として編成
されない。代わりに、各金属ビット線ＭＢＬ（Ｎ）は、
接続される５つの選択トランジスタＳＥＬ １Ｘ〜ＳＥ
Ｌ ５Ｘを有し、偶数選択トランジスタＳＥＬ ２Ｘお
よび４ＸはセクタＡのような１つのセクタに属し、奇数
選択トランジスタＳＥＬ １Ｘ、３Ｘおよび５Ｘは、セ
クタＢのような隣接するセクタに属する。それにもかか
わらず、各拡散ビット線は２つの金属ビット線によって
アクティブにされる。したがって、セルＣの場合、金属
ビット線ＭＢＬ（Ｎ）は選択トランジスタ３Ａを介して
拡散部３に電源を供給し、一方、金属ビット線ＭＢＬ
（Ｎ＋１）は選択トランジスタ４Ａを介して拡散部４に
電源を供給する。
【０１０７】奇数個の拡散ビット線の他のアーキテクチ
ャ、ならびに対応する選択トランジスタおよび金属ビッ
ト線も実現可能であり、本発明に含まれることは理解さ
れよう。さらに、セグメント用選択トランジスタをその
ようなアーキテクチャに含むことができることも理解さ
れよう。さらに、本発明は、限定はしないが、スライス
型アレイを含む、全てのタイプのアーキテクチャに適用
することができる。
【０１０８】ここに開示される方法および装置は、固有
のハードウエアおよびソフトウエアに関連することなく
記載されてきた。むしろ、その方法および装置は、過度
の実験を行うことなく、従来の技術を用いて実施するた
めに、本発明の実施形態のうちの任意の形態を変更する
ことが必要とされるのに応じて、当業者が市販で購入す
ることができるハードウエアおよびソフトウエアを十分
に容易に適合させることができるように記載されてい
る。
【０１０９】本発明は、ここで特に図示され、説明され
てきたものによって限定されないことは当業者には理解
されよう。むしろ、本発明の範囲は、添付の請求の範囲
によって画定される。
【図面の簡単な説明】
【図１】図１は、本発明の好ましい実施形態による、メ
モリアレイ内のビット線の配列を示す概略図である。
【図２】図２は、本発明による、図１のビット線上の金
属配線の典型的な配列を示す概略図である。
【図３】図３は、米国特許第６，０１１，７２５号に開
示されるタイプのデュアルビットセルの概略図である。
【図４】図４は、図２の１つの典型的なレイアウトを示
す図である。
【図５】図５は、図２の１つの典型的なレイアウトを示
す図である。
【図６】図６は、図２の１つの典型的なレイアウトを示
す図である。
【図７】図７は、図２の１つの典型的なレイアウトを示
す図である。
【図８】図８は、図２のアーキテクチャの別のレイアウ
トを示す図である。
【図９】図９は、図２のアーキテクチャのさらに別のレ
イアウトを示す図である。
【図１０】図１０は、特定のメモリセルにアクセスする
際の電流の流れを示す概略的な回路図である。
【図１１】図１１は、特定のメモリセルにアクセスする
前の金属ビット線上の電圧レベルを示す、図１０に類似
の概略的な回路図である。
【図１２】図１２Ａは、ドレインための金属ビット線お
よび拡散ビット線上の電圧の上昇を示すグラフであり、
図１２Ｂは、ソースための金属ビット線および拡散ビッ
ト線上の電圧の上昇を示すグラフである。
【図１３】図１３は、金属ビット線間の電圧の結合を示
す概略図である。
【図１４】図１４は、８個の全拡散ビット線のために２
つの金属ビット線が存在する、本発明のアーキテクチャ
の別の実施形態を示す概略図である。
【図１５】図１５は、１６個の全拡散ビット線のために
２つの金属ビット線が存在する、本発明のアーキテクチ
ャの別の実施形態を示す概略図である。
【図１６】図１６は、図１５のアーキテクチャの別の実
施形態を示す概略図である。
【図１７】図１７は、本発明のアーキテクチャのさらに
別の実施形態を示す概略図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5B025 AA07 AB03 AC01 AD04 AD05 AE00 5F083 EP18 EP33 EP34 KA06 KA08 KA12 KA13 LA12 ZA21 5F101 BA45 BB02 BD22

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 メモリアレイであって、 複数の拡散ビット線と、 前記拡散ビット線当たりに１つの複数の選択トランジス
    タであって、該選択トランジスタは、第１、第２、第
    ３、第４、第５、第６、第７および第８のタイプからな
    る、選択トランジスタと、 偶数および奇数タイプの金属ビット線であって、前記奇
    数金属ビット線は前記第１、前記第３、前記第５および
    前記第７の選択トランジスタタイプに接続することがで
    き、前記偶数金属ビット線は、前記第２、前記第４、前
    記第６および前記第８の選択トランジスタタイプに接続
    することができる、金属ビット線とを備えるメモリアレ
    イ。
  2. 【請求項２】 前記拡散ビット線は第１および第２の端
    部を有し、前記第２、前記第４、前記第６および前記第
    ８のタイプの選択トランジスタは、その関連する前記拡
    散ビット線の前記第２の端部に接続され、前記第１、前
    記第３、前記第５および前記第７のタイプの選択トラン
    ジスタは、その関連する前記拡散ビット線の前記第１の
    端部に接続される請求項１に記載のメモリアレイ。
  3. 【請求項３】 前記偶数および奇数タイプの金属ビット
    線にそれぞれ接続することができる偶数および奇数コン
    タクトビット線をさらに備え、前記第２、前記第４、前
    記第６および前記第８のタイプの選択トランジスタは前
    記偶数コンタクトビット線に接続され、前記第１、前記
    第３、前記第５および前記第７のタイプの選択トランジ
    スタは前記奇数コンタクトビット線に接続される請求項
    １に記載のメモリアレイ。
  4. 【請求項４】 ８つの拡散ビット線からなるセグメント
    にアクセスするように構成されるセグメント用選択トラ
    ンジスタの対をさらに備え、１つのセグメントの第１の
    セグメント用選択トランジスタは前記セグメントの選択
    トランジスタと第１の金属ビット線との間に接続され、
    前記セグメントの第２のセグメント用選択トランジスタ
    は前記セグメントの前記選択トランジスタと前記第１の
    金属ビット線に対して隣接する金属ビット線との間に接
    続される請求項１に記載のメモリアレイ。
  5. 【請求項５】 窒化物リードオンリーメモリ（ＮＲＯ
    Ｍ）セルをさらに備える請求項１に記載のメモリアレ
    イ。
  6. 【請求項６】 前記選択トランジスタは低閾値電圧素子
    である請求項１に記載のメモリアレイ。
  7. 【請求項７】 前記選択トランジスタは、あるプロセス
    の標準的なチャネル長より短いチャネル長を有する請求
    項１に記載のメモリアレイ。
  8. 【請求項８】 メモリアレイであって、 第１の複数の金属ビット線と、 第２の複数の拡散ビット線と、 第３の複数の選択トランジスタとを備え、 金属ビット線当たり３つ以上の拡散ビット線が存在する
    メモリアレイ。
  9. 【請求項９】 拡散ビット線より多くの選択トランジス
    タが存在する請求項８に記載のメモリアレイ。
  10. 【請求項１０】 金属ビット線当たり４つの拡散ビット
    線が存在する請求項８に記載のメモリアレイ。
  11. 【請求項１１】 金属ビット線当たり８つの拡散ビット
    線が存在する請求項８に記載のメモリアレイ。
  12. 【請求項１２】 前記第２の複数は２の倍数でない請求
    項８に記載のメモリアレイ。
  13. 【請求項１３】 偶数選択トランジスタが偶数拡散ビッ
    ト線の一端に接続され、奇数選択トランジスタが奇数拡
    散ビット線の他端に接続され、偶数金属ビット線が前記
    偶数選択トランジスタに接続されることができ、奇数金
    属ビット線が前記奇数選択トランジスタに接続されるこ
    とができる請求項９に記載のメモリアレイ。
  14. 【請求項１４】 前記第２の複数の拡散ビット線は奇数
    個である請求項８に記載のメモリアレイ。
  15. 【請求項１５】 偶数選択トランジスタが偶数拡散ビッ
    ト線の一端に接続され、奇数選択トランジスタが奇数拡
    散ビット線の他端に接続され、前記拡散ビット線はセク
    タに分割され、前記金属ビット線は１つのセクタの前記
    偶数選択トランジスタに、かつ別のセクタの前記奇数選
    択トランジスタに接続可能である請求項１４に記載のメ
    モリアレイ。
  16. 【請求項１６】 拡散ビット線からなるセグメントにア
    クセスするように構成されるセグメント用選択トランジ
    スタをさらに備え、奇数セグメント用選択トランジスタ
    は前記セグメントの前記奇数拡散ビット線に接続するこ
    とができ、偶数セグメント用選択トランジスタは前記セ
    グメントの前記偶数拡散ビット線に接続することができ
    る請求項１１に記載のメモリアレイ。
  17. 【請求項１７】 前記選択トランジスタは低閾値電圧素
    子である請求項８に記載のメモリアレイ。
  18. 【請求項１８】 前記選択トランジスタは、あるプロセ
    スの標準的なチャネル長より短いチャネル長を有する請
    求項８に記載のメモリアレイ。
  19. 【請求項１９】 窒化物リードオンリーメモリ（ＮＲＯ
    Ｍ）セルをさらに備える請求項８に記載のメモリアレ
    イ。
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