JPH09266294A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH09266294A
JPH09266294A JP7469296A JP7469296A JPH09266294A JP H09266294 A JPH09266294 A JP H09266294A JP 7469296 A JP7469296 A JP 7469296A JP 7469296 A JP7469296 A JP 7469296A JP H09266294 A JPH09266294 A JP H09266294A
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source
memory cell
transistors
drain
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Kazuyuki Yamazaki
和之 山崎
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    • G—PHYSICS
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    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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Abstract

(57)【要約】 【課題】選択メモリセルトランジスタの電流経路に流れ
る電流を減少させることなく、金属配線１本に対する拡
散層配線の本数の割合を大きくし、金属配線の加工を容
易にすると共に微細化，集積度の向上をはかる。 【解決手段】各単位ブロック（Ｂ１，Ｂ２等）の１本の
ワード線のメモリセルトランジスタ数を８、拡散層配線
数を９とする。１つの単位ブロックに１本の割合でピッ
チが均一になるようにビット線（ＢＬ１，ＢＬ２等）、
ソース線（ＳＬ０，ＳＬ１ＳＬ３等）を交互に設ける。
一方の端にはソース線１本を付加する。メモリセルトラ
ンジスタＭ１〜Ｍ８のドレイン内の拡散層配線をビット
線に、ソース用の拡散層配線をソース線にそれぞれ選択
接続制御するバンク選択回路２，３を設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に情報をオン状態，オフ状態として記憶するトラ
ンジスタをメモリセルとして複数行，複数列配置した読
出し専用の半導体記憶装置に関する。
【０００２】
【従来の技術】読出し専用の半導体記憶装置の種類は多
く、その代表的な例として、情報をトランジスタのオン
状態，オフ状態で記憶するように形成したメモリセルを
用いるものが挙げられる。このようなトランジスタをメ
モリセルとする（以下、これをメモリセルトランジスタ
という）従来の読出し専用の半導体記憶装置の一例を図
６に示す（例えば特開平５−１６７０４２号公報参
照）。
【０００３】この半導体記憶装置のメモリセルアレイ１
ｘは、半導体基板に互いに平行に配置形成された複数の
拡散層配線（Ｄ０〜Ｄ４等）、及びこれら複数の拡散層
配線上に絶縁層を介してこれら拡散層配線と直交しかつ
互いに平行に配置形成された複数のワード線ＷＬ１〜Ｗ
Ｌ１６により形成され、複数のワード線ＷＬ１〜ＷＬ１
６それぞれの下方の隣接する２つの拡散層配線に挟まれ
た半導体基板をチャネルとしこれら２つの拡散層配線の
一方をソース、他方をドレインとしワード線ＷＬ１〜Ｗ
Ｌ１６をゲートとする複数のメモリセルトランジスタ
（Ｍ１〜Ｍ４等）を備え、これら複数のメモリセルトラ
ンジスタを、複数のワード線ＷＬ１〜ＷＬ１６それぞれ
に対し４個ずつに区分けし、この区分けの境界部分で共
有するものを含めて５本ずつの拡散層配線、１６本のワ
ード線を１つの単位とする複数の単位ブロック（Ｂ１，
Ｂ２等）を含む構成となっている。
【０００４】また、この半導体記憶装置は、各単位ブロ
ックに対し、５本の拡散層配線（Ｄ０〜Ｄ４）のうちの
中央の拡散層配線（Ｄ２）と対応しかつ平行に、またこ
れら拡散層配線（Ｄ０〜Ｄ４）及びワード線ＷＬ１〜Ｗ
Ｌ１６と絶縁されて配置形成された１本ずつのビット線
（ＢＬ１，ＢＬ２等）と、５本の拡散層配線（Ｄ０〜Ｄ
４）のうちの両端の拡散層配線（Ｄ０，Ｄ４）と対応し
かつ平行に、またこれら拡散層配線（Ｄ０〜Ｄ４）及び
ワード線ＷＬ１〜ＷＬ１６と絶縁されて配置形成された
２本ずつ（隣接する単位ブロックと共有するものを含
む）のソース線（ＳＬ０，ＳＬ１，ＳＬ２等）が設けら
れており、各単位ブロック（Ｂ１，Ｂ２等）は、５本の
拡散層配線（Ｄ０〜Ｄ４）のうちの３本の拡散層配線
（Ｄ１，Ｄ２，Ｄ３）をメモリセルトランジスタ（Ｍ１
〜Ｍ４）のドレインとし、ドレインと共有するものを含
む４本の拡散層配線（Ｄ０，Ｄ１，Ｄ３，Ｄ４）をソー
スとし、３本のドレイン用の拡散層配線（Ｄ１，Ｄ２，
Ｄ３）とビット線（ＢＬ１，ＢＬ２等）との間には、各
単位ブロックごとにこれらの間の接続を制御する第１の
バンク選択回路２ｘが設けられ、また、４本のソース用
の拡散層配線（Ｄ０，Ｄ１，Ｄ３，Ｄ４）とソース線
（ＳＬ０，ＳＬ１，ＳＬ２等）との間には、各単位ブロ
ックごとにこれらの間の接続を制御する第２のバンク選
択回路３ｘが設けられている。なお、ビット線（ＢＬ
１，ＢＬ２等）及びソース線（ＳＬ０，ＳＬ１，ＳＬ３
等）は金属配線で形成される。
【０００５】バンク選択回路２ｘは、アドレス信号Ａｘ
をデコードしてバンク選択信号を出力するデコーダ２１
ｘと、ワード線ＷＬ１〜ＷＬ１６と平行して配置形成さ
れデコーダ２１ｘからのバンク選択信号を伝達するバン
ク選択信号線ＢＳ２１，ＢＳ２２と、各単位ブロックご
とに（以下Ｂ２を代表して説明）、ソース，ドレインの
うちの一方をドレイン用の拡散層配線（Ｄ１，Ｄ３）と
対応接続し他方を共にドレイン用の拡散層配線（Ｄ２）
と接続しゲートを共にバンク選択信号線ＢＳ２２と接続
するトランジスタ（Ｑ２１，Ｑ２３）と、ソース，ドレ
インのうちの一方をドレイン用の拡散層配線（Ｄ２）と
接続し他方をコンタクト（Ｃ０２１）を介してビット線
（ＢＬ２）と接続しゲートをバンク選択信号線ＢＳ２１
と接続するトランジスタ（Ｑ２２）とを備えた構成とな
っている。
【０００６】またバンク選択回路３ｘは、アドレス信号
Ａｘをデコードしてバンク選択信号を出力するデコーダ
３１ｘと、ワード線ＷＬ１〜ＷＬ１６と平行して配置形
成されデコーダ３１ｘからのバンク選択信号を伝達する
バンク選択信号線ＢＳ３１，ＢＳ３２と、単位ブロック
ごとに、ソース，ドレインのうちの一方をソース用の拡
散層配線（Ｄ１，Ｄ３）と対応接続し他方をソース用の
拡散層配線（Ｄ０，Ｄ４）と対応接続しゲートを共にバ
ンク選択信号ＢＳ３１と接続するトランジスタ（Ｑ３
１，Ｑ３２）と、ソース，ドレインのうちの一方をソー
ス用の拡散層配線（Ｄ０，Ｄ４）と対応接続し他方をコ
ンタクト（ＣＯ３０，ＣＯ３１）を介してソース線（Ｓ
Ｌ１，ＳＬ２）と対応接続するトランジスタ（Ｑ３０，
Ｑ３３）とを備えた構成となっている。
【０００７】なお、図６には示されていないが、ビット
線ＢＬ１，ＢＬ２等にはセンス増幅回路が接続され、ソ
ース線ＳＬ０，ＳＬ１，ＳＬ２等には、選択されたメモ
リセルトランジスタと対応するソース線のみに選択レベ
ルのソース電位（接地電位）を供給するソース電位供給
回路が接続されている。
【０００８】次に、この半導体記憶装置の動作について
説明する。
【０００９】例えばメモリセルトランジスタＭ１を選択
する場合、バンク選択信号線ＢＳ２１，ＢＳ２２を高レ
ベルとし、トランジスタＱ２１，Ｑ２２，Ｑ２３をオン
状態としてそのドレイン用の拡散層配線Ｄ２及びメモリ
セルトランジスタＭ４のドレイン用の拡散層配線Ｄ３を
ビット線ＢＬ２に接続する。同様に、バンク選択信号線
ＢＳ３２を高レベルとし、トランジスタＱ３０，Ｑ３３
をオン状態としてＭ１のソース用の拡散層配線Ｄ０をソ
ース線ＳＬ１に、かつＭ４のソース用の拡散層配線Ｄ４
をソース線ＳＬ２に接続する。尚、その他のバンク選択
信号線ＢＳ３１に関しては低レベルとする。次にワード
選択線ＷＬ１〜ＷＬ１６のうち、ＷＬ１のみを高レベル
としてＭ１及びＭ４を選択状態とする。こうして、ソー
ス線ＳＬ１を選択レベルの接地レベル、ソース線ＳＬ２
をプリチャージレベルにし、ビット線ＭＬ２をセンス増
幅回路に接続することによって、センス増幅回路内の電
流源から、ビット線ＢＬ２、コンタクトＣＯ２１、トラ
ンジスタＱ２２，Ｑ２１、メモリセルトランジスタＭ
１、拡散層配線Ｄ０、トランジスタＱ３０、コンタクト
ＣＯ３０、ソース線ＳＬ１を通る電流パスが形成され
る。
【００１０】この時同時に、ビット線ＢＬ２、コンタク
トＣＯ２１、トランジスタＱ２２，Ｑ２３、メモリセル
トランジスタＭ４、拡散層配線Ｄ４、トランジスタＱ３
３、コンタクトＣＯ３１、ソース線ＳＬ２を通る電流パ
スが形成される。しかしこの電流パスには、前述の通り
ソース線ＳＬ２がプリチャージレベルとなっており、そ
のレベルをビット線ＢＬ２と全く同レベルにすることに
よって電流は殆んど流れない。
【００１１】ここで、メモリセルトランジスタＭ１がオ
ン状態であれば、ビット線ＢＬ２からソース線ＳＬ１へ
の電流パスを通って電流が流れ、データ“０”であるこ
とが判定でき、オフ状態であればこの電流パスに電流が
流れず、データ“１”であることが判定できる。
【００１２】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、拡散層配線（Ｄ０〜Ｄ４等）２本ごとに１本
の割合で金属配線のビット線（ＢＬ１，ＢＬ２等）及び
ソース線（ＳＬ０〜ＳＬ２等）が配置形成された構成と
なっており、拡散層配線はリソグラフィ技術の進歩によ
って０．７〜０．９μｍピッチとすることが可能である
ものの、金属配線に関しては、上述の構成とすると１．
４〜１．８μｍピットとするメタルエッチング加工技術
が必要であり、コンタクト（ＣＯ２１，ＣＯ３０，Ｃ３
１等）を含めると、このピッチでは加工が極めて困難と
なり、生産性を著しく損なうという問題点があり、ま
た、金属配線のピッチが拡散層配線のピッチを制限し
て、これ以上の集積度アップができなくなるという問題
点がある。
【００１３】本発明の目的は、選択メモリセルトランジ
スタの電流経路に流れる電流を減少させることなく、拡
散層配線の本数に対する金属配線の本数を変えて金属配
線の加工を容易にし、生産性の向上をはかると共に微細
化及び集積度の向上をはかることができる半導体記憶装
置を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板に互いに平行に配置形成された複数の拡
散層配線、及びこれら複数の拡散層配線上に絶縁層を介
してこれら拡散層配線と直交しかつ互いに平行に配置形
成された複数のワード線により形成され前記複数のワー
ド線それぞれの下方の隣接する２つの拡散層配線に挟ま
れた半導体基板をチャネルとしこれら２つの拡散層配線
のうちの一方をソース他方をドレインとし前記ワード線
をゲートとする複数のメモリセルトランジスタを備え前
記複数のメモリセルトランジスタを前記複数のワード線
それぞれに対し少なくとも６個ずつに区分けしこの区分
けの境界部分で共有するものを含めて少なくとも７本ず
つの前記拡散層配線をもつ複数の単位ブロックから成る
メモリセルアレイと、このメモリセルアレイの複数の単
位ブロックそれぞれに対し１本ずつの割合で前記複数の
拡散層配線と平行にかつこれら拡散層配線及び前記複数
のワード線と絶縁されて配置形成された複数のビット線
と、前記メモリセルアレイの複数の単位ブロックそれぞ
れに対し１本ずつの割合でかつ両端の単位ブロックのう
ちの一方には更に１本付加し前記ビット線とのピッチが
均一になるように前記複数の拡散層配線と平行に拡散層
配線及び前記複数のワード線と絶縁されて配置形成され
た複数のソース線と、前記複数のメモリセルトランジス
タそれぞれのソースを形成する拡散層配線及びドレイン
形成する拡散層配線それぞれと接続する１個ずつのトラ
ンジスタを備え前記複数のワード線のうちの選択された
ワード線と接続する複数のメモリセルトランジスタのう
ちの選択されるメモリセルトランジスタのドレインの拡
散層配線を対応する前記ビット線と接続しこのメモリセ
ルトランジスタのソースの拡散層配線を対応する前記ソ
ース線と接続するバンク選択回路と、前記複数のメモリ
セルトランジスタのうちの選択されるメモリセルトラン
ジスタと対応する前記ソース線にのみ選択レベルの電位
を供給するソース電位供給回路とを有している。
【００１５】また、複数の単位ブロックそれぞれが９本
の拡散層配線で形成されてその最も外側の拡散層配線を
メモリセルトランジスタのソースとし中央の拡散層配線
をドレインとし、前記最も外側の拡散層配線それぞれと
対応して第１及び第２のソース線を配置形成し、前記中
央の拡散層配線と対応してビット線を配置形成し、前記
９本の拡散層配線による８個のメモリセルトランジスタ
のドレインを前記９本の拡散層配線のうちの５本で形成
してこれら５本の拡散層配線それぞれにソース及びドレ
インのうちの一方を対応接続し他方を前記ビット線と接
続する５個のトランジスタ、並びにこれら５個のトラン
ジスタのうちの中央、その外側の２個、更にその外側の
２個の単位でオン，オフ制御する３本の第１のバンク選
択信号線を備えた第１のバンク選択回路と、前記８個の
メモリセルトランジスタのソースを、前記９本の拡散層
配線のうちのドレインと共用のものを含む６本で形成し
これら６本の拡散層配線それぞれにソース及びドレイン
のうちの一方を対応接続し他方を前記第１のソース線と
接続する３個のトランジスタ及び前記第２のソース線と
接続する３個のトランジスタ、並びに前記第１，第２の
ソース線それぞれと接続する１個ずつのトランジスタを
同時にオン，オフ制御する３本の第２のバンク選択信号
線を備えた第２のバンク選択回路とを含んで構成され
る。
【００１６】また、複数の単位ブロックそれぞれが７本
の拡散層配線で形成されてその最も外側の拡散層配線を
メモリセルトランジスタのソースとし中央の拡散層配線
をドレインとし、前記最も外側の拡散層配線それぞれと
対応して第１，第２のソース線を配置形成し、前記中央
の拡散層配線と対応してビット線を配置形成し、前記７
本の拡散層配線による６個のメモリセルトランジスタの
ドレインを前記７本の拡散層配線のうちの３本で形成し
てこれら３本の拡散層配線それぞれにソース及びドレイ
ンのうちの一方を対応接続し他方を前記ビット線と接続
する３個のトランジスタ、並びにこれら３個のトランジ
スタそれぞれをオン，オフ制御する３本の第１のバンク
選択信号線を備えた第１のバンク選択回路と、前記６個
のメモリセルトランジスタのソースを前記７本の拡散層
配線のうちの４本で形成してこれら４本の拡散層配線そ
れぞれにソース及びドレインのうちの一方を対応接続し
他方を前記第１のソース線と接続する２個のトランジス
タ及び前記第２のソース線と接続する２個のトランジス
タ、並びに前記第１，第２のソース線それぞれと接続す
る１個ずつのトランジスタを同時にオン，オフ制御する
２本の第２のバンク選択信号線を備えた第２のバンク選
択回路とを含んで構成される。
【００１７】また、複数の単位ブロックそれぞれが１７
本の拡散層配線で形成されてその最も外側の拡散層をメ
モリセルトランジスタのソースとし中央の拡散層配線を
ドレインとし、前記最も外側の拡散層配線それぞれと対
応して第１，第２のソース線を配置形成し、前記中央の
拡散層配線と対応してビット線を配置形成し、前記１７
本の拡散層配線による１６個のメモリセルトランジスタ
のドレインを前記１７本の拡散層配線のうちの９本で形
成してこれら９本の拡散層配線それぞれにソース及びド
レインのうちの一方を対応接続し他方を前記ビット線と
接続する９個のトランジスタ、並びにこれら９個のトラ
ンジスタのうちの中央の１個、その外側の２個、更にそ
の外側では順次２個ずつの単位でオン，オフ制御する５
本の第１のバンク選択信号線を備えた第１のバンク選択
回路と、前記１６個のメモリセルトランジスタのソース
を、前記１７本の拡散層配線のうちのドレインと共用の
ものを含む１０本で形成しこれら１０本の拡散層配線そ
れぞれにソース及びドレインのうちの一方を対応接続し
他方を前記第１のソース線と接続する５個のトランジス
タ及び前記第２のソース線と接続する５個のトランジス
タ、並びに前記第１，第２のソース線それぞれと接続す
る１個ずつのトランジスタを同時にオン，オフ制御する
５本の第２のバンク選択信号線を備えた第２のバンク選
択回路とを含んで構成される。
【００１８】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
【００１９】図１は本発明の第１の実施の形態を示す回
路図である。
【００２０】この第１の実施の形態のメモリセルアレイ
１は、半導体基板に互いに平行に配置形成された複数の
拡散層配線（Ｄ０，Ｄ１〜Ｄ８等）、及びこれら複数の
拡散層配線上に絶縁層を介してこれら拡散層配線と直交
しかつ互いに平行に配置形成された複数のワード線ＷＬ
１〜ＷＬ１６により形成され複数のワード線ＷＬ１〜Ｗ
Ｌ１６それぞれの下方の隣接する２つの拡散層配線に挟
まれた半導体基板をチャネルとしこれら２つの拡散層配
線のうちの一方をソース、他方をドレインとしワード線
ＷＬ１〜ＷＬ１６をゲートとする複数のメモリセルトラ
ンジスタ（Ｍ１〜Ｍ８等）を備え、これら複数のメモリ
セルトランジスタを、複数のワード線ＷＬ１〜ＷＬ１６
それぞれに対し８個ずつに区分けし、この区分けの境界
部分で共有するものを含めて９本ずつの拡散層配線（例
えばＤ０，Ｄ１〜Ｄ８）、１６本のワード線ＷＬ１〜Ｗ
Ｌ１６を１つの単位とする複数の単位ブロック（Ｂ１，
Ｂ２等）を含む構成となっている。
【００２１】また、この第１の実施の形態では、各単位
ブロック（Ｂ１，Ｂ２等）に対し、９本の拡散層配線
（Ｄ０〜Ｄ８）のうちの中央の拡散層配線（Ｄ４）と対
応しかつ平行に、またこれら拡散層配線（Ｄ０〜Ｄ８
等）及びワード線ＷＬ１〜ＷＬ１６と絶縁されて配置形
成された１本ずつのビット線（ＢＬ１，ＢＬ２等）と、
９本の拡散層配線（Ｄ０〜Ｄ８）のうちの両端の拡散層
配線（Ｄ０，Ｄ８）と対応しかつ平行に、またこれら拡
散層配線（Ｄ０〜Ｄ８等）及びワード線ＷＬ１〜ＷＬ１
６と絶縁されて配置形成された２本ずつ（隣接する単位
ブロックと共有するものを含む）のソース線（ＳＬ０，
ＳＬ１，ＳＬ２等）が設けられており、各単位ブロック
（Ｂ１，Ｂ２等）は、９本の拡散層配線（Ｄ０〜Ｄ８）
のうちの５本（Ｄ１，Ｄ３，Ｄ４，Ｄ５，Ｄ７）をメモ
リセルトランジスタ（Ｍ１〜Ｍ８）のドレインとし、ド
レインと共有するものを含む６本の拡散層配線（Ｄ０，
Ｄ２，Ｄ３，Ｄ５，Ｄ６，Ｄ８）をソースとし、５本の
ドレイン用の拡散層配線とビット線（ＢＬ１，ＢＬ２
等）との間には、各単位ブロックごとにこれらの間の接
続を制御する第１のバンク選択回路２が設けられ、ま
た、６本のソース用の拡散層配線とソース線（ＳＬ０，
ＳＬ１，ＳＬ２等）との間には、各単位ブロックごとに
これらの間の接続を制御する第２のバンク選択回路３が
設けられている。
【００２２】バンク選択回路２は、アドレス信号Ａをデ
コードして３つのバンク選択信号を出力するデコーダ２
１と、ワード線ＷＬ１〜ＷＬ１６と平行して配置形成さ
れデコーダ２１からの３つのバンク選択信号それぞれを
伝達するバンク選択信号線ＢＳ２１〜ＢＳ２３と、各単
位ブロックごとに（以下Ｂ２を代表して説明する）、ソ
ース，ドレインのうちの一方をドレイン用の拡散層配線
（Ｄ１，Ｄ７）と対応接続し他方を共にコンタクトＣＯ
２１を介してビット線（ＢＬ２）と接続しゲートを共に
バンク選択信号線ＢＬ２３と接続するトランジスタ（Ｑ
２１，Ｑ２５）と、ソース，ドレインのうちの一方をド
レイン用の拡散層配線（Ｄ３，Ｄ５）と接続し他方を共
にコンタクトＣＯ２１を介してビット線（ＢＬ２）と接
続しゲートを共にバンク選択信号線ＢＳ２２と接続する
トランジスタＱ２２，Ｑ２４と、ソース，ドレインのう
ちの一方をドレイン用の拡散層配線（Ｄ４）と接続し他
方をコンタクトＣＯ２１を介してビット線（ＢＬ２）と
接続しゲートをバンク選択信号線ＢＳ２１と接続するト
ランジスタ（Ｑ２３）とを備えた構成となっている。
【００２３】また、バンク選択回路３は、アドレス信号
Ａをデコードして３つのバンク選択信号を出力するデコ
ーダ３１と、ワード線ＷＬ１〜ＷＬ１６と平行して形成
されデコーダ３１からの３つのバンク選択信号それぞれ
を伝達するバンク選択信号線ＢＳ３１〜ＢＳ３３と、単
位ブロックごとに、ソース，ドレインのうちの一方をソ
ース用の拡散層配線（Ｄ０，Ｄ８）と対応接続し他方を
コンタクト（ＣＯ３０，ＣＯ３１）を介してソース線
（ＳＬ１，ＳＬ２）と対応接続しゲートを共にバンク選
択信号線ＢＳ３３と接続するトランジスタ（Ｑ３０，Ｑ
３５）と、ソース，ドレインのうちの一方をソース用の
拡散層配線（Ｄ２，Ｄ６）と対応接続し他方をコンタク
ト（ＣＯ３０，ＣＯ３１）を介してソース線（ＳＬ１，
ＳＬ２）と対応接続しゲートを共にバンク選択信号線Ｂ
Ｓ３２と接続するトランジスタ（Ｑ３１，Ｑ３４）と、
ソース，ドレインのうちの一方をソース用の拡散層配線
（Ｄ３，Ｄ５）と対応接続し他方をコンタクト（ＣＯ３
０，ＣＯ３１）を介してソース線（ＳＬ１，ＳＬ２）と
対応接続しゲートを共にバンク選択信号線ＢＬ３１と接
続するトランジスタ（Ｑ３２，Ｑ３３）とを備えた構成
となっている。
【００２４】なお、図１に示されていないが、ビット線
（ＢＬ１，ＢＬ２等）にはセンス増幅回路が接続され、
また、ソース線（ＳＬ０，ＳＬ１，ＳＬ２等）には、選
択されたメモリセルトランジスタと対応するソース線の
みに選択レベルのソース電位（接地電位）を供給するソ
ース電位供給回路が接続されている。
【００２５】次に、この第１の実施の形態の動作につい
て説明する。
【００２６】まず、メモリセルトランジスタＭ１の情報
を読み出したい場合、バンク選択信号線ＢＳ２３，ＢＳ
３３のみを高レベル、その他を低レベルすることによ
り、メモリセルトランジスタＭ１のドレイン用の拡散層
配線Ｄ１をビット線ＢＬ２に、ソース用の拡散層配線Ｄ
０をソース線ＳＬ１に接続する。次にワード線ＷＬ１〜
ＷＬ１６のうち、メモリセルトランジスタＭ１のゲート
配線をなすＷＬ１のみを高レベル、その他を低レベルに
することによって、ビット線ＢＬ２からコンタクトＣＯ
２１、トランジスタＱ２１、拡散層配線Ｄ１、メモリセ
ルトランジスタＭ１、拡散層配線Ｄ０、トランジスタＱ
３０、コンタクトＣＯ３０を通ってソース線ＳＬ１に至
る連続的な経路ができる。この時、ビット線ＢＬ２をセ
ンス増幅回路に接続し、ソース線ＳＬ１を接地すること
により、センス増幅回路内の電流源からこの経路１を通
って、メモリセルトランジスタＭ１のオン，オフの状態
に応じた電流が流れ、“０”レベル，“１”レベルのデ
ータを読出すことができる。
【００２７】このとき同時に、ビット線ＢＬ２、メモリ
セルトランジスタＭ８、ソース線ＳＬ２に至る電流経路
も形成されるが、選択されるメモリセルトランジスタＭ
１と対応するソース線ＳＬ１以外のソース線ＳＬ２等は
ビット線と同一のプリチャージレベルとなっているの
で、この経路には殆んど電流が流れない。
【００２８】メモリセルトランジスタＭ２の情報を読出
す場合には、バンク選択信号線ＢＳ２３，ＢＳ３２のみ
を高レベル、ワード線ＷＬ１のみを高レベル、ソース線
ＳＬ１のみを接地電位レベルとする。
【００２９】メモリセルトランジスタＭ３〜Ｍ８の情報
も、上述のメモリセルトランジスタＭ１，Ｍ２と同様に
して読出すことができる。
【００３０】この第１の実施の形態においては、ビット
線（ＢＬ１，ＢＬ２等）及びソース線（ＳＬ０，ＳＬ
１，ＳＬ２等）の金属配線を、拡散層配線（Ｄ０〜Ｄ８
等）４本につき１本の割合で配置形成することができる
ので、金属配線のピッチを図６に示された従来例に比
べ、２倍とすることができ、コンタクト（ＣＯ２１，Ｃ
Ｏ３０，ＣＯ３１等）を含む金属配線の加工が容易とな
り、生産性を向上させることができ、またこの金属配線
のピッチによって拡散層配線のピッチが制限されるよう
なことも緩和されるので、集積度を向上させることがで
きる。また、選択されたメモリセルトランジスタの電流
経路のトランジスタ数は従来例と同数の２個であるの
で、この電流経路に流れるメモリセルトランジスタの記
憶情報による電流が減少することもない。
【００３１】例えば、金属配線の最小加工寸法が、配線
幅（ＬＩＮＥ）０．８μｍ、配線間隔（ＳＰＡＣＥ）
０．７μｍまで可能であるとすると、図６に示された従
来例では拡散層配線のピッチが０．７５μｍで限界とな
り、これ以上のピッチ縮小、つまりメモリセルトランジ
スタ等の微細化、集積度の向上は不可能であるが、この
第１の実施の形態では、拡散層配線のピッチを０．３７
μｍまで縮小可能であり、微細化，集積度の向上をはか
ることができる。
【００３２】図２は本発明の第２の実施の形態を示す回
路図である。
【００３３】この第２の実施の形態が第１の実施の形態
と相違する点は、メモリセルトランジスタ（Ｍ１〜Ｍ
８）のソースとドレインとで共有する拡散層配線が、第
１の実施の形態ではＤ３及びＤ５となっているのに対
し、第２の実施の形態ではＤ１及びＤ７となっており、
これに伴ってバンク選択回路２，２ａ、３，３ａのデコ
ーダ２１，２１ａ、３１，３１ａのデコード内容が相違
している点である。
【００３４】選択されるメモリセルトランジスタ（例え
ばＭ７）によっては、バンク選択回路２，２ａ、３，３
ａのオン状態となるトランジスタが第１の実施の形態と
は異なる部分はあるが、基本的な動作、及び作用効果は
第１の実施の形態と同様であるので、これ以上の説明は
省略する。
【００３５】図３は本発明の第３の実施の形態を示す回
路図である。
【００３６】この第３の実施の形態は、各単位ブロック
（Ｂ１，Ｂ２等）の各ワード線それぞれと対応するメモ
リセルトランジスタを本発明の最小単位の６個（Ｍ１〜
Ｍ６）とし、拡散層配線を、隣接する単位ブロックと共
有するものを含めて本発明の最小単位の７本（Ｄ０〜Ｄ
６）としたものである。
【００３７】この第３の実施の形態においては、拡散層
配線Ｄ０，Ｄ２，Ｄ４，Ｄ６がソース用であり、Ｄ１，
Ｄ３，Ｄ５がドレイン用であり、ソース，ドレインで共
有する拡散層配線はない。また、第１のバンク選択回路
２ｂは、選択されるメモリセルトランジスタの位置に応
じて、３本の拡散層配線Ｄ１，Ｄ３，Ｄ５のうちの１本
をトランジスタＱ２１〜Ｑ２３で選択してビット線ＢＬ
２に接続する構成となっており、第２のバンク選択回路
３ｂは、選択されるメモリセルトランジスタの位置に応
じて、トランジスタＱ３０，Ｑ３１で２本の拡散層配線
Ｄ０，Ｄ２のうちの一方をソース線ＳＬ１に、トランジ
スタＱ３２，Ｑ３３で２本の拡散層配線Ｄ４，Ｄ６のう
ちの一方をソース線ＳＬ２にそれぞれ接続する構成とな
っている。
【００３８】また、図３には示されていないが、選択さ
れるメモリセルトランジスタ（例えばＭ１）と対応する
ソース線（ＳＬ１）のみを選択レベルの接地電位とし他
をビット線と同一のプリチャージレベルとするソース電
位供給回路を備えている。
【００３９】この第３の実施の形態においても、その動
作は第１，第２の実施の形態と類似しているので、動作
説明は省略する。
【００４０】この第３の実施の形態においては、ビット
線（ＢＬ１，ＢＬ２等）及びソース線（ＳＬ０，ＳＬ
１，ＳＬ２等）の金属配線を、拡散層配線（Ｄ０〜Ｄ６
等）３本につき１本の割合で配置形成することができる
ので、金属配線のピッチを図６に示された従来例に比べ
て１．５倍とすることができ、コンタクト（ＣＯ２１，
ＣＯ３０，ＣＯ３１等）を含む金属配線の加工が容易と
なり、生産性の向上をはかることができ、また、この金
属配線のピッチによって拡散層配線のピッチが制限され
るようなことも緩和されるので、集積度の向上をはかる
ことができる。
【００４１】図４はこの第３の実施の形態の各部の配置
図である。金属配線のピッチＰｍは、拡散層配線のピッ
チＰｄの３倍（従来例では２倍）とすることができ、金
属配線の最小加工寸法等を第１の実施の形態のところで
説明したのと同一とすると、金属配線のピッチＰｍ＝
１．５μｍに対し、拡散層配線のピッチＰｄを０．５μ
ｍとすることができる（従来例では０．７５μｍ）。
【００４２】また、選択されたメモリセルトランジスタ
の電流経路のトランジスタ数は従来例と同様に２個であ
るので、この電流経路に流れるメモリセルトランジスタ
の記憶情報による電流が減少することはない。
【００４３】この第３の実施の形態において、バンク選
択回路２ｂを、３本のドレイン用の拡散層配線Ｄ１，Ｄ
３，Ｄ５それぞれを異なるバンク選択信号線ＢＳ２１，
ＢＳ２２，ＢＳ２３で選択接続する回路としたが、拡散
層配線Ｄ１，Ｄ５を同一のバンク選択信号線で選択接続
する回路とすることもできる。
【００４４】図５は本発明の第４の実施の形態を示す回
路図である。
【００４５】この第５の実施の形態は、各単位ブロック
Ｂｉ（ｉは１，２等）の各ワード線それぞれと対応する
メモリセルトランジスタの数を１６個（Ｍ１〜Ｍ１６）
とし、拡散層配線の数を、隣接する単位ブロックと共有
するものを含めて１７本（Ｄ０〜Ｄ１６）としたもので
ある。
【００４６】この第４の実施の形態においては、拡散層
配線Ｄ０，Ｄ２，Ｄ４，Ｄ６，Ｄ７，Ｄ９，Ｄ１０，Ｄ
１２，Ｄ１４，Ｄ１６の１０本がソース用であり、Ｄ
１，Ｄ３，Ｄ５，Ｄ７，Ｄ８，Ｄ９，Ｄ１１，Ｄ１３，
Ｄ１５の９本がドレイン用であり、Ｄ７，Ｄ９がソー
ス，ドレイン共用となっている。
【００４７】また、第１のバンク選択回路２ｃは、選択
されるメモリセルトランジスタの位置に応じて、上述の
９本のドレイン用の拡散層配線のうちの１本又は２本を
５本のバンク選択信号線ＢＳ２１〜ＢＳ２５によりトラ
ンジスタＱ２１〜Ｑ２９で選択してビット線ＢＬｉに接
続する構成となっており、第２のバンク選択回路３ｃ
は、選択されるメモリセルトランジスタの位置に応じ
て、上述の１０本のソース用の拡散層配線のうちのＤ
０，Ｄ２，Ｄ４，Ｄ６，Ｄ７の中から１本を５本のバン
ク選択信号線ＢＳ３１〜ＢＳ３５によりトランジスタＱ
３０〜Ｑ３４で選択してソース線ＳＬ（ｉ−１）に接続
し、Ｄ９，Ｄ１０，Ｄ１２，Ｄ１４，Ｄ１６の中から１
本をトランジスタＱ３５〜Ｑ３９で選択してソース線Ｓ
Ｌｉに接続する。
【００４８】また、図５には示されていないが、選択さ
れるトランジスタ（例えばＭ１）と対応するソース線
（ＳＬ（ｉ−１））のみを選択レベルの接地電位とし、
他をビット線と同一のプリチャージレベルとするソース
電位供給回路を備える。
【００４９】この第４の実施の形態においては、各単位
ブロックＢｉの１本のワード線と対応するメモリセルト
ランジスタの数を１６、拡散層配線の数を１７とし、こ
れに適合するように各部を構成しているが、基本的な構
成、動作等に前述の第１，第２の実施の形態と同様であ
る。
【００５０】例えば、メモリセルトランジスタＭ１を選
択するには、バンク選択信号ＢＳ２１，ＢＳ３５を高レ
ベルにしてトランジスタＱ２１，Ｑ３０をオン状態と
し、ワード線ＷＬ１を高レベルにして、ビット線ＢＬ
ｉ、コンタクトＣＯ２１、トランジスタＱ２１、拡散層
配線Ｄ１、メモリセルトランジスタＭ１、拡散層配線Ｄ
０、コンタクトＣＯ３０、ソース線ＳＬ（ｉ−１）の電
流経路を形成し、ビット線ＢＬｉをセンス増幅回路に接
続しソース線ＳＬ（ｉ−１）を接地電位レベルとする。
このとき、ビット線ＢＬｉ、メモリセルトランジスタＭ
１６、ソース線ＳＬｉの電流経路も形成されるが、選択
されるメモリセルトランジスタＭ１と対応するソース線
ＳＬ（ｉ−１）以外のＳＬｉはビット線ＢＬｉと同一の
プリチャージレベルとなっているので、この電流経路に
は殆んど電流が流れない。従って、メモリセルトランジ
スタＭ１のオン状態，オフ状態（記憶データレベルの
“１”，“０”）を判別することができる。その他のメ
モリセルトランジスタＭ１〜Ｍ１６についても同様にし
て記憶データレベルの判別（読出し）を行うことができ
る。
【００５１】この第４の実施の形態では、ビット線ＢＬ
ｉ及びソース線ＳＬ（ｉ−１），ＳＬｉの金属配線を、
拡散層配線（Ｄ０〜Ｄ１６等）８本につき１本の割合で
配置形成することができるので、金属配線のピッチを図
６に示された従来例に比べ４倍とすることができ、コン
タクト（ＣＯ２１，ＣＯ３０，ＣＯ３１等）を含む金属
配線の加工が、第１〜第３の実施の形態より更に容易と
なり、また、この金属配線のピッチによって拡散層配線
のピッチが制限されるようなことも更に緩和され、集積
度の向上をはかることができる。例えば、金属配線の最
小加工寸法等を第１の実施の形態のところで説明したの
と同一とすると、拡散層配線のピッチを０．２μｍ程度
まで縮小可能であり、第１〜第３の実施の形態より更に
微細化，集積度の向上が可能となる。
【００５２】また、選択されたメモリセルトランジスタ
の電流経路のトランジスタ数は従来例と同数の２個であ
るので、この電流経路に流れるメモリセルトランジスタ
の記憶情報による電流が減少することはない。
【００５３】なお、この第４の実施の形態においては、
ソース，ドレインで共有する拡散層配線をＤ７，Ｄ９と
したが、他の拡散層配線とすることもできる。このこと
は、第１の実施の形態に対して第２の実施の形態がある
ように、この第４の実施の形態に対する変形があること
を示す。また、上述の第１〜第４の実施の形態では、選
択されたメモリセルトランジスタの電流経路のトランジ
スタ数を増すことなく、かつバンク選択信号線の数を低
減するように１本のバンク選択信号線で２個のトランジ
スタをオン，オフすることも行っているが、ソース電位
供給回路とにより、選択されるメモリセルトランジスタ
を含む電流経路のみが形成されれば、１本のバンク選択
信号によりオン，オフされるトランジスタの数は、全て
１個であっても、また３個以上であってもよい。
【００５４】
【発明の効果】以上説明したように本発明は、各単位ブ
ロックを、１本のワード線と対応するメモリセルトラン
ジスタの数を少なくとも６個ずつ、境界部分で共有する
ものを含めて少なくとも７本ずつの拡散層配線で形成
し、各単位ブロックに対し１本の割合でビット線を、各
単位ブロックに対して１本の割合でかつ一方の端の単位
ブロックには更に１本付加したソース線を、ビット線，
ソース線のピッチが均一となるように配置形成し、各単
位ブロックごとに、少なくとも７本の拡散層配線のうち
のメモリセルトランジスタのドレイン用の拡散層配線そ
れぞれを１個ずつのトランジスタによりビット線に接続
制御し、少なくとも７本の拡散層配線のうちのメモリセ
ルトランジスタのソース用の拡散層配線それぞれを１個
ずつのトランジスタによりソース線に接続制御し、選択
されるメモリセルトランジスタと対応するソース線のみ
に選択レベルのソース電位を供給する構成とすることに
より、選択されたメモリセルトランジスタの電流経路に
流れる電流を減少させることなく、ビット線及びソース
線の金属配線１本に対する拡散層配線の本数の割合を従
来例の１．５倍以上にすることができ、金属配線の加工
を容易にして生産性の向上をはかることができ、かつ金
属配線のピッチによる拡散層配線のピッチに対する制限
が緩和されて微細化及び集積度の向上をはかることがで
きる効果がある。
【００５５】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す回路図であ
る。
【図２】本発明の第２の実施の形態を示す回路図であ
る。
【図３】本発明の第３の実施の形態を示す回路図であ
る。
【図４】図３に示された実施の形態の動作及び効果を説
明するための各部の配置図である。
【図５】本発明の第４の実施の形態を示す回路図であ
る。
【図６】従来の半導体記憶装置の一例を示す回路図であ
る。
【符号の説明】 １，１ａ〜１ｃ，１ｘ メモリセルアレイ ２，２ａ〜２ｃ，２ｘ，３，３ａ〜３ｃ，３ｘ バン
ク選択回路 Ｂ１，Ｂ２，Ｂｉ 単位ブロック ＢＬ１，ＢＬ２，ＢＬｉ ビット線 Ｄ０〜Ｄ１６ 拡散層配線 Ｍ１〜Ｍ１６ メモリセルトランジスタ Ｑ２１〜Ｑ２９，Ｑ３０〜Ｑ３９ トランジスタ ＳＬ０，ＳＬ１，ＳＬ２，ＳＬ（ｉ−１），ＳＬｉ
ソース線 ＷＬ１〜ＷＬ１６ ワード線

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に互いに平行に配置形成され
    た複数の拡散層配線、及びこれら複数の拡散層配線上に
    絶縁層を介してこれら拡散層配線と直交しかつ互いに平
    行に配置形成された複数のワード線により形成され前記
    複数のワード線それぞれの下方の隣接する２つの拡散層
    配線に挟まれた半導体基板をチャネルとしこれら２つの
    拡散層配線のうちの一方をソース他方をドレインとし前
    記ワード線をゲートとする複数のメモリセルトランジス
    タを備え前記複数のメモリセルトランジスタを前記複数
    のワード線それぞれに対し少なくとも６個ずつに区分け
    しこの区分けの境界部分で共有するものを含めて少なく
    とも７本ずつの前記拡散層配線をもつ複数の単位ブロッ
    クから成るメモリセルアレイと、このメモリセルアレイ
    の複数の単位ブロックそれぞれに対し１本ずつの割合で
    前記複数の拡散層配線と平行にかつこれら拡散層配線及
    び前記複数のワード線と絶縁されて配置形成された複数
    のビット線と、前記メモリセルアレイの複数の単位ブロ
    ックそれぞれに対し１本ずつの割合でかつ両端の単位ブ
    ロックのうちの一方には更に１本付加し前記ビット線と
    のピッチが均一になるように前記複数の拡散層配線と平
    行に拡散層配線及び前記複数のワード線と絶縁されて配
    置形成された複数のソース線と、前記複数のメモリセル
    トランジスタそれぞれのソースを形成する拡散層配線及
    びドレイン形成する拡散層配線それぞれと接続する１個
    ずつのトランジスタを備え前記複数のワード線のうちの
    選択されたワード線と接続する複数のメモリセルトラン
    ジスタのうちの選択されるメモリセルトランジスタのド
    レインの拡散層配線を対応する前記ビット線と接続しこ
    のメモリセルトランジスタのソースの拡散層配線を対応
    する前記ソース線と接続するバンク選択回路と、前記複
    数のメモリセルトランジスタのうちの選択されるメモリ
    セルトランジスタと対応する前記ソース線にのみ選択レ
    ベルの電位を供給するソース電位供給回路とを有するこ
    とを特徴とする半導体記憶装置。
  2. 【請求項２】 複数の単位ブロックそれぞれが９本の拡
    散層配線で形成されてその最も外側の拡散層配線をメモ
    リセルトランジスタのソースとし中央の拡散層配線をド
    レインとし、前記最も外側の拡散層配線それぞれと対応
    して第１及び第２のソース線を配置形成し、前記中央の
    拡散層配線と対応してビット線を配置形成し、前記９本
    の拡散層配線による８個のメモリセルトランジスタのド
    レインを前記９本の拡散層配線のうちの５本で形成して
    これら５本の拡散層配線それぞれにソース及びドレイン
    のうちの一方を対応接続し他方を前記ビット線と接続す
    る５個のトランジスタ、並びにこれら５個のトランジス
    タのうちの中央、その外側の２個、更にその外側の２個
    の単位でオン，オフ制御する３本の第１のバンク選択信
    号線を備えた第１のバンク選択回路と、前記８個のメモ
    リセルトランジスタのソースを、前記９本の拡散層配線
    のうちのドレインと共用のものを含む６本で形成しこれ
    ら６本の拡散層配線それぞれにソース及びドレインのう
    ちの一方を対応接続し他方を前記第１のソース線と接続
    する３個のトランジスタ及び前記第２のソース線と接続
    する３個のトランジスタ、並びに前記第１，第２のソー
    ス線それぞれと接続する１個ずつのトランジスタを同時
    にオン，オフ制御する３本の第２のバンク選択信号線を
    備えた第２のバンク選択回路とを含む請求項１記載の半
    導体記憶装置。
  3. 【請求項３】 複数の単位ブロックそれぞれが７本の拡
    散層配線で形成されてその最も外側の拡散層配線をメモ
    リセルトランジスタのソースとし中央の拡散層配線をド
    レインとし、前記最も外側の拡散層配線それぞれと対応
    して第１，第２のソース線を配置形成し、前記中央の拡
    散層配線と対応してビット線を配置形成し、前記７本の
    拡散層配線による６個のメモリセルトランジスタのドレ
    インを前記７本の拡散層配線のうちの３本で形成してこ
    れら３本の拡散層配線それぞれにソース及びドレインの
    うちの一方を対応接続し他方を前記ビット線と接続する
    ３個のトランジスタ、並びにこれら３個のトランジスタ
    それぞれをオン，オフ制御する３本の第１のバンク選択
    信号線を備えた第１のバンク選択回路と、前記６個のメ
    モリセルトランジスタのソースを前記７本の拡散層配線
    のうちの４本で形成してこれら４本の拡散層配線それぞ
    れにソース及びドレインのうちの一方を対応接続し他方
    を前記第１のソース線と接続する２個のトランジスタ及
    び前記第２のソース線と接続する２個のトランジスタ、
    並びに前記第１，第２のソース線それぞれと接続する１
    個ずつのトランジスタを同時にオン，オフ制御する２本
    の第２のバンク選択信号線を備えた第２のバンク選択回
    路とを含む請求項１記載の半導体記憶装置。
  4. 【請求項４】 複数の単位ブロックそれぞれが１７本の
    拡散層配線で形成されてその最も外側の拡散層をメモリ
    セルトランジスタのソースとし中央の拡散層配線をドレ
    インとし、前記最も外側の拡散層配線それぞれと対応し
    て第１，第２のソース線を配置形成し、前記中央の拡散
    層配線と対応してビット線を配置形成し、前記１７本の
    拡散層配線による１６個のメモリセルトランジスタのド
    レインを前記１７本の拡散層配線のうちの９本で形成し
    てこれら９本の拡散層配線それぞれにソース及びドレイ
    ンのうちの一方を対応接続し他方を前記ビット線と接続
    する９個のトランジスタ、並びにこれら９個のトランジ
    スタのうちの中央の１個、その外側の２個、更にその外
    側では順次２個ずつの単位でオン，オフ制御する５本の
    第１のバンク選択信号線を備えた第１のバンク選択回路
    と、前記１６個のメモリセルトランジスタのソースを、
    前記１７本の拡散層配線のうちのドレインと共用のもの
    を含む１０本で形成しこれら１０本の拡散層配線それぞ
    れにソース及びドレインのうちの一方を対応接続し他方
    を前記第１のソース線と接続する５個のトランジスタ及
    び前記第２のソース線と接続する５個のトランジスタ、
    並びに前記第１，第２のソース線それぞれと接続する１
    個ずつのトランジスタを同時にオン，オフ制御する５本
    の第２のバンク選択信号線を備えた第２のバンク選択回
    路とを含む請求項１記載の半導体記憶装置。
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