KR101195166B1 - 메모리 어레이 회로 - Google Patents

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KR101195166B1
KR101195166B1 KR1020060007621A KR20060007621A KR101195166B1 KR 101195166 B1 KR101195166 B1 KR 101195166B1 KR 1020060007621 A KR1020060007621 A KR 1020060007621A KR 20060007621 A KR20060007621 A KR 20060007621A KR 101195166 B1 KR101195166 B1 KR 101195166B1
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노부카즈 무라타
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

1메모리 셀에서 2비트의 데이터를 기억하는 비휘발성 메모리 소자에 대응하고, 고속의 판독 동작이 가능한 메모리 어레이 회로를 제공한다. 부 비트선 SBL의 일단을 드레인 셀렉터 DS를 거쳐서 공통 전원 CDV에 접속하고, 타단을 소스 셀렉터 SS를 거쳐서 주 비트선 MBL에 접속한다. 드레인 셀렉터 DS에 대한 드레인 선택선 DSA 등과 소스 셀렉터 SS에 대한 소스 선택선 SSE 등에 대한 선택신호를 전환하고, 부 비트선 SBL을 메모리 셀 MC에 대한 드레인 선 또는 소스 선으로 전환하여 사용한다. 이에 따라 2비트 용량의 메모리 셀 MC의 읽고 쓰기가 가능하게 된다. 또한 메모리 셀 MC를 두 개 선택하고, 이들 메모리 셀에서, 메모리 셀로부터 주 비트선 MBL에 이르는 부 비트선 SBL을 끼운다. 이에 따라 배선 경로의 기생 용량이 감소하고, 고속의 판독 동작이 가능해진다.
Figure R1020060007621
메모리 셀, 어레이 회로, 비트, 소스

Description

메모리 어레이 회로{MEMORY ARRAY CIRCUIT}
도 1은 본 발명의 실시예 1을 나타내는 메모리 어레이 회로의 구성도이다.
도 2는 종래의 메모리 어레이 회로의 구성도이다.
도 3은 도 2 중 메모리 셀(MC6, MC9) 선택시의 상태를 나타낸 도면이다.
도 4는 2비트에 대응되는 메모리 소자의 설명도이다.
도 5는 도 1 중 메모리 셀(MC4, MC7) 선택시의 상태를 나타낸 도면이다.
도 6은 도 1 중 메모리 셀(MC7, MC10) 선택시의 상태를 나타낸 도면이다.
도 7은 본 발명의 실시예 2를 나타낸 메모리 어레이 회로의 구성도이다.
도 8은 본 발명의 실시예 3을 나타낸 메모리 어레이 회로의 구성도이다.
[도면의 주요 부분에 대한 부호의 설명]
20, 20A, 20B : 서브블록 30: 멀티플렉서
CDV : 공통 전원선 DS : 드레인 셀렉터
DSA～DSH : 드레인 선택선 MBL : 주 비트선
MC :메모리 셀 SS : 소스 셀렉터
SSE, SSK～SS0 : 소스 선택선 SBL : 부 비트선
WL : 워드선
본 발명은 1메모리 셀에서 2비트의 데이터를 기억하는 비휘발성 기억장치용 메모리 어레이 회로에 관한 것이다.
[특허문헌 1] 일본국 공개특허공보 특개 평11-203880호 공보
[특허문헌 2] 일본국 공개특허공보 특개 2000-57794호 공보
[특허문헌 3] 일본국 공개특허공보 특개 2004-335797호 공보
도 2는 상기 특허문헌 1에 기재된 종래의 메모리 어레이 회로의 구성도이다.
이 메모리 어레이 회로는 복수의 서브블록(SUBBLK)(1)(도면에는 1개만 기재)과 하나의 멀티플렉서(MPX)(2)를 가지고 있다. 서브블록(1)은 평행 배치된 복수의 워드선 WL0, WL1, ...과, 이들 워드선에 교차해서 배치된 복수의 셀렉터선 SL0, SL1, ...과, 이들 셀렉터선에 끼워지고, 워드선에 교차해서 배치된 복수의 부 비트선 SBL0, SBL1, ...을 가지고 있다.
워드선 WL과 셀렉터선 SL의 각 교차 부분에는 메모리 셀 MC0, MC1, ...이 설치되어 있다(도면에는 워드선 WL0에 대응하는 메모리 셀만 기재). 각 메모리 셀 MC는 부유 게이트에 축적되는 전하의 유무에 의해 데이터를 기억하는 것으로, 제어 전극이 워드선 WL에 접속되고, 드레인 전극이 셀렉터선 SL에 접속되어 있다. 또한 메모리 셀 MC의 소스 전극은 대응하는 부 비트선 SBL에 접속되어 있다.
각 셀렉터선 SL0, SL1, ...은 각각 스위치용 트랜지스터로 구성된 드레인 셀 렉터 DS0, DS1 ,...을 거쳐서 공통 전원선 CDV에 접속되어 있다. 짝수 번째 드레인 셀렉터 DS0, DS2, ...의 게이트는 드레인 선택선 DSE에 공통 접속되고, 홀수 번째의 드레인 셀렉터 DS1, DS3, ...의 게이트는 드레인 선택선 DSO에 공통 접속되어 있다. 한편, 각 부 비트선 SBLO, SBL1, ...은, 각각 스위치용 트랜지스터로 구성된 소스 셀렉터 SS0, SS1, ...을 거쳐서, 주 비트선 MBL0, MBL1, ...에 접속되어 있다.
이때, 도면에는 나타내지 않았지만, 주 비트선 MBL0, MBL1 , ...에는, 이 서브블록(1)과 같은 복수의 서브블록이 병렬로 접속되어 있다.
또한 주 비트선 MBL0, MBL1, ...은 멀티플렉서(2)를 거쳐서, 데이터선 DL0, DL1에 접속되어 있다. 멀티플렉서(2)는 선택신호 Y0, Y1, ...에 따라서 인접하는 2개의 주 비트선 MBL을 선택하고, 데이터선 DL0, DL1에 접속하는 것이다. 데이터선 DL0, DL1에는 각각 센스 앰프 SA0, SA1이 접속되는 동시에, 도시하지 않은 데이터 입력 회로 등이 접속되어 있다. 센스 앰프 SA0, SA1은 선택된 메모리 셀 MC를 통과시켜서 접지 전위로 흐르는 전류의 유무를 검출함으로써, 이 메모리 셀 MC의 기억 내용을 판독하는 것이다.
도 3은 도 2 중 메모리 셀(MC6, MC9) 선택시의 상태를 나타내는 도면이고, 굵은 선은 선택된 드레인 선택선 DS, 워드선 WL 및 소스 선택선 SS와 선택된 메모리 셀 MC6, MC9에 흐르는 전류의 경로를 나타내고 있다.
도 3에 나타나 있는 바와 같이 소스 선택선 SS와 선택신호 Y3을 "H"로 하는 것에 의해, 부 비트선 SBL3으로부터 주 비트선 MBL3과 데이터선 DL0를 통과시켜서 센스 앰프 SA0에 이르는 경로와, 부 비트선 SBL4로부터 주 비트선 MBL4와 데이터선 DL1을 통과시켜서 센스 앰프 SA1에 이르는 경로가 구성된다. 또한 워드선 WL0와 드레인 선택선 DSO을 "H"로 하는 것에 의해, 공통 전원선 CDV로부터 드레인 셀렉터 DS3와 메모리 셀 MC6을 거쳐서 부 비트선 SBL3에 이르는 경로와, 드레인 셀렉터 DS5와 메모리 셀 MC9를 거쳐서 부 비트선 SBL4에 이르는 경로가 구성된다.
이에 따라, 예를 들면 메모리 셀 MC6의 기억 내용이 "1"인 경우, 판독전류는 주 비트선 MBL3으로부터 센스 앰프 SA0에 흐른다. 또한 메모리 셀 MC9의 기억 내용이 "1"인 경우, 판독전류는 주 비트선 MBL4로부터 센스 앰프 SA1로 흐른다.
도 2에서 알 수 있는 바와 같이, 메모리 셀 MC6, MC9를 판독하는 경우, 부 비트선 SBL3, SBL4는 메모리 셀 MC7, MC8의 온 저항을 거쳐서 접속된다. 부 비트선 SBL3, SBL4의 전위는 메모리 셀 MC6, MC9의 기억 내용에 상관없이, 센스 앰프 SA0, SA1에 의해 대략 동전위가 된다. 단, 메모리 셀 MC6, MC9의 기억 내용이 서로 다른 경우, 부 비트선 SBL3, SBL4에 약간의 전위차가 생기기 때문에, 메모리 셀 MC7, MC8을 거쳐서 리크 전류가 흐른다. 따라서, 이 메모리 어레이 회로를 사용하기 위해서는, 리크 전류가 무시될 수 있을 정도로 작은 것이 필요하다.
한편, 선택된 메모리 셀 MC6, MC9은, 그 중간에 메모리 셀 MC7, MC8을 끼워 넣고, 판독에 사용하는 부 비트선 SBL3, SBL4이 이들 메모리 셀 MC6, MC9의 내측에 위치하고 있다. 따라서, 부 비트선 SBL3, SBL4와 주 비트선 MBL3, MBL4 등의 판독 경로 이외의 주 기생 용량의 성분은 셀렉터선 SL4와 이 셀렉터선 SL4에 접속하는 메모리 셀로만 이루어지고, 판독 경로에 발생하는 기생 용량은 선택된 메모리 셀 MC6, MC9에 끼워진 영역에 한정된다. 이 때문에, 기생 용량이 매우 작아져서, 고속의 판독 동작이 가능해진다.
그러나 상기 메모리 어레이 회로는, 부유 게이트에 축적되는 전하의 유무에 따라 데이터를 기억하는 비휘발성 메모리 셀을 대상으로 한 것으로, 각 메모리 셀에서는 드레인 전극과 소스 전극이 고정되어 있다.
한편, 최근 대메모리 용량에 대한 요구가 높아짐에 따라, 하나의 메모리 셀에서 2비트의 데이터를 기억할 수 있는 비휘발성 메모리 소자가 출현하고 있다.
도 4는 상기 특허문헌 3에 기재된 2비트에 대응되는 메모리 소자의 설명도이다.
이 메모리 소자는, 도 4a에 단면구조를 나타낸 바와 같이, P웰 영역(11)의 표면에 게이트 산화막(12)을 거쳐서 게이트 전극(13)이 형성되고, 이 게이트 전극(13)의 측벽부에, 실리콘 질화막에 의한 메모리 기능체(14L, 14R)가 형성되어 있다. 또한 P웰 영역(11)의 표면에는, 일부가 메모리 기능체(14L, 14R)의 하측에 달하도록, N형 확산영역(15L, 15R)이 형성되어 있다. 이들 확산영역(15L, 15R)은 인가하는 전압에 따라, 소스 전극 또는 드레인 전극이 되도록 전환하여 사용되도록 되어 있다.
도 4(b)는 메모리 소자의 입력 동작 원리를 도시한 도면이다. 이때, 입력이라는 것은 메모리 기능체에 전자를 주입하는 것을 가리킨다.
도면 좌측의 메모리 기능체(14L)에 입력하기 위해서는, 우측의 확산영역 (15R)을 소스 전극으로, 좌측의 확산영역(15L)을 드레인 전극으로 한다. 예를 들면, 확산영역(15R) 및 P형 웰 영역(11)에 0V, 확산영역(15L)과 게이트 전극(13)에 +5V를 인가한다. 이에 따라, 반전층(16)이 확산영역(15R)으로부터 성장하지만, 확산영역(15L)에 이르지 않아 핀치오프점이 발생한다. 전자는 핀치오프점으로부터 확산영역(15L)까지 고전계에 의해 가속되어, 소위 핫 일렉트론(hot electron)이 된다. 이 핫 일렉트론이 메모리 기능체(14L)에 주입됨으로써, 입력이 행해진다. 한편, 우측의 메모리 기능체(14R) 근방에서는 핫 일렉트론이 발생하지 않기 때문에, 입력은 행해지지 않는다.
한편, 우측의 메모리 기능체(14R)에 입력하기 위해서는 좌측의 확산영역(15L)을 소스 전극으로 하고, 우측의 확산영역(15R)을 드레인 전극으로 한다.
도 4(c)는 메모리 소자의 판독 동작 원리를 도시한 도면이다.
도면 좌측의 메모리 기능체(14L)에 기억된 정보를 판독하는 경우, 좌측의 확산영역(15L)을 소스 전극으로, 우측의 확산영역(15R)을 드레인 전극으로 해서 트랜지스터를 동작시킨다. 예를 들면, 확산영역(15R) 및 P형 웰 영역(11)에 0V, 확산영역(15L)에 +1.8V, 게이트 전극(13)에 +2V를 인가한다. 이때, 메모리 기능체(14L)에 전자가 축적되어 있지 않은 경우에는, 드레인 전류가 흐르기 쉽다. 한편, 메모리 기능체(14L)에 전자가 축적되어 있는 경우에는, 이 메모리 기능체(14L) 근방에서 반전층이 형성되기 어려우므로, 드레인 전류는 흐르기 어렵다. 따라서, 드레인 전류를 검출함으로써, 메모리 기능체(14L)의 기억 정보를 판독할 수 있다. 한편, 도면 우측의 메모리 기능체(14R)에 기억된 정보를 판독하는 경우, 우측의 확산영역 (15R)을 소스 전극으로, 좌측의 확산영역(15L)을 드레인 전극으로 해서 트랜지스터를 동작시킨다.
도 4(d)는 메모리 소자의 소거 동작 원리를 도시한 도면이다.
도면 좌측의 메모리 기능체(14L)에 기억된 정보를 소거하는 경우, 좌측의 확산영역(15L)에 정전압(예를 들면, +5V), P형 웰 영역(11)에 0V를 인가하고, 이 확산영역(15L)과 P형 웰 영역(11)과의 PN접합에 역방향 바이어스를 걸고, 게이트 전극(13)에 부전압(예를 들면, -5V)을 인가한다. 이에 따라, PN접합 중 게이트 전극(13) 부근에서는, 부전압이 인가된 게이트 전극의 영향에 의해, 특히 포텐셜의 기울기가 급해진다. 그 때문에 밴드 간 터널에 의해 PN접합의 P형 웰 영역(11) 측에 핫 홀이 발생한다. 이 핫 홀이 마이너스 전위를 가지는 게이트 전극(13)방향으로 인입되어, 메모리 기능체(14L)에 홀 주입이 행해지고, 이 메모리 기능체(14L)의 소거가 행해진다. 이때, 확산영역(15R)에는 0V를 인가하면 된다. 또한 이때, 도면 우측의 메모리 기능체(14R)에 기억된 정보를 소거하는 경우에는, 확산영역(15R, 15L)의 전위를 교체하면 된다.
이와 같이, 2비트에 대응되는 메모리 소자에서는, 게이트 전극(13)의 좌우 측벽부에 메모리 기능체(14L, 14R)를 형성하고, 이들 두 개의 메모리 기능체(14L, 14R)에 대응해서 형성된 좌우의 확산영역(15L, 15R)이 소스 전극 또는 드레인 전극이 되도록 사용함으로써, 2비트의 정보를 기억할 수 있다.
그러나, 상기 메모리 어레이 회로는 메모리 셀 MC의 드레인 전극이 접속되는 셀렉터선 SL과 소스 전극이 접속되는 서브 비트선 SBL이 완전히 구별되므로, 2비트 에 대응되는 메모리 소자에 적응시킬 수 없었다.
본 발명은 1메모리 셀에서 2비트의 데이터를 기억하는 비휘발성 메모리 소자에 대응하고, 고속의 판독 동작이 가능한 메모리 어레이 회로를 제공하는 것이다.
본 발명의 메모리 어레이 회로는 평행하게 배치된 복수의 워드선과, 상기 워드선에 교차해서 평행하게 배치된 복수의 부 비트선과, 상기 부 비트선의 인접하는 2개마다 설치된 주 비트선과, 상기 워드선과 상기 부 비트선의 각 교차 부분에 설치되어 제어 전극이 그 교차 부분의 워드선에 접속되고, 제 1 전극이 그 교차 부분의 부 비트선에 접속되고, 제 2 전극이 상기 부 비트선에 인접하는 부 비트선에 접속되어서, 상기 워드선에 의해 선택됐을 때 상기 제 1 및 제 2 전극 간에 인가하는 전압의 방향을 바꿈으로써 2비트의 정보를 읽고 쓸 수 있는 비휘발성 메모리 셀과, 상기 부 비트선의 일단과 공통 전원 사이에 설치되고, 드레인 선택신호가 부여되었을 때 상기 부 비트선을 상기 공통 전원에 접속하는 드레인 셀렉터와, 상기 부 비트선의 타단과 상기 주 비트선 사이에 설치되고, 소스 선택신호가 부여되었을 때 상기 부비트선을 상기 주 비트선에 접속하는 소스 셀렉터와, 상기 드레인 셀렉터 내의 제 4n(단, n은 0 이상의 정수) 번째, 제 4n+1 번째, 제 4n+2 번째 및 제 4n+3 번째의 각 드레인 셀렉터에, 상기 드레인 선택신호를 부여하기 위한 제 1, 제 2, 제 3 및 제 4 드레인 선택선과, 상기 소스 셀렉터의 내의 짝수 번째 및 홀수 번째의 각 소스 셀렉터에 상기 소스 선택신호를 부여하기 위한 제 1 및 제 2 소스 선택선을 구비한 것을 특징으로 한다.
선택된 두 개의 메모리 셀에 끼워지는 메모리 셀의 수를 m개로 하는 경우에는, 워드선에 교차해서 평행하게 배치되고, 인접하는 2m개를 한 쌍으로 하는 n조의 부 비트선과, 이 부 비트선의 인접하는 m개마다 설치된 2n개의 주 비트선을 설치한다. 그리고, 각 부 비트선 일단과 공통 전원 사이에 설치되어서 이 부 비트선을 공통 전원에 접속하는 드레인 셀렉터 내의 제 2mi(단, i는 0 내지 n-1의 정수) 번째, 제 2mi+1 번째, ... 및 제 2m(i+1)-1 번째의 각 드레인 셀렉터에, 각각 드레인 선택신호를 부여하기 위한 제 1, 제 2, ... 및 제 2m 드레인 선택선을 설치한다. 또한 각 부 비트선의 타단과 대응하는 주 비트선 사이에 설치되어서 이 부 비트선을 주 비트선에 접속하는 소스 셀렉터 내의 제mj(단, j는 0 내지 2n-1의 정수) 번째, 제 mj+1 번째, ..., 및 제 m(j+1)-1 번째의 각 소스 셀렉터에, 상기 소스 선택신호를 부여하기 위한 제 1, 제 2, ..., 및 제 m 소스 선택선을 설치한다.
[실시예 1]
도 1은, 본 발명의 실시예 1을 나타내는 메모리 어레이 회로의 구성도이다.
이 메모리 어레이 회로는, 복수의 서브블록(SUBBLK)(20)(단, 도면에는 1개만 기재)과 하나의 멀티플렉서(MPX)(30)를 가지고 있다. 각 서브블록(20)은 평행으로 배치된 복수의 워드선 WLi(i=0, 1, ...)과 이들 워드선 WLi에 교차해서 평행하게 배치된 복수의 부 비트선 SBLj(j=0, 1, ...)을 가지고 있다.
워드선 WLi와 부 비트선 SBLj의 각 교차 부분에는 메모리 셀 MCj(j=0, 1, ...)가 설치되어 있다(단, 도면에는, 워드선 WLO에 대응하는 메모리 셀만 기재). 각 메모리 셀 MCj는 도 4에 나타낸 것과 같이, 게이트 전극(제어 전극)의 좌우 측 벽부에 각각 메모리 기능체를 형성하고, 두 개의 메모리 기능체에 대응해서 형성된 좌우의 확산영역을 드레인 전극 또는 소스 전극으로 전환하여 사용할 수 있는 제 1 및 제 2 전극으로 하는 2비트에 대응되는 비휘발성 메모리 소자이다. 메모리 셀 MCj의 게이트 전극은 대응하는 워드선 WLi에 접속되고, 이 메모리 셀 MCj의 제 1 및 제 2 전극이 각각 인접하는 부 비트선 SBLj, SBLj+1에 접속되어 있다.
부 비트선 SBLj의 일단(도면의 상측)은 스위치용 트랜지스터로 구성된 드레인 셀렉터 DSj를 거쳐서 공통 전원선 CDV에 접속되어 있다. 드레인 셀렉터 DSj 중, 4n(단, n=0, 1, 2,...) 번째 드레인 셀렉터 DSj의 게이트는 드레인 선택선 DSA에 공통 접속되고, 4n+1 번째 드레인 셀렉터 DSj의 게이트는 드레인 선택선 DSB에 공통 접속되어 있다. 또한, 4n+2 번째 드레인 셀렉터 DSj의 게이트는 드레인 선택선 DSC에 공통 접속되고, 4n+3 번째 드레인 셀렉터 DSj의 게이트는 드레인 선택선 DSD에 공통 접속되어 있다.
또한, 부 비트선 SBLj+1의 타단(도면의 하측)은 스위치용 트랜지스터로 구성된 소스 셀렉터 SSj를 거쳐서, 대응하는 주 비트선 MBL에 접속되어 있다. 즉, 인접하는 홀수 번째와 짝수 번째의 부 비트선 SBL2n+1, SBL2n+2(예를 들면, SBL1, SBL2)은 각각 소스 셀렉터 SS2n, SS2n+1(이 경우는, SS0, SS1)을 거쳐서, 주 비트선 MBLn(이 경우는, MBL0)에 접속되어 있다. 그리고, 짝수 번째의 소스 셀렉터 SS2n의 게이트는 소스 선택선 SSE에 공통 접속되고, 홀수 번째의 소스 셀렉터 SS2n+1의 게이트는 소스 선택선 SSO에 공통 접속되어 있다. 이때, 주 비트선 MBL0, MBL1, ...에는 이 서브블록(20)과 같은 복수의 서브블록이 병렬로 접속되어 있다.
또한 주 비트선 MBL0, MBL1, ...은 멀티플렉서(30)를 거쳐서 데이터선 DL0, DL1에 접속되어 있다. 멀티플렉서(30)는 선택신호 Y0, Y1, ...에 따라서 인접하는 2개의 주 비트선 MBL을 선택하고, 데이터선 DL0, DL1에 접속하는 것이다. 데이터선 DL0, DL1에는 각각 센스 앰프 SA0, SA1이 접속되는 동시에, 도시하지 않은 데이터 입력 회로 등이 접속되어 있다. 센스 앰프 SA0, SA1은 선택된 메모리 셀 MC를 통과시켜서 접지 전위로 흐르는 전류의 유무를 검출함으로써, 이 메모리 셀 MC의 기억 내용을 판독하는 것이다.
이때, 도 1에는 기재하지 않았지만, 소스 선택선 SSE, SSO 및 드레인 선택선 DSA～DSD에 대한 선택신호, 워드선 WLi에 대한 구동 신호, 멀티플렉서(30)에 대한 선택신호 Yi는 어드레스 디코더에 의해 어드레스 신호를 디코드함으로써 얻어진다. 예를 들면, 어드레스 신호의 상위 자릿수를 디코드함으로써 서브블록(20)을 선택하기 위한 소스 선택선 SSE, SSO에 대한 선택신호가 얻어진다. 또한, 어드레스 신호의 하위 자릿수를 디코드함으로써, 멀티플렉서(30)에 대한 선택신호 Yi가 얻어진다. 또한, 어드레스 신호의 중위 자릿수를 디코드함으로써, 워드선 WLi에 대한 구동 신호와 드레인 선택선 DSA～DSD에 대한 선택신호가 얻어진다.
도 5는 도 1 중 메모리 셀(MC4, MC7) 선택시의 상태를 나타내는 도면으로, 굵은 선은 선택된 드레인 선택선 DSA, 워드선 WL0, 소스 선택선 SSE 및 선택신호 Y3과, 선택된 메모리 셀 MC4, MC7에 흐르는 전류의 경로를 나타내고 있다.
도 5에 나타낸 것과 같이, 소스 선택선 SSE와 선택신호 Y3을 "H"로 함으로써, 부 비트선 SBL5, SBL7이 각각 주 비트선 MBL2, MBL3을 거쳐서 데이터선 DL0, DL1에 접속된다. 또한 워드선 WL0와 드레인 선택선 DSA를 "H"로 함으로써, 공통 전원선 CDV로부터 드레인 셀렉터 DS4, 부 비트선 SB4 및 메모리 셀 MC4를 거쳐서 부 비트선 SBL5에 이르는 경로와 드레인 셀렉터 DS8, 부 비트선 SB8 및 메모리 셀 MC7을 거쳐서 부 비트선 SBL7에 이르는 경로가 구성된다.
이에 따라, 메모리 셀 MC4의 좌측의 전극은 공통 전원선 CDV에 접속되고, 우측의 전극은 데이터선 DL0에 접속된다. 한편, 메모리 셀 MC7의 우측의 전극은 공통 전원선 CDV에 접속되고, 좌측의 전극은 데이터선 DL1에 접속된다.
따라서, 공통 전원선 CDV와 워드선 WL0에 5V를 인가하고, 데이터선 DL0, DL1을 0V로 하면, 메모리 셀 MC4의 좌측의 메모리 기능체와 메모리 셀 MC7의 우측의 메모리 기능체에 입력을 할 수 있다.
또한, 워드선 WL0와 공통 전원선 CDV에 각각 2V와 1.8V를 인가하고, 센스 앰프 SA0, SA1을 작동시키면, 메모리 셀 MC4의 우측의 메모리 기능체와 메모리 셀 MC7의 좌측의 메모리 기능체의 기억 내용을 판독할 수 있다.
이 판독 동작에 있어서, 판독 경로는 선택된 메모리 셀 MC4, MC7에 따라, 그 중간의 메모리 셀 MC5, MC6을 끼우고, 판독에 사용하는 부 비트선 SBL5, SBL7은 이들 메모리 셀 MC4, MC7의 내측에 위치하고 있다. 따라서, 부 비트선 SBL5, SBL7 및 주 비트선 MBL2, MBL3 등의 판독 경로 이외의 주 기생 용량의 성분은 부 비트선 SBL6과 이 부 비트선 SBL6에 접속하는 메모리 셀 뿐이다. 이에 따라, 판독 경로에 발생하는 기생 용량은 도 2의 메모리 어레이 회로와 마찬가지로, 선택된 메모리 셀 MC4, MC7로 끼워진 영역에 한정되어, 기생 용량이 매우 작아져서 고속의 판독 동작 이 가능해진다.
도 6은 도 1중 메모리 셀(MC7, MC10) 선택시의 상태를 나타내는 도면으로, 굵은 선은 선택된 드레인 선택선 DSD, 워드선 WL0, 소스 선택선 SSO 및 선택신호 Y3과 선택된 메모리 셀 MC7, MC10에 흐르는 전류의 경로를 나타내고 있다. 이 도 6에 있어서도, 판독 경로는 선택된 메모리 셀 MC7, MC10에 따라, 그 중간의 메모리 셀 MC8, MC9을 끼우고, 판독에 사용하는 부 비트선 SBL8, SBL1O은 이들 메모리 셀 MC7, MC10의 내측에 위치하고 있다. 따라서, 기생 용량이 매우 작아져서 고속의 판독 동작이 가능해진다.
단, 도 6에서 메모리 셀 MC7에 흐르는 전류의 방향은 도 5에서 선택된 메모리 셀 MC7에 흐르는 전류와 방향이 반대로 되어 있는 것을 알 수 있다. 이에 따라, 메모리 셀 MC7의 우측의 메모리 기능체의 기억 내용을 판독할 수 있다. 또한 입력 동작의 경우에는, 메모리 셀 MC7의 좌측의 메모리 기능체에 입력을 할 수 있다.
이상과 같이, 본 실시예 1의 메모리 어레이 회로는 각 부 비트선 SBLj 양단에 드레인 셀렉터 DS와 소스 셀렉터 SS를 설치하고, 공통 전원선 CDV 및 주 비트선 MBL과의 접속을 바꿀 수 있도록 구성되어 있다. 이에 따라, 인접하는 부 비트선 SBLj, SBLj+1에 접속되는 메모리 셀 MC의 제 1 및 제 2 전극을 소스 전극과 드레인 전극, 또는 드레인 전극과 소스 전극으로 전환하는 것이 가능하게 되고, 1메모리 셀에서 2비트의 데이터를 기억하는 비휘발성 메모리 소자에 대응시킬 수 있다.
또한, 선택된 두 개의 메모리 셀 MC에 따라, 판독용인 부 비트선 SBL을 끼우는 구성으로 되어 있으므로, 판독 경로의 기생 용량이 저감되고, 고속의 판독 동작 이 가능해진다는 이점이 있다.
[실시예 2]
도 7은 본 발명의 실시예 2를 나타내는 메모리 어레이 회로의 구성도이다.
이 메모리 어레이 회로는, 도 1의 메모리 어레이 회로와 마찬가지로, 복수의 서브블록(20A)과 하나의 멀티플렉서(30)를 가지고 있다. 각 서브블록(20A)은 평행하게 배치된 복수의 워드선 WLi(i=0, 1, ...)와, 이들 워드선 WLi에 교차해서 평행하게 배치된 복수의 부 비트선 SBLj(j=0, 1, ...)를 가지고 있다. 또한 워드선 WLi와 부 비트선 SBLj의 각 교차 부분에는, 도 1과 같은 메모리 셀 MCj가 설치되고, 이 메모리 셀 MCj의 게이트 전극이 워드선 WLi에 접속되어 있다. 메모리 셀 MCj의 제 1 및 제 2 전극은, 각각 부 비트선 SBLj, SBLj+1에 접속되어 있다. 그리고 부 비트선 SBLj의 일단은 드레인 셀렉터 DSj를 거쳐서 공통 전원선 CDV에 접속되어 있다. 여기까지의 구성은 도 1의 메모리 어레이 회로와 같다.
한편, 드레인 셀렉터 DSj 중, 6n(단, n=0, 1, 2, ...) 번째 드레인 셀렉터의 게이트는 드레인 선택선 DSA에 공통 접속되어 있다. 마찬가지로, 6n+1, 6n+2, 6n+3, 6n+4, 6n+5 번째 드레인 셀렉터 DS의 게이트는 각각 드레인 선택선 DSB, DSC, DSD, DSE, DSF에 공통 접속되어 있다.
또한 부 비트선 SBLj+1의 타단은 소스 셀렉터 SSj를 거쳐서, 대응하는 주 비트선 MBL에 접속되어 있다. 즉 인접하는 3개의 부 비트선 SBL3n+1, SBL3n+2, SBL3n+3은 각각 소스 셀렉터 SS3n, SS3n+1, SS3n+2를 거쳐서, 주 비트선 MBLn에 접속되어 있다. 그리고 소스 셀렉터 SS3n, SS3n+1, SS3n+2의 게이트는 각각 소스 선 택선 SSL, SSM, SSN에 공통 접속되어 있다.
이때, 주 비트선 MBL0, MBL1, ...에는 상기 서브블록(20A)과 같은 복수의 서브블록이 병렬로 접속되어 있고, 주 비트선 MBL0, MBL1, ...은 멀티플렉서(30)를 거쳐서 데이터선 DL0, DL1에 접속되고, 상기 데이터선 DL0, DL1에 각각 센스 앰프 SA0, SA1 및 데이터 입력 회로 등이 접속되어 있는 것은 도 1과 같다.
도 7 중 굵은 선은 드레인 선택선 DSC, DSD, 워드선 WL0, 소스 선택선 SSL 및 멀티플렉서(30)의 선택신호 Y1을 선택하는 것에 의해 메모리 셀 MC3, MC7이 일의적으로 선택되었을 때의 전류 경로를 나타내고 있다. 이렇게, 선택된 2개의 메모리 셀(MC3, MC7) 사이에, 3개의 메모리 셀(MC4～MC6)이 끼워지고, 전류 경로가 되는 부 비트선 SBL4, SBL7이 선택된 2개의 메모리 셀의 내측에 위치하고 있다.
이 경우, 메모리 셀 MC7에 주목하면, 부 비트선 SBL8이 드레인 선이 되고, 부 비트선 SBL7이 소스 선이 되어, 이 메모리 셀 MC7에는, 도면의 오른쪽에서 왼쪽으로 전류가 흐르게 된다.
한편, 메모리 셀 MC7에 왼쪽에서 오른쪽으로 전류를 흐르게 한 경우에는, 드레인 선택선 DSA, DSB, 워드선 WL0, 소스 선택선 SSM 및 멀티플렉서(30)의 선택신호 Y2를 선택한다. 이에 따라 메모리 셀 MC7, MC11이 일의적으로 선택된다. 그리고, 메모리 셀 MC7에 대해서는, 부 비트선 SBL7이 드레인 선이 되고, 부 비트선 SBL8이 소스 선이 되어, 이 메모리 셀 MC7에는 도면의 왼쪽에서 오른쪽으로 전류가 흐르게 된다.
이 경우도, 선택한 2개의 메모리 셀(MC7, MC11) 사이에, 3개의 메모리 셀 (MC8～MC10)이 끼워지고, 전류 경로가 되는 부 비트선 SBL8, SBL11이 선택된 2개의 메모리 셀 내측에 위치하고 있다.
이상과 같이, 본 실시예 2의 메모리 어레이 회로(20A)는 각 부 비트선 SBLj 양단에 드레인 셀렉터 DS와 소스 셀렉터 SS를 설치하고, 공통 전원선 CDV 및 주 비트선 MBL과의 접속을 바꿀 수 있도록 구성되어 있다. 이에 따라, 메모리 셀 MC의 제 1 및 제 2 전극을 소스 전극과 드레인 전극, 또는 드레인 전극과 소스 전극으로 전환하는 것이 가능하게 되고, 1 메모리 셀에서 2비트의 데이터를 기억하는 비휘발성 메모리 소자에 대응시킬 수 있다.
또한, 선택된 두 개의 메모리 셀 MC에 따라, 판독용인 부 비트선 SBL을 끼우는 구성으로 되어 있으므로, 판독 경로의 기생 용량이 저감하고, 고속의 판독 동작이 가능해진다는 이점이 있다. 이때, 도 1의 메모리 어레이 회로와 비교했을 경우, 판독용인 부 비트선 SBL로 끼워지는 부 비트선의 수가 1개에서 2개로 증가하고 있으므로, 기생 용량은 약간 증가하지만, 끼우는 메모리 셀 MC의 수가 2개에서 3개로 증가하고 있으므로, 리크 전류를 작게 할 수 있다.
[실시예 3]
도 8은 본 발명의 실시예 3을 나타내는 메모리 어레이 회로의 구성도이다.
본 메모리 어레이 회로는 도 1의 메모리 어레이 회로와 마찬가지로, 복수의 서브블록(20B)과 하나의 멀티플렉서(30)를 가지고 있다. 각 서브블록(20B)은 평행하게 배치된 복수의 워드선 WLi(i=0, 1, ..., 단, 도면에는 WL0만 기재)과, 이들 워드선 WLi에 교차해서 평행하게 배치된 복수의 부 비트선 SBLj(j=0, 1, ...)을 가 지고 있다. 또한, 워드선 WLi와 부 비트선 SBLj의 각 교차 부분에는 도 1과 같은 메모리 셀 MCj가 설치되고, 이 메모리 셀 MCj의 게이트 전극이 워드선 WLi에 접속되어 있다. 메모리 셀 MCj의 제 1 및 제 2 전극은 각각 부 비트선 SBLj, SBLj+1에 접속되어 있다. 부 비트선 SBLj의 일단은 드레인 셀렉터 DSj를 거쳐서 공통 전원선 CDV에 접속되어 있다. 여기까지의 구성은 도 1의 메모리 어레이 회로와 같다.
한편, 드레인 셀렉터 DSj 중, 8n(단, n=0, 1, 2, ...) 번째 드레인 셀렉터의 게이트는 드레인 선택선 DSA에 공통 접속되어 있다. 마찬가지로, 8n+1, 8n+2, 8n+3, 8n+4, 8n+5, 8n+6, 8n+7 번째의 드레인 셀렉터 DS의 게이트는 각각 드레인 선택선 DSB, DSC, DSD, DSE, DSF, DSG, DSH에 공통 접속되어 있다.
또한, 부 비트선 SBLj+1의 타단은 소스 셀렉터SSj를 거쳐서 대응하는 주 비트선 MBL에 접속되어 있다. 즉, 인접하는 4개의 부 비트선 SBL4n+1, SBL4n+2, SBL4n+3, SBL4n+4는 각각 소스 셀렉터 SS4n, SS4n+1, SS4n+2, SS4n+3을 거쳐서, 주 비트선 MBLn에 접속되어 있다. 그리고, 소스 셀렉터 SS4n, SS4n+1, SS4n+2, SS4n+3의 게이트는 각각 소스 선택선 SSK, SSL, SSM, SSN에 공통 접속되어 있다.
이때, 주 비트선 MBL0, MBL1, ...에는 상기 서브블록(20B)과 같은 복수의 서브블록이 병렬로 접속되고, 주 비트선 MBL0, MBL1, ...은 멀티플렉서(30)를 거쳐서 데이터선 DL0, DL1에 접속되고, 이 데이터선 DLO, DL1에 각각 센스 앰프 SA0, SA1 및 데이터 입력 회로 등이 접속되어 있는 것은 도 1과 같다.
도 8 중 굵은 선은 드레인 선택선 DSC, DSE, 워드선 WLO, 소스 선택선 SSK 및 멀티플렉서(30)의 선택신호 Y1을 선택하는 것에 의해, 메모리 셀 MC4, MC9가 일 의적으로 선택됐을 때의 전류 경로를 나타내고 있다. 이렇게, 선택된 2개의 메모리 셀(MC4, MC9) 사이에, 4개의 메모리 셀(MC5～MC8)이 끼워지고, 전류 경로가 되는 부 비트선 SBL5, SBL8이 선택된 2개의 메모리 셀 내측에 위치해 있다.
이 경우, 메모리 셀 MC9에 주목하면, 부 비트선 SBL9이 드레인 선이 되고, 부 비트선 SBL8이 소스 선이 되어, 이 메모리 셀 MC9에는 도면의 오른쪽에서 왼쪽으로 전류가 흐르게 된다. 한편, 메모리 셀 MC9에 왼쪽에서 오른쪽으로 전류를 흐르게 하는 경우는, 드레인 선택선 DSB, DSH, 워드선 WL0, 소스 선택선 SSL 및 멀티플렉서(30)의 선택신호 Y2를 선택한다. 이에 따라, 메모리 셀 MC9, MC14가 일의적으로 선택된다. 그리고 메모리 셀 MC9에 대해서는, 부 비트선 SBL8이 드레인 선이 되고, 부 비트선 SBL9가 소스 선이 되어, 이 메모리 셀 MC9에는 도면의 왼쪽에서 오른쪽으로 전류가 흐르게 된다.
이상과 같이, 본 실시예 3의 메모리 어레이 회로는 실시예 1, 2와 같이, 1메모리 셀에서 2비트의 데이터를 기억하는 비휘발성 메모리 소자에 대응시킬 수 있고, 판독 경로의 기생 용량이 저감해서 고속의 판독 동작이 가능하게 된다는 이점이 있다. 이때, 도 7의 메모리 어레이 회로와 비교했을 경우, 판독용인 부 비트선 SBL로 끼워지는 부 비트선의 수가 2개에서 3개로 증가하고 있으므로, 기생 용량은 증가하지만, 끼우는 메모리 셀 MC의 수가 3개에서 4개로 증가하고 있으므로, 리크 전류를 더욱 작게 할 수 있다.
한편, 본 발명은 상기 실시예에 한정되지 않고, 여러 가지의 변형이 가능하다. 이 변형예로서는 예를 들면 다음과 같은 것이 있다.
(1) 2개의 선택 메모리 셀 사이에 메모리 셀을 2개, 3개 및 4개 끼우는 구성을 설명했지만, 마찬가지로 하여 임의 개수의 메모리 셀을 끼우는 구성으로 할 수 있다.
즉, m개의 메모리 셀을 끼우는 경우, 인접하는 2m개를 한 쌍으로 하는 n쌍의 부 피트 선과, 이 부 비트선의 인접하는 m개 마다 주 비트선을 1개씩 설치한다. 또한 각 부 비트선의 일단과 공통 전원 사이에, 드레인 선택신호에 의해 제어되는 드레인 셀렉터를 설치하고, 이들 각 부 비트선의 타단과 대응하는 주 비트선 사이에 소스 선택신호에 의해 제어되는 소스 셀렉터를 설치한다.
그리고, 드레인 셀렉터 중 제 2mi(단, i는 0 내지 n-1의 정수) 번째, 제 2mi+1 번째, ... 및 제 2m(i+1)-1 번째의 각 드레인 셀렉터에 각각 드레인 선택신호를 부여하기 위한 제 1, 제 2, ... 및 제 2m 드레인 선택선을 설치한다. 또한, 소스 셀렉터 중 제 mj(단, j는 0 내지 2n-1의 정수) 번째, 제 mj+1 번째, ... 및 제 m(j+1)-1 번째의 각 소스 셀렉터에 소스 선택신호를 부여하기 위한 제 1, 제 2, ... 및 제 m 소스 선택선을 설치한다. 이에 따라, 임의의 m개의 메모리 셀을 끼우는 구성의 메모리 어레이 회로가 생긴다.
(2) 공통 전원선으로 메모리 셀의 드레인 전압을 공급하고, 센스 앰프를 거쳐서 메모리 셀의 소스 전극을 접지하는 회로구성을 설명했지만, 공통 전원선으로 접지하고 센스 앰프로부터 드레인 전압을 공급하는 회로구성도 가능하다.
본 발명에서는 부 비트선의 일단을 드레인 셀렉터를 거쳐서 공통 전원에 접 속하고, 이 부 비트선의 타단을 소스 셀렉터를 거쳐서 주 비트선에 접속하고 있다. 따라서, 드레인 셀렉터에 대한 드레인 선택신호와, 소스 셀렉터에 대한 소스 선택신호를 바꿈으로써, 부 비트선을 드레인 선 또는 소스 선으로 전환하여 사용할 수 있다. 이에 따라, 1메모리 셀에서 2비트의 데이터를 기억하는 메모리 셀의 읽고 쓰기가 가능해진다. 또한, 선택된 워드선에 접속된 메모리 셀의 내의 두 개를 선택하고, 그 선택된 두 개의 메모리 셀이 이들 메모리 셀로부터 주 비트선에 이를 때까지의 부비트를 끼우도록, 드레인 셀렉터와 소스 셀렉터를 선택하는 드레인 선택신호와 소스 선택신호를 부여함으로써, 기생 용량이 감소하여 고속으로 판독 동작이 가능하게 된다는 효과가 있다.

Claims (3)

  1. 평행하게 배치된 복수의 워드선과,
    상기 워드선에 교차해서 평행하게 배치된 복수의 부 비트선과,
    상기 부 비트선의 인접하는 2개 마다 설치된 주 비트선과,
    상기 워드선과 상기 부 비트선의 각 교차 부분에 설치되고, 제어 전극이 그 교차 부분의 워드선에 접속되고, 제 1 전극이 그 교차 부분의 부 비트선에 접속되고, 제 2 전극이 상기 부 비트선에 인접하는 부 비트선에 접속되어서, 상기 워드선에 의해 선택되었을 때 상기 제 1 및 제 2 전극 간에 인가하는 전압의 방향을 바꿈으로써 2비트의 정보를 읽고 쓸 수 있는 비휘발성 메모리 셀과,
    상기 부 비트선의 일단과 공통 전원 사이에 설치되고, 드레인 선택신호가 부여되었을 때 상기 부 비트선을 상기 공통 전원에 접속하는 드레인 셀렉터와,
    상기 부 비트선의 타단과 상기 주 비트선 사이에 설치되고, 소스 선택신호가 부여되었을 때 상기 부 비트선을 상기 주 비트선에 접속하는 소스 셀렉터와,
    상기 드레인 셀렉터 중 제 4n(단, n은 0 이상의 정수) 번째, 제 4n+1 번째, 제 4n+2 번째 및 제4n+3 번째의 각 드레인 셀렉터에 상기 드레인 선택신호를 부여하기 위한 제 1, 제 2, 제 3 및 제 4 드레인 선택선과,
    상기 소스 셀렉터 중 짝수 번째 및 홀수 번째의 각 소스 셀렉터에 상기 소스 선택신호를 부여하기 위한 제 1 및 제 2 소스 선택선을 구비한 것을 특징으로 하는 메모리 어레이 회로.
  2. 평행하게 배치된 복수의 워드선과,
    상기 워드선에 교차해서 평행하게 배치되고, 인접하는 2m개를 한 쌍으로 하는 n쌍(단, m, n은 복수)의 부 비트선과,
    상기 부 비트선의 인접하는 m개 마다 설치된 2n개의 주 비트선과,
    상기 워드선과 상기 부 비트선의 각 교차 부분에 설치되고, 제어 전극이 그 교차 부분의 워드선에 접속되고, 제 1 전극이 그 교차 부분의 부 비트선에 접속되고, 제 2 전극이 상기 부 비트선에 인접하는 부 비트선에 접속되어서, 상기 워드선에 의해 선택되었을 때 상기 제 1 및 제 2 전극 사이에 인가하는 전압의 방향을 바꿈으로써 2비트의 정보를 읽고 쓸 수 있는 비휘발성 메모리 셀과,
    상기 부 비트선의 일단과 공통 전원 사이에 설치되고, 드레인 선택신호가 부여되었을 때 상기 부 비트선을 상기 공통 전원에 접속하는 드레인 셀렉터와,
    상기 부 비트선의 타단과 대응하는 상기 주 비트선 사이에 설치되고, 소스 선택신호가 부여되었을 때 상기 부 비트선을 상기 주 비트선에 접속하는 소스 셀렉터와,
    상기 드레인 셀렉터 중 제 2mi(단, i는 0 내지 n-1의 정수) 번째, 제 2mi+1 번째, ... 및 제 2m(i+1)-1 번째의 각 드레인 셀렉터에 각각 상기 드레인 선택신호를 부여하기 위한 제 1, 제 2, ... 및 제 2m 드레인 선택선과,
    상기 소스 셀렉터 중 제 mj(단, j는 0 내지 2n-1의 정수) 번째, 제 mj+1 번째, ... 및 제 m(j+1)-1 번째의 각 소스 셀렉터에 상기 소스 선택신호를 부여하기 위한 제 1, 제 2, ... 및 제 m 소스 선택선을 구비한 것을 특징으로 하는 메모리 어레이 회로.
  3. 제 1항 또는 제 2항에 있어서,
    상기 드레인 선택신호와 상기 소스 선택신호는, 선택된 상기 워드선에 접속된 상기 메모리 셀 중 두 개를 선택하여, 상기 선택된 두 개의 메모리 셀에 의해 이들 메모리 셀로부터 상기 주 비트선에 이를 때까지 상기 부 비트선이 끼워지도록, 상기 드레인 셀렉터와 상기 소스 셀렉터를 선택하도록 부여된 것을 특징으로 하는 메모리 어레이 회로.
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