JP2839718B2 - 不揮発性メモリを選択的にプログラムするための方法 - Google Patents
不揮発性メモリを選択的にプログラムするための方法Info
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- 238000005516 engineering process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/12—Programming voltage switching circuits
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Description
【発明の詳細な説明】 プログラム可能な不揮発性メモリは電気的に浮動状態
にあるゲート電極、いわゆる“フローティングゲート”
を有する。この“フローティングゲート”は絶縁性酸化
層により、その他の点ではMOSFETのように構成されてい
るメモリセルのチャネル範囲からもその制御ゲート電極
からも隔てられ、またこれらの間に配置されている。
にあるゲート電極、いわゆる“フローティングゲート”
を有する。この“フローティングゲート”は絶縁性酸化
層により、その他の点ではMOSFETのように構成されてい
るメモリセルのチャネル範囲からもその制御ゲート電極
からも隔てられ、またこれらの間に配置されている。
セルのプログラミングは、電荷が浮動ゲートの上にも
たらされることにより行われる。この電荷によりカット
オフ電圧、すなわちメモリセルを形成するMOSFETが導通
し始める電圧が変化する。セルを読出す際には、プログ
ラムされていないセルのカットオフ電圧とプログラムさ
れているセルのカットオフ電圧との間にある値を有する
電圧が制御ゲートに与えられる。そのときに電流が流れ
るかどうかに関係して、論理“0"または論理“1"が読出
される。
たらされることにより行われる。この電荷によりカット
オフ電圧、すなわちメモリセルを形成するMOSFETが導通
し始める電圧が変化する。セルを読出す際には、プログ
ラムされていないセルのカットオフ電圧とプログラムさ
れているセルのカットオフ電圧との間にある値を有する
電圧が制御ゲートに与えられる。そのときに電流が流れ
るかどうかに関係して、論理“0"または論理“1"が読出
される。
これまでに、電荷を“フローティングゲート”の上に
もたらすための２つの方法が知られている。第１の方法
では制御ゲートに約12Vの高い正の電圧が与えられ、他
方においてメモリセルを形成するMOSFETのドレインおよ
びソースには典型的に7Vまたは0V、すなわちMOS回路に
対して通常の作動電圧が与えられる。それにより強い電
流がMOSFETのチャネルを通って流れ、それからいわゆる
“ホット”エレクトロンが“フローティングゲート”の
上に到達する。
もたらすための２つの方法が知られている。第１の方法
では制御ゲートに約12Vの高い正の電圧が与えられ、他
方においてメモリセルを形成するMOSFETのドレインおよ
びソースには典型的に7Vまたは0V、すなわちMOS回路に
対して通常の作動電圧が与えられる。それにより強い電
流がMOSFETのチャネルを通って流れ、それからいわゆる
“ホット”エレクトロンが“フローティングゲート”の
上に到達する。
第２の方法では制御ゲートに約−12Vの高い負の電圧
が、またドレインに約5Vの電圧が与えられる。それによ
り正孔がゲート酸化物を通り抜けて“フローティングゲ
ート”に到達し、それによってメモリセルを形成するMO
SFETのカットオフ電圧を下げる。
が、またドレインに約5Vの電圧が与えられる。それによ
り正孔がゲート酸化物を通り抜けて“フローティングゲ
ート”に到達し、それによってメモリセルを形成するMO
SFETのカットオフ電圧を下げる。
この方法は確かに、“フローティングゲート”の荷電
の際に損失電流がチャネルを通って流れないという利点
を有するが、高い負の電圧を選択すべきワード線に選択
的に接続しなければならないという問題を有する。従来
通常のｎチャネルMOSFETはこの場合には使用できない。
なぜならば、そのｎドープされたドレインまたはソース
領域が負の電圧を与えられた際に接地電位に接続されて
いるｐドープされた基板への準短絡を形成するであろう
からである。
の際に損失電流がチャネルを通って流れないという利点
を有するが、高い負の電圧を選択すべきワード線に選択
的に接続しなければならないという問題を有する。従来
通常のｎチャネルMOSFETはこの場合には使用できない。
なぜならば、そのｎドープされたドレインまたはソース
領域が負の電圧を与えられた際に接地電位に接続されて
いるｐドープされた基板への準短絡を形成するであろう
からである。
従って、この目的でｎチャネルMOSFETを深いｎドープ
されたウェルを通して置かれるドープされたウェル内に
配置するのが通常である。しかしそれには追加的な技術
費用、特に高エネルギー注入器のような装置費用と、プ
ロセッシングの間に絶縁されたウェルが万一の場合に充
電され、またそれに伴ってゲート酸化物がストレスを受
ける危険がある。
されたウェルを通して置かれるドープされたウェル内に
配置するのが通常である。しかしそれには追加的な技術
費用、特に高エネルギー注入器のような装置費用と、プ
ロセッシングの間に絶縁されたウェルが万一の場合に充
電され、またそれに伴ってゲート酸化物がストレスを受
ける危険がある。
他の解決策はヨーロッパ特許出願公開第0456623号明
細書から公知である。そこでは高い負の電圧がｐチャネ
ルMOSFETをを介して不揮発性メモリのワード線に接続さ
れる。これらのpMOSFETは確かに従来通常のテクノロジ
ーにより製造できるが、スイツチングのために負のゲー
ト電圧を必要とする。これは正の高電圧から電圧反転回
路により発生される。しかしながら、これらの電圧反転
回路は各ワード線に対して必要であり、このことはかな
りの回路技術的費用を必要とする。
細書から公知である。そこでは高い負の電圧がｐチャネ
ルMOSFETをを介して不揮発性メモリのワード線に接続さ
れる。これらのpMOSFETは確かに従来通常のテクノロジ
ーにより製造できるが、スイツチングのために負のゲー
ト電圧を必要とする。これは正の高電圧から電圧反転回
路により発生される。しかしながら、これらの電圧反転
回路は各ワード線に対して必要であり、このことはかな
りの回路技術的費用を必要とする。
本発明の課題は、不揮発性メモリのワード線に負のプ
ログラミング電圧を選択的に与えるための方法であっ
て、上記の欠点が回避される方法を提供することにあ
る。
ログラミング電圧を選択的に与えるための方法であっ
て、上記の欠点が回避される方法を提供することにあ
る。
この課題は請求項１による方法により解決される。
本発明による方法では、負の電圧がすべてのワード線
に同時に、たとえばそれぞれダイオードとして接続され
ているPMOSトランジスタを介して与えられる。すなわち
高い負の電圧の選択的な切換が不要となる。これによ
り、標準回路技術しか必要としないので、不揮発性モジ
ュールにおけるテクノロジーおよび回路技術の簡略化が
達成される。また負の電圧に対する基板の特別な絶縁が
不要なので、標準テクノロジーしか必要とされない。
に同時に、たとえばそれぞれダイオードとして接続され
ているPMOSトランジスタを介して与えられる。すなわち
高い負の電圧の選択的な切換が不要となる。これによ
り、標準回路技術しか必要としないので、不揮発性モジ
ュールにおけるテクノロジーおよび回路技術の簡略化が
達成される。また負の電圧に対する基板の特別な絶縁が
不要なので、標準テクノロジーしか必要とされない。
個々のワード線の選択は本発明による仕方ではすべて
の選択されないワード線上の負の電荷の補償により行わ
れる。これはこれらのワード線に正の電圧、すなわちい
ずれにせよ存在している電圧を与えることにより行われ
る。正の電圧のスイツチングは上記の種類の問題を生じ
ない。
の選択されないワード線上の負の電荷の補償により行わ
れる。これはこれらのワード線に正の電圧、すなわちい
ずれにせよ存在している電圧を与えることにより行われ
る。正の電圧のスイツチングは上記の種類の問題を生じ
ない。
以下、図面に示されている実施例による本発明を一層
詳細に説明する。その際 図１は本発明による方法を実施するための不揮発性メ
モリの概要図、また 図２は本発明による方法を説明するためのタイムダイ
アグラムである。
詳細に説明する。その際 図１は本発明による方法を実施するための不揮発性メ
モリの概要図、また 図２は本発明による方法を説明するためのタイムダイ
アグラムである。
図１中に概要を示されている不揮発性メモリは行およ
び列に配置されているメモリセルSTを有するメモリセル
領域を示す。メモリセルSTはプログラミング、消去およ
び読出しのためにワード線WL1…WLi、WLi＋１およびビ
ット線…BLi−１、BLi、BLi＋１…を介して選択され得
る。特定のメモリセルSTiをプラグラムするためには相
応のワード線WLiに高い負のプログラミングが、また相
応のビット線BLiにたとえば約5VのMOS回路に対する通常
の正の供給電圧が与えられなければならない。高い負の
電圧は負のチャージポンプNLPから発生され、またPMOS
トランジスタとして形成されているダイオードＤを介し
てすべてのワード線WL1…WLi、WLi＋１…に同時に与え
られる。すべてのワード線WL1…WLi、WLi＋１…はスイ
ッチＳを介してたとえば約18Vの高い正の電圧またはた
とえば約5Vの供給電圧に接続可能である。スイッチＳは
回路装置SELによりワード線を選択するために駆動回路
である。スイッチはたとえはCMOSインバータにより形成
することができる。
び列に配置されているメモリセルSTを有するメモリセル
領域を示す。メモリセルSTはプログラミング、消去およ
び読出しのためにワード線WL1…WLi、WLi＋１およびビ
ット線…BLi−１、BLi、BLi＋１…を介して選択され得
る。特定のメモリセルSTiをプラグラムするためには相
応のワード線WLiに高い負のプログラミングが、また相
応のビット線BLiにたとえば約5VのMOS回路に対する通常
の正の供給電圧が与えられなければならない。高い負の
電圧は負のチャージポンプNLPから発生され、またPMOS
トランジスタとして形成されているダイオードＤを介し
てすべてのワード線WL1…WLi、WLi＋１…に同時に与え
られる。すべてのワード線WL1…WLi、WLi＋１…はスイ
ッチＳを介してたとえば約18Vの高い正の電圧またはた
とえば約5Vの供給電圧に接続可能である。スイッチＳは
回路装置SELによりワード線を選択するために駆動回路
である。スイッチはたとえはCMOSインバータにより形成
することができる。
図２には本発明による方法の時間的経過が示されてい
る。時点t0で負のチャージポンプNLPがスイッチオンさ
れる。このポンプは時点t1で約−12Vの必要な高い電圧
に達する。この電圧はダイオードＤを介してすべてのワ
ード線WL1…WLi、WLi＋１…に同時に与えられるので、
これらのワード線は負の電圧値に充電する。このことは
図２中に選定または選択されたワード線WLiに対して、
また選択されなかったワード線WLjに対して示されてい
る。時点t2で負のチャージポンプNLPが再びスイッチオ
フされる。そのすぐ後に続く時点t3ですべての選択され
なかったワード線WLjのスイッチが閉じられるので、こ
れらのワード線WLjは正の電圧に接続され、またその上
にある負の電荷がそれにより補償される。ダイオードＤ
に基づいてこれらの正の電荷は選択されたワード線WLi
に何等の影響も与えないので、これらのワード線は負の
電荷を保持する。こうして負に充電されたワード線WLi
の自己放電時間は何秒かになるので、選択されたメモリ
セルSTiをプログラムするために選択されたビット線BLi
にプログラミングパルスを与えるために十分な時間が得
られる。時点t4で最後のプログラミングパルスがビット
線BLiに与えられた後に、プログラミング過程は終了
し、ワード線WLiおよびWLiは中立的状態にもたらされ
る。
る。時点t0で負のチャージポンプNLPがスイッチオンさ
れる。このポンプは時点t1で約−12Vの必要な高い電圧
に達する。この電圧はダイオードＤを介してすべてのワ
ード線WL1…WLi、WLi＋１…に同時に与えられるので、
これらのワード線は負の電圧値に充電する。このことは
図２中に選定または選択されたワード線WLiに対して、
また選択されなかったワード線WLjに対して示されてい
る。時点t2で負のチャージポンプNLPが再びスイッチオ
フされる。そのすぐ後に続く時点t3ですべての選択され
なかったワード線WLjのスイッチが閉じられるので、こ
れらのワード線WLjは正の電圧に接続され、またその上
にある負の電荷がそれにより補償される。ダイオードＤ
に基づいてこれらの正の電荷は選択されたワード線WLi
に何等の影響も与えないので、これらのワード線は負の
電荷を保持する。こうして負に充電されたワード線WLi
の自己放電時間は何秒かになるので、選択されたメモリ
セルSTiをプログラムするために選択されたビット線BLi
にプログラミングパルスを与えるために十分な時間が得
られる。時点t4で最後のプログラミングパルスがビット
線BLiに与えられた後に、プログラミング過程は終了
し、ワード線WLiおよびWLiは中立的状態にもたらされ
る。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 16/06
Claims (3)
- 【請求項１】不揮発性メモリのワード線（WLi）に負の
プログラミング電圧を選択的に与えるための方法におい
て、 すべてのワード線（WLi、WLj）に負のプログラミング電
圧を与える過程と、 すべての選択されなかったワード線（WLj）に正のプロ
グラミング電圧を与える過程と を含んでいることを特徴とする方法。 - 【請求項２】負のプログラミング電圧がダイオード
（Ｄ）を介してワード線（WLi、WLj）に与えられること
を特徴とする請求項１記載の方法。 - 【請求項３】ダイオード（Ｄ）がPMOSトランジスタによ
り形成されていることを特徴とする請求項２記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19519774.7 | 1995-05-30 | ||
| DE19519774A DE19519774C1 (de) | 1995-05-30 | 1995-05-30 | Verfahren zur selektiven Programmierung eines nicht-flüchtigen Speichers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10506745A JPH10506745A (ja) | 1998-06-30 |
| JP2839718B2 true JP2839718B2 (ja) | 1998-12-16 |
Family
ID=7763202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8536082A Expired - Lifetime JP2839718B2 (ja) | 1995-05-30 | 1996-05-13 | 不揮発性メモリを選択的にプログラムするための方法 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US5877983A (ja) |
| EP (1) | EP0829087B1 (ja) |
| JP (1) | JP2839718B2 (ja) |
| KR (1) | KR19990008202A (ja) |
| CN (1) | CN1185856A (ja) |
| AT (1) | ATE179544T1 (ja) |
| DE (2) | DE19519774C1 (ja) |
| ES (1) | ES2133964T3 (ja) |
| RU (1) | RU2162255C2 (ja) |
| WO (1) | WO1996038847A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7230854B2 (en) * | 2005-08-01 | 2007-06-12 | Sandisk Corporation | Method for programming non-volatile memory with self-adjusting maximum program loop |
| US7944744B2 (en) * | 2009-06-30 | 2011-05-17 | Sandisk Il Ltd. | Estimating values related to discharge of charge-storing memory cells |
| CN103730145A (zh) * | 2012-10-15 | 2014-04-16 | 北京兆易创新科技股份有限公司 | 快闪存储器及其电压控制方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1239781B (it) * | 1990-05-08 | 1993-11-15 | Texas Instruments Italia Spa | Circuito e metodo per commutare selettivamente tensioni negative in circuiti integrati cmos |
| JP2835215B2 (ja) * | 1991-07-25 | 1998-12-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| DE4311358C2 (de) * | 1992-04-07 | 1999-07-22 | Mitsubishi Electric Corp | Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum Programmieren von Information in eine nicht-flüchtige Halbleiterspeichereinrichtung |
| US5357463A (en) * | 1992-11-17 | 1994-10-18 | Micron Semiconductor, Inc. | Method for reverse programming of a flash EEPROM |
| US5311480A (en) * | 1992-12-16 | 1994-05-10 | Texas Instruments Incorporated | Method and apparatus for EEPROM negative voltage wordline decoding |
| JP3743453B2 (ja) * | 1993-01-27 | 2006-02-08 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JPH06338193A (ja) * | 1993-05-28 | 1994-12-06 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| US5610858A (en) * | 1994-05-12 | 1997-03-11 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
-
1995
- 1995-05-30 DE DE19519774A patent/DE19519774C1/de not_active Expired - Fee Related
-
1996
- 1996-05-13 EP EP96914856A patent/EP0829087B1/de not_active Expired - Lifetime
- 1996-05-13 JP JP8536082A patent/JP2839718B2/ja not_active Expired - Lifetime
- 1996-05-13 WO PCT/DE1996/000834 patent/WO1996038847A1/de not_active Application Discontinuation
- 1996-05-13 RU RU97121294/09A patent/RU2162255C2/ru active
- 1996-05-13 DE DE59601780T patent/DE59601780D1/de not_active Expired - Fee Related
- 1996-05-13 KR KR1019970707727A patent/KR19990008202A/ko not_active Application Discontinuation
- 1996-05-13 ES ES96914856T patent/ES2133964T3/es not_active Expired - Lifetime
- 1996-05-13 AT AT96914856T patent/ATE179544T1/de not_active IP Right Cessation
- 1996-05-13 CN CN96194297A patent/CN1185856A/zh active Pending
-
1997
- 1997-11-26 US US08/979,411 patent/US5877983A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990008202A (ko) | 1999-01-25 |
| ES2133964T3 (es) | 1999-09-16 |
| RU2162255C2 (ru) | 2001-01-20 |
| US5877983A (en) | 1999-03-02 |
| EP0829087B1 (de) | 1999-04-28 |
| CN1185856A (zh) | 1998-06-24 |
| DE59601780D1 (de) | 1999-06-02 |
| JPH10506745A (ja) | 1998-06-30 |
| DE19519774C1 (de) | 1996-10-24 |
| EP0829087A1 (de) | 1998-03-18 |
| WO1996038847A1 (de) | 1996-12-05 |
| ATE179544T1 (de) | 1999-05-15 |
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